JP2010141684A - 波形合成回路と該回路を備えたデューティ補正回路及びデューティ補正方法 - Google Patents

Abstract

【課題】デューティ制御バッファの出力信号のパルスが消滅してしまうという問題を回避する回路を提供する。
【解決手段】入力信号ＩＮ１、ＩＮＢ１を受けるデューティ制御バッファ１０と、デューティ制御バッファの出力ＯＵＴ１、ＯＵＴＢ１を受け、デューティの誤差を検出して制御信号ＶＣＮＴ１、ＶＣＮＴＢ１を生成するデューティ制御電圧発生部２０を備える。デューティ制御バッファ１０は、入力信号を差動で受ける第１の差動対と第２の差動対を備えた差動段と、第１の差動対の出力対と第２の差動対の出力対がそれぞれ接続され、前記第１、第２の差動対の出力対と電源との間に接続された負荷素子対と、第１、第２の差動対にそれぞれ駆動電流を供給する電流源段とを備え、第１の差動対のトランジスタ対の電流駆動能力が異なり、第２の差動対のトランジスタ対の電流駆動能力が異なる不平衡差動対よりなる。
【選択図】図２

Description

本発明は、波形合成回路及び方法と、該波形合成回路を備えたデューティ補正回路及びデューティ補正方法に関する。

遅延同期ループ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）等に用いられるデューティ補正回路として、例えば図１に示すような構成が知られている。図１は、特許文献１の図２に基づくものである。図１において、回路ブロック、信号名、参照符号等は特許文献１の図２と相違している（ｒｓｔ信号、ｒｅｓｅｔ端子は省略されている）。

図１を参照すると、相補の入力信号ＩＮ１、ＩＮＢ１を差動入力するデューティ制御バッファ（Ｄｕｔｙ ｃｏｎｔｒｏｌ ｂｕｆｆｅｒ）１０と、デューティ制御バッファ１０から差動で出力される信号ＯＵＴ１、ＯＵＴＢ１を入力し、ＯＵＴ１、ＯＵＴＢ１のデューティ誤差を感知し、デューティ誤差に対応する第１、第２のデューティ制御電圧信号ＶＣＮＴ１、ＶＣＮＴＢ１を差動で出力するデューティ制御電圧発生部（Ｄｕｔｙ ｃｏｎｔｒｏｌ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）２０とを備えている。デューティ制御電圧発生部２０において、ＯＵＴ１、ＯＵＴＢ１の電位を積分し、デューティが崩れた分（Ｈｉｇｈレベル期間とＬｏｗレベル期間の時間差）を第１、第２のデューティ制御電圧信号ＶＣＮＴ１、ＶＣＮＴＢの電位差に変換し、デューティ制御バッファ１０では、第１、第２のデューティ制御電圧信号ＶＣＮＴ１、ＶＣＮＴＢ１の電位差をＯＵＴ１とＯＵＴＢ１それぞれの中心電圧（オフセット）の差電圧に変換することでデューティの補正が行われる。

特開２００５−１３６９４９号公報

以下に本発明による分析を与える。なお、以下の問題点は、比較例として詳細に説明される。

図１に示した構成において、デューティ制御バッファの出力信号ＯＵＴ１、ＯＵＴＢ１の波形鈍り（立ち上がり、立ち下がりの遷移時間）等が小さい場合、デューティの誤差を補正するために、ＯＵＴ１、ＯＵＴＢ１の中心電圧の電位差を大きくしても、デューティを充分に補正できず、ＯＵＴ１、ＯＵＴＢ１のパルス自体が消滅してしまう場合がある。

また、ＯＵＴ１、ＯＵＴＢ１を差動で受ける差動回路（図１では不図示）において、製造バラツキ等で発生する差動対のオフセットによってデューティの劣化が生じる。

本発明は、上記した１つ又は複数の問題を解決するものである。

本願で開示される発明は、概略以下の構成とされる。

本発明によれば、入力信号を受け、前記入力信号の遷移に応じた立ち上がり遷移を遅らせるか速めた第１の信号を生成する第１の回路と、前記入力信号を受け、前記入力信号の遷移に応じた立ち下がり遷移を遅らせるか速めた第２の信号を生成する第２の回路と、
を備え、前記第１の信号と前記第２の信号を合成した信号波形を出力する。本発明においては、入力信号を受け、前記入力信号の遷移に応じた出力の立ち下がりと立ち上がりの少なくとも１方の遷移に関して、正転出力信号の前記遷移の時間と反転出力信号の前記遷移の時間の間に所定の大小関係を有する第１の差動出力信号を生成する第１の差動回路と、前記入力信号を第１の差動回路と共通に受け、前記入力信号の遷移に応じた出力の立ち下がりと立ち上がり遷移のうち前記一方の遷移に関して、正転出力信号の前記遷移の時間と反転出力信号の前記遷移の時間の間に、前記第１の差動出力信号における大小関係とは逆の大小関係を有する第２の差動出力信号を生成する第２の差動回路と、
を備え、前記第１の差動出力信号と前記第２の差動出力信号の正転出力信号同士と反転出力信号同士を合成した信号波形を出力する回路が提供される。

本発明によれば、デューティ補正において、出力信号のパルス自体が消滅してしまうという問題を回避することができる。

また本発明によれば、デューティが補正された出力信号を差動で受ける差動回路のオフセットによってデューティの劣化が生じるという問題を回避することができる。

本発明の実施の形態について説明する。本発明においては、入力信号（ＩＮ１、ＩＮＢ１）を受けるデューティ制御バッファは、前記入力信号の遷移に応じた出力の立ち下がりと立ち上がりの少なくとも１方の遷移に関して、正転出力信号（ＯＵＴ１）の前記遷移の時間と反転出力信号（ＯＵＴＢ１）の前記遷移の時間の間に所定の大小関係を有する第１の差動出力信号を生成する第１の差動対（ＮＡ１、ＮＡ２）と、前記入力信号を第１の差動対と共通に受け、前記入力信号の遷移に応じた出力の立ち下がりと立ち上がり遷移のうち少なくとも前記一方の遷移に関して、正転出力信号（ＯＵＴ１）の前記遷移の時間と反転出力信号（ＯＵＴＢ１）の前記遷移の時間の間に、前記第１の差動出力信号における大小関係とは逆の大小関係を有する第２の差動出力信号を生成する第２の差動対（ＮＢ１、ＮＢ２）と、を備え、前記第１の差動出力信号と前記第２の差動出力信号の正転出力信号同士と反転出力信号同士を合成した信号波形を出力する。第１、第２の差動対の共通接続された出力対と電源との間に接続された負荷素子対（ＲＬ１１、ＲＬ１２）と、前記第１、第２の差動対に対して制御信号（ＶＣＮＴ１、ＶＣＮＴＢ１）に応じたそれぞれ駆動電流を供給する電流源段とを備えている。制御信号は、ＯＵＴ１／ＯＵＴＢ１を受け、デューティを補正するための電圧を生成するデューティ補正電圧生成部から出力され、デューティ誤差に対応した電圧が供給される。

第１、第２の差動対は、不平衡差動対とされ、例えばトランジスタ対の電流駆動能力が異なるとされる。第１の差動対（ＮＡ１、ＮＡ２）が、出力の立ち下がり遷移に関して、正転出力信号（ＯＵＴ１）の遷移時間を反転出力信号（ＯＵＴＢ１）の遷移時間に対して遅らせる場合、第２の差動対（ＮＢ１、ＮＢ２）は、出力の立ち上がり遷移に関して、正転出力信号の遷移時間を反転出力信号の遷移時間に対して遅らせる。

まず、本発明の比較例を説明しておく。図２は、図１のデューティ制御バッファ１０の出力に信号分配用のデストリビューションバッファ（Ｄｉｓｔｒｉｂｕｔｉｏｎ ｂｕｆｆｅｒ）３０を接続した図である。なお、デストリビューションバッファ３０は特許文献１には図示されない。デストリビューションバッファ３０は、デューティ制御バッファ１０の出力ＯＵＴ１、ＯＵＴＢ１を差動で受けＯＵＴ２、ＯＵＴＢ２を差動で出力する。

図３に、図２のデューティ制御バッファの構成例（比較例）を示す。なお、図３は、本発明者によって、本発明との比較のために、作成されたものである。図３を参照すると、比較例のデューティ制御バッファは、一端がＧＮＤ（グランド）に接続された定電流源ＩＣＳ１と、共通に接続されたソースが定電流源ＩＣＳ１の他端に接続されゲートが入力端子ＩＮ１、ＩＮＢ１にそれぞれ接続されたＮＭＯＳトランジスタＮ１、Ｎ２と、ＮＭＯＳトランジスタＮ１、Ｎ２のドレインと電源ＶＤＤ間にそれぞれ接続された抵抗（負荷抵抗）ＲＬ１、ＲＬ２（抵抗値は等しい）と、ソースがＧＮＤに共通に接続され、ドレインがＮＭＯＳトランジスタＮ１、Ｎ２のドレインにそれぞれ接続され、ゲートが端子ＶＣＮＴＢ１、ＶＣＮＴ１に接続されたＮＭＯＳトランジスタＮ７、Ｎ８とを備え、抵抗ＲＬ１と、ＮＭＯＳトランジスタＮ１、Ｎ７のドレインの接続点と、抵抗ＲＬ２と、ＮＭＯＳトランジスタＮ２、Ｎ８のドレインの接続点は、出力端子ＯＵＴＢ１、ＯＵＴＢにそれぞれ接続されている。

ＮＭＯＳトランジスタＮ１、Ｎ２は差動対を構成し、出力ＯＵＴ１は入力ＩＮ１と同相、出力ＯＵＴＢ１は入力ＩＮＢ１と同相となる。すなわち、ＩＮ１がＨｉｇｈ、ＩＮＢ１がＬｏｗのとき、ＯＵＴ１＝Ｈｉｇｈ、ＯＵＴＢ１＝Ｌｏｗとなる。ＩＮ１がＬｏｗ、ＩＮＢ１がＨｉｇｈのとき、ＯＵＴ１＝Ｌｏｗ、ＯＵＴＢ１＝Ｈｉｇｈとなる。

ＮＭＯＳトランジスタＮ７、Ｎ８はそれぞれ負荷抵抗ＲＬ１、ＲＬ２に接続された電流源を構成し、ゲートにＶＣＮＴＢ１、ＶＣＮＴ１の値に応じて、ＯＵＴＢ１、ＯＵＴ１のオフセット（振幅の中心電圧）を可変させる。ＩＮ１がＨｉｇｈのとき、ＮＭＯＳトランジスタＮ１はオンし、抵抗ＲＬ１には、ＮＭＯＳトランジスタＮ１のドレイン電流ＩＤ１と、ＶＣＮＴＢ１をゲートに受けるＮＭＯＳトランジスタＮ７のドレイン電流ＩＤ７を合わせた電流が流れ、ＯＵＴＢ１には、電源電圧ＶＤＤから抵抗ＲＬ１による電圧降下分差し引いた電圧ＶＤＤ−ＲＬ１×（ＩＤ１＋ＩＤ７）がＬｏｗレベル出力電圧（ＶＯＬ）として現れる。

ＩＮ１がＬｏｗのとき、ＮＭＯＳトランジスタＮ１はオフし、抵抗ＲＬ１には、ＶＣＮＴＢ１をゲートに受けるＮＭＯＳトランジスタＮ７のドレイン電流ＩＤ７が流れ、ＯＵＴＢ１には、電源電圧ＶＤＤから抵抗ＲＬ１による電圧降下分差し引いた電圧ＶＤＤ−ＲＬ１×ＩＤ７がＨｉｇｈレベル出力電圧（ＶＯＨ）として現れる。

ＩＮＢ１がＨｉｇｈのとき、ＮＭＯＳトランジスタＮ２はオンし、抵抗ＲＬ２には、ＮＭＯＳトランジスタＮ２のドレイン電流ＩＤ２と、ＶＣＮＴ１をゲートに受けるＮＭＯＳトランジスタＮ８のドレイン電流ＩＤ８を合わせた電流が流れ、ＯＵＴ１には、電源電圧ＶＤＤから抵抗ＲＬ２による電圧降下分差し引いた電圧ＶＤＤ−ＲＬ２×（ＩＤ２＋ＩＤ８）がＬｏｗレベル出力電圧（ＶＯＬ）として現れる。

ＩＮＢ１がＬｏｗのとき、ＮＭＯＳトランジスタＮ２はオフし、抵抗ＲＬ２には、ＶＣＮＴ１をゲートに受けるＮＭＯＳトランジスタＮ８のドレイン電流ＩＤ８が流れ、ＯＵＴ１には、電源電圧ＶＤＤから抵抗ＲＬ２による電圧降下分差し引いた電圧ＶＤＤ−ＲＬ２×ＩＤ８がＨｉｇｈレベル出力電圧（ＶＯＨ）として現れる。

ＯＵＴ１について、
ＶＯＨ＝ＶＤＤ−ＲＬ２×（ＩＤ８）
ＶＯＬ＝ＶＤＤ−ＲＬ２×（ＩＤ２＋ＩＤ８）、
ＯＵＴＢ１について、
ＶＯＨ＝ＶＤＤ−ＲＬ１×（ＩＤ７）
ＶＯＬ＝ＶＤＤ−ＲＬ１×（ＩＤ１＋ＩＤ７）

なお、ＭＯＳトランジスタのドレイン電流（ドレイン・ソース間電流）ＩＤは例えば、

で与えられる。ただし、βは利得計数、ＶＧＳはゲート・ソース間電圧、ＶＴＨは閾値である。

ＶＯＨとＶＯＬの差電圧ΔＶ＝ＶＯＨ−ＶＯＬ、
中心電圧ＶＣ＝（ＶＯＨ＋ＶＯＬ）／２
を用いると、出力のＨｉｇｈレベル出力電圧ＶＯＨとＬｏｗレベル出力電圧ＶＯＬは以下のように表される。

ＶＯＨ＝ＶＣ＋ΔＶ／２、
ＶＯＬ＝ＶＣ―ΔＶ／２

デューティ制御バッファ１０は、デューティ制御電圧信号ＶＣＮＴ１、ＶＣＮＴＢ１間の差電圧をＯＵＴ１とＯＵＴＢ１それぞれの中心電圧ＶＣ（ＯＵＴ１）、ＶＣ（ＯＵＴＢ１）の差電圧に変換する。すなわち、ＶＣＮＴ１、ＶＣＮＴＢ１の値に対応して、ＯＵＴ１とＯＵＴＢ１にオフセットを与える。

ＯＵＴ１とＯＵＴＢ１のそれぞれの中心電圧ＶＣに差電圧が発生すると、ＯＵＴ１、ＯＵＴＢ１のそれぞれが持つ波形鈍り（立ち上がり時間、立ち下がり時間）によって、ＯＵＴ１、ＯＵＴＢ１が時間軸上で互いにクロスする点（タイミング）が変動する。デューティ制御バッファ１０とデューティ制御電圧発生部２０において、ＯＵＴ１とＯＵＴＢ１のデューティが揃うまで、すなわち、ＶＣＮＴ１とＶＣＮＴＢ１の電位差がなくなるまで、帰還制御が行なわれる。

（ａ） ＶＣＮＴＢ１＞ＶＣＮＴ１の場合、ＮＭＯＳトランジスタＮ７のドレイン電流ＩＤ７は、ＮＭＯＳトランジスタＮ８のドレイン電流ＩＤ８よりも大きい。したがって、ドレイン電流ＩＤ７による抵抗ＲＬ１の電圧降下のほうが、ドレイン電流ＩＤ８による抵抗ＲＬ２の電圧降下よりも大きくなり、ＯＵＴＢ１のＨｉｇｈレベル出力電圧ＶＯＨは、ＯＵＴ１のＨｉｇｈレベル出力電圧ＶＯＨよりも低くなり、また、ＯＵＴＢ１のＬｏｗレベル出力電圧ＶＯＬは、ＯＵＴ１のＬｏｗレベル出力電圧ＶＯＬよりも低くなる。すなわち、ＯＵＴＢ１の中心電圧ＶＣ（ＯＵＴ１）は、ＯＵＴ１の中心電圧ＶＣ（ＯＵＴＢ１）よりも低くなる。

（ｂ） ＶＣＮＴＢ１＜ＶＣＮＴ１の場合、ＮＭＯＳトランジスタＮ８のドレイン電流ＩＤ８は、ＮＭＯＳトランジスタＮ７のドレイン電流ＩＤ７よりも大きい。ドレイン電流ＩＤ８による抵抗ＲＬ２の電圧降下のほうが、ドレイン電流ID7による抵抗ＲＬ１の電圧降下よりも大きくなり、ＯＵＴＢ１のＨｉｇｈレベル出力電圧ＶＯＨは、ＯＵＴ１のＨｉｇｈレベル出力電圧ＶＯＨよりも高くなり、ＯＵＴＢ１のＬｏｗレベル出力電圧ＶＯＬは、ＯＵＴ１のＬｏｗレベル出力電圧ＶＯＬよりも高くなる。すなわち、ＯＵＴＢ１の中心電圧ＶＣ（ＯＵＴＢ１）は、ＯＵＴ１の中心電圧ＶＣ（ＯＵＴ１）よりも高くなる。

図４は、図２のデューティ制御電圧発生部２０の構成例を示す図である。デューティ制御電圧発生部２０は、ＯＵＴ１、ＯＵＴＢ１の電位をそれぞれ積分し、デューティが崩れた分（ＨｉｇｈレベルとＬｏｗレベルの時間期間（時間幅）の差）をＶＣＮＴ１、ＶＣＮＴＢ１の電位差に変換する。デューティ制御電圧発生部２０は、一端がＧＮＤに接続された定電流源ＩＣＳ２と、共通接続されたソースが定電流源ＩＣＳ２の他端に接続され、ゲートが端子ＯＵＴ１、ＯＵＴＢ１にそれぞれ接続されたＮＭＯＳトランジスタＮ３、Ｎ４と、電源ＶＤＤにソースが接続されドレインとゲートが接続され、その接続点がＮＭＯＳトランジスタＮ３のドレインに接続されたＰＭＯＳトランジスタＰ１と、電源ＶＤＤにソースが接続されドレインとゲートが接続され、その接続点がＮＭＯＳトランジスタＮ４のドレインに接続されたＰＭＯＳトランジスタＰ２と、電源ＶＤＤにソースが接続され、ゲートがＰＭＯＳトランジスタＰ１のゲートに接続されたＰＭＯＳトランジスタＰ３と、電源ＶＤＤにソースが接続され、ゲートがＰＭＯＳトランジスタＰ２のゲートに接続されたＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ３のドレインとＧＮＤ間に並列に接続された容量Ｃ１と抵抗ＲＬ３と、ＰＭＯＳトランジスタＰ４のドレインとＧＮＤ間に並列に接続された容量Ｃ２と抵抗ＲＬ４と、を備えている。容量Ｃ１とＣ２は容量値が等しく、抵抗ＲＬ３、ＲＬ４の抵抗値は等しい。ＰＭＯＳトランジスタＰ１、Ｐ３は第１のカレントミラーを構成し、ＮＭＯＳトランジスタＮ３のドレイン電流のミラー電流がＰＭＯＳトランジスタＰ３のドレインから抵抗ＲＬ３に流れる。ＰＭＯＳトランジスタＰ２、Ｐ４は第２のカレントミラーを構成し、ＮＭＯＳトランジスタＮ４のドレイン電流のミラー電流がＰＭＯＳトランジスタＰ４のドレインから抵抗ＲＬ４に流れる。抵抗ＲＬ３、ＲＬ４の端子間電圧を蓄積する容量Ｃ１、Ｃ２の端子電圧がＶＣＮＴ１、ＶＣＮＴＢ１としてデューティ制御バッファ１０への第１、第２のデューティ制御電圧として供給される。

ＯＵＴ１のＨｉｇｈレベル期間がＯＵＴＢ１のＨｉｇｈレベル期間（ＯＵＴ１のＬｏｗレベル期間）よりも長い場合（デューティ＞５０％）、ＯＵＴ１とＯＵＴＢ１のＨｉｇｈレベル期間の差に対応する積分結果が、ＶＣＮＴ１、ＶＣＮＴＢ１間に生成され、ＶＣＮＴＢ１＜ＶＣＮＴ１となる。前述したように、ＶＣＮＴＢ１＜ＶＣＮＴ１のとき、デューティ制御バッファ１０（図２参照）の出力ＯＵＴＢ１の中心電圧は、ＯＵＴ１の中心電圧よりも高くなる。すなわち、抵抗ＲＬ２の電圧降下の増大により、ＯＵＴ１のＨｉｇｈレベル出力電圧、Ｌｏｗレベル出力電圧はともに低くなり、抵抗ＲＬ１の電圧降下の減少により、ＯＵＴＢ１のＨｉｇｈレベル出力電圧、Ｌｏｗレベル出力電圧はともに高くなる。このため、ＯＵＴＢ１のＨｉｇｈレベルとＯＵＴ１のＬｏｗレベルの電位差は拡大し、ＯＵＴ１のＨｉｇｈレベルとＯＵＴＢ１のＬｏｗレベルの電位差は縮小する。時間軸上で、ＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの交点からＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの交点までの期間は広がり、ＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの交点からＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの交点までの期間は狭まる。

一方、ＯＵＴ１のＨｉｇｈレベル期間の方がＯＵＴＢ１のＨｉｇｈレベル期間（ＯＵＴ１のＬｏｗレベル期間）よりも短い場合（デューティ＜５０％）、ＯＵＴ１、ＯＵＴＢ１のＨｉｇｈレベル期間の差の期間に対応する積分結果が、ＶＣＮＴＢ１、ＶＣＮＴ１間に生成され、ＶＣＮＴＢ１＞ＶＣＮＴ１となる。前述したように、ＶＣＮＴＢ１＞ＶＣＮＴ１のとき、ＯＵＴＢ１の中心電圧は、ＯＵＴ１の中心電圧よりも低くなる。すなわち、ＯＵＴＢ１のＨｉｇｈレベル出力電圧、Ｌｏｗレベル出力電圧はともに低くなり、ＯＵＴ１のＨｉｇｈレベル出力電圧、Ｌｏｗレベル出力電圧はともに高くなる。このため、ＯＵＴＢ１のＨｉｇｈレベルとＯＵＴ１のＬｏｗレベルの電位差は縮小し、ＯＵＴ１のＨｉｇｈレベルとＯＵＴＢ１のＬｏｗレベルの電位差は拡大する。時間軸上で、ＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの交点からＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの交点までの期間は狭まり、ＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの交点からＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの交点までの期間は広がる。

図５は、図２のディストリビューションバッファ３０の構成例を示す図である。図５を参照すると、一端がＧＮＤに接続された定電流源ＩＣＳ３と、共通ソースが定電流源ＩＣＳ３の他端に接続され、ゲートにＯＵＴ１、ＯＵＴＢ１を入力し差動対を構成するＮＭＯＳトランジスタＮ５、Ｎ６と、ＮＭＯＳトランジスタＮ５、Ｎ６のドレインと電源ＶＤＤ間に接続された抵抗ＲＬ５、ＲＬ６（差動対の負荷抵抗）とを備えている。ＯＵＴ１の電圧がＮＭＯＳトランジスタＮ５の閾値電圧を超え、ＯＵＴＢ１の電圧がＮＭＯＳトランジスタＮ５の閾値電圧以下のとき、ＮＭＯＳトランジスタＮ５がオン、ＮＭＯＳトランジスタＮ６はオフし、ＯＵＴ２はＨｉｇｈ、ＯＵＴＢ２はＬｏｗとなる。ＯＵＴ１の電圧がＮＭＯＳトランジスタＮ５の閾値電圧以下、ＯＵＴＢ１の電圧がＮＭＯＳトランジスタＮ５の閾値電圧を越えるとき、ＮＭＯＳトランジスタＮ５がオフ、ＮＭＯＳトランジスタＮ６がオンし、ＯＵＴ２はＬｏｗ、ＯＵＴＢ２はＨｉｇｈとなる。

図６、図７は、図２乃至図５を参照して説明した比較例のデューティ補正回路において、入力波形のデューティが劣化していない場合と、劣化した場合の各ノードの波形を示したものである。

図６の波形図において、（ａ）、（ｂ）、（ｃ）、（ｄ）は、図２の構成において入力信号ＩＮ１／ＩＮＢ１のデューティが５０％のときの、入力信号ＩＮ１／ＩＮＢ１、デューティ制御バッファ１０の出力ＯＵＴ１、ＯＵＴＢ１、ディストリビューションバッファ３０の出力ＯＵＴ２、ＯＵＴＢ２、デューティ制御電圧ＶＣＮＴ１、ＶＣＮＴＢ１の電圧波形を示している。ＩＮ１、ＩＮＢ１のデューティが５０％のとき、デューティ制御電圧ＶＣＮＴ１とＶＣＮＴＢ１は同一電圧Ｖｏとされ、デューティ制御バッファ１０の出力ＯＵＴ１、ＯＵＴＢ１の中心電圧は等しく、ＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの時間軸上の交点から、ＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの時間軸上の交点までの時間と、ＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの時間軸上の交点からＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの時間軸上の交点までの時間は等しくなり、デューティは５０％となる。

図７の波形図は、ＩＮ１のＨｉｇｈレベル期間（Ｗ２）がＬｏｗレベル期間（Ｗ１）よりも長い（ＯＵＴＢ１のＬｏｗレベル期間はＨｉｇｈレベル期間よりも短い）場合の図である（ＩＮ１のデューティ＞５０％）。図３のデューティ制御バッファ１０のＯＵＴ１、ＯＵＴＢ１はＩＮ１、ＩＮＢ１と同相であることから、ＯＵＴ１のデューティ＞５０％となる。ＯＵＴ１のＨｉｇｈレベル期間とＬｏｗレベル期間の時間差（Ｗ２−Ｗ１）を、ＶＣＮＴ１、ＶＣＮＴＢ１の電位差に変換する。ＶＣＮＴ１＝Ｖ１＞Ｖｏ、ＶＣＮＴＢ１＝Ｖ２＜Ｖ０となる。

ＶＣＮＴ１、ＶＣＮＴＢ１を受けるデューティ制御バッファ１０（図２参照）において、ＯＵＴ１のＨｉｇｈレベル電圧、Ｌｏｗレベル電圧、及び中心電圧は下がり、ＯＵＴＢ１のＨｉｇｈレベル電圧、Ｌｏｗレベル電圧、中心電圧は上がる。

ＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりのクロスポイントからＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりのクロスポイントまでの幅は、Ｗ１からＷ０に広がる。ＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりのクロスポイントから、ＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりのクロスポイントまでの幅は、Ｗ２からＷ０に狭まる。

ＯＵＴ１、ＯＵＴ１Ｂを受けるデストリビューションバッファ３０の差動（相補）出力ＯＵＴ２、ＯＵＴＢ２のＨｉｇｈレベル期間とＬｏｗレベル期間はともに、Ｗ０となり、デューティは５０％となる。なお、図７では、簡単のため、デューティ＞５０％のＩＮ１の波形の各サイクルの真下（同一サイクル内）に、それぞれデューティ補正後の波形ＯＵＴ１／ＯＵＴＢ１、ＯＵＴ２／ＯＵＴＢ２（デューティ＝５０％）が図示されているが、デューティ制御電圧発生部２０からの積分結果であるデューティ制御電圧ＶＣＮＴ１、ＶＣＮＴＢ１による帰還制御は、一般に複数サイクルにわたって行われる。また、図７では、デューティ制御電圧ＶＣＮＴ１＞ＶＣＮＴＢ１とされ、ＯＵＴ１のデューティが５０％となるように制御が行われる。ＯＵＴ１／ＯＵＴＢ１、ＯＵＴ２／ＯＵＴＢ２がデューティ＝５０％に近づくにしたがって、デューティ制御電圧ＶＣＮＴ１、ＶＣＮＴＢ１の電圧値は等しくなるように変化し、デューティ＝５０％でＶＣＮＴ１＝ＶＣＮＴＢ１となる。

図２乃至図５を参照して説明した比較例においては、図８に示すように、ＯＵＴ１、ＯＵＴＢ１の立ち上がり時間、立ち下がり時間が小さい場合には、デューティ制御電圧ＶＣＮＴ１、ＶＣＮＴＢ１によりＯＵＴ１とＯＵＴＢ１の中心電圧の差を大きくしても、デューティを補正しきれず、ＯＵＴ１、ＯＵＴＢ１の中心電圧の電位差は、それぞれのエッジがクロスすることができない状態まで変動する場合がある。図８において、図７と同様、ＩＮ１のＨｉｇｈレベル期間（Ｗ２）がＬｏｗレベル期間（Ｗ１）よりも長い（デューティ＞５０％）。デューティ制御電圧発生部２０において、ＯＵＴ１、ＯＵＴＢ１のＨｉｇｈレベル期間とＬｏｗレベル期間の時間差（Ｗ２−Ｗ１）を、ＶＣＮＴ１、ＶＣＮＴＢ１の電位差に変換する。その結果、ＶＣＮＴ１＞ＶＣＮＴＢ１となる。ＶＣＮＴ１、ＶＣＮＴＢ１を受けるデューティ制御バッファ１０（図２参照）において、ＯＵＴ１の中心電圧は下がり、ＯＵＴＢ１の中心電圧は上がる。ＯＵＴＢ１のＬｏｗレベル出力電圧ＶＯＬは、ＯＵＴ１のＨｉｇｈレベル出力電圧ＶＯＨよりも高い。このため、時間軸上で、ＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりがクロスすることはない。また、時間軸上で、ＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりがクロスすることはない。この結果、デストリビューションバッファ３０の出力ＯＵＴＢ２は、Ｈｉｇｈ固定、ＯＵＴ２は、Ｌｏｗ固定となり、信号（クロックパルス）は消滅する。

またＯＵＴ１、ＯＵＴＢ１は、図７（ｂ）に示すように、デューティ補正のために、Ｈｉｇｈレベル、Ｌｏｗレベルの振幅がアンバランスとなる。このＯＵＴ１、ＯＵＴＢ１は、デストリビューションバッファ３０に供給される。一般に、図５に示した差動型のバッファ回路は、プロセスのバラツキ等により、例えばＮＭＯＳトランジスタＮ５とＮ６において、互いのトランジスタの閾値が変動する場合がある。閾値の変動によって、差動型のバッファ回路の信号検知能力が変化し、例えば、ＬｏｗレベルからＨｉｇｈレベルを検知する能力が、ＨｉｇｈレベルからＬｏｗレベルを検知する能力に対して劣化する場合がある。同相のバッファ（例えばＯＵＴ１、ＯＵＴＢ１のＨｉｇｈ、Ｌｏｗに対してＯＵＴ２、ＯＵＴ２Ｂから同相のＨｉｇｈ、Ｌｏｗを出力する）において、Ｈｉｇｈレベルを出力する速度がＬｏｗレベルを出力する速度よりも遅くなり、これによってデューティの劣化が発生する。

図９は、この場合のタイミング波形を表した図である。図９においても、図７と同様、ＩＮ１のＨｉｇｈレベル期間（Ｗ２）がＬｏｗレベル期間（Ｗ１）よりも長い（デューティ＞５０％）。デューティ制御電圧発生部２０において、ＯＵＴ１、ＯＵＴＢ１のＨｉｇｈレベル期間とＬｏｗレベル期間の時間差（Ｗ２−Ｗ１）を、ＶＣＮＴ１、ＶＣＮＴＢ１の電位差に変換する。なお、ＯＵＴ１はＩＮ１と同相、ＯＵＴＢ１はＩＮＢ１と同相である。ＯＵＴ１、ＯＵＴＢ１は、デューティ補正によってＨｉｇｈレベル、Ｌｏｗレベルの振幅がアンバランスになっている。ＯＵＴ１、ＯＵＴＢ１を差動で受けるデストリビューションバッファ３０は、例えば上述したように、製造プロセスのバラツキ等により、Ｈｉｇｈレベルを検知する能力がＬｏｗレベルを検知する能力に対して劣化しているものと仮定する。すると、Ｈｉｇｈレベルを出力する速度がＬｏｗレベルを出力する速度に対して遅くなるため、デストリビューションバッファ３０の出力ＯＵＴ２、ＯＵＴＢ２から、デューティのずれた信号が出力されることになる（図９の（ｃ）参照）。デューティ制御バッファ１０の出力ＯＵＴ１がＨｉｇｈ、ＯＵＴＢ１がＬｏｗの期間の振幅は小さくなり、次段のデストリビューションバッファ３０の差動対のオフセットにより、デューティ制御バッファ１０でデューティ５０％に補正したＯＵＴ１、ＯＵＴＢ１のデューティが再度変動してしまっている。すなわち、ＯＵＴ２のＨｉｇｈレベル期間はＷ０からＷ４に短縮し、Ｌｏｗレベル期間はＷ０からＷ３に伸長し、ＯＵＴ２はデューティ＝Ｗ４／（Ｗ３＋Ｗ４）となる。これは、デューティ制御バッファ１０でＯＵＴ１のＨｉｇｈレベル、ＯＵＴＢ１のＬｏｗレベルの差電圧を小さくしているために生じている。

このように、比較例において、ＯＵＴ１／ＯＵＴＢ１の波形鈍が小さい場合、ＯＵＴ１／ＯＵＴＢ１の中心電圧の差を大きくしても、デューティが完全に補正できず、またクロックパルスが消滅してしまう。さらに、次段のバッファのオフセットが原因して、デューティ５０％に補正したＯＵＴ１／ＯＵＴＢ１のデューティが再度変動してしまう場合が生じる。以上、比較例の問題点を詳細に説明した。以下に、本発明の実施例を説明する。

本発明によれば、デューティ補正回路において信号の波形鈍りの変化で発生するデューティ補正能力の低下と誤動作を防止する。また製造バラツキ等で発生する差動回路のオフセットによって発生するデューティ劣化を大幅に低減する。以下、本発明の一実施例の構成を説明する。なお、本発明におけるデューティ補正回路の全体は、図２の構成と同様である。デューティ制御電圧発生部２０、デストリビューションバッファ３０は、図４、図５にそれぞれ示した構成とされる。

図１０は、本発明の一実施例のデューティ制御バッファ（図２の１０）の構成を示す図である。図２を参照すると、このデューティ制御バッファは、ＩＮ１、ＩＮＢ２に入力対が接続され、出力対が電源ＶＤＤに負荷抵抗ＲＬ１、ＲＬ２を介して接続される差動段（Ｄｉｆｆｅｒｅｎｔｉａｌ ｓｔａｇｅ）１と、差動段１とＧＮＤ間に接続され、デューティ制御電圧ＶＣＮＴＢ１、ＶＣＮＴ１を受け、差動段１に対して、電流端子ＳＡ１、ＳＡ２、ＳＢ１、ＳＢ２から電流を供給する電流源段（Ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ ｓｔａｇｅ）２とを備えている。差動段１の出力対と抵抗ＲＬ１、ＲＬ２との接続点はそれぞれ出力端子ＯＵＴＢ１、ＯＵＴ１と接続されている。

図１１は、図１０の差動段１の構成の一例を示す図である。図１１を参照すると、この差動段は、共通接続されたソースが電流端子ＳＡ１に接続され、ゲートがＩＮ１、ＩＮＢ１にそれぞれ接続され、ドレインがＯＵＴＢ１、ＯＵＴ１にそれぞれ接続されたＮＭＯＳトランジスタＮＡ１、ＮＡ２と、共通接続されたソースが電流端子ＳＡ２に接続され、ゲートがＯＵＴＢ１、ＯＵＴ１にそれぞれ接続され、ドレインがＯＵＴ１、ＯＵＴＢ１にそれぞれ接続されたＮＭＯＳトランジスタＮＡ３、ＮＡ４と、共通接続されたソースが電流端子ＳＢ１に接続され、ゲートがＩＮ１、ＩＮＢ１にそれぞれ接続され、ドレインがＯＵＴＢ１、ＯＵＴ１にそれぞれ接続されたＮＭＯＳトランジスタＮＢ１、ＮＢ２と、共通接続されたソースが電流端子ＳＢ２に接続され、ゲートがＯＵＴＢ１、ＯＵＴ１にそれぞれ接続され、ドレインがＯＵＴ１、ＯＵＴＢ１にそれぞれ接続されたＮＭＯＳトランジスタＮＢ３、ＮＢ４と、を備えている。

ＮＭＯＳトランジスタＮＡ３、ＮＡ４は、それぞれラッチ回路として作用する。ＯＵＴＢ１がＨｉｇｈのとき、ＮＭＯＳトランジスタＮＡ３がオンし、ＯＵＴ１をＬｏｗとし、ＯＵＴ１がＨｉｇｈのとき、ＮＭＯＳトランジスタＮＡ４がオンし、ＯＵＴＢ１をＬｏｗとする。ＮＭＯＳトランジスタＮＢ３、ＮＢ４もそれぞれラッチ回路として作用し、ＯＵＴＢ１がＨｉｇｈのとき、ＮＭＯＳトランジスタＮＢ３がオンし、ＯＵＴ１をＬｏｗとし、ＯＵＴ１がＨｉｇｈのとき、ＮＭＯＳトランジスタＮＢ４がオンし、ＯＵＴＢ１をＬｏｗとする。

ＮＭＯＳトランジスタＮＡ２とＮＡ３のＷ／Ｌ（ゲート幅／ゲート長）を１（単位）とした場合、ＮＭＯＳトランジスタＮＡ１とＮＡ４の（Ｗ／Ｌ）はｎ倍とする（但し、ｎ＞１）。ＮＭＯＳトランジスタＮＡ２がＯＵＴ１をＨｉｇｈからＬｏｗへ駆動する電流駆動能力は、ＮＭＯＳトランジスタＮＡ１がＯＵＴＢ１をＨｉｇｈからＬｏｗへ駆動する電流駆動能力の（１／ｎ）倍とされる。ＮＭＯＳトランジスタＮＡ１〜ＮＡ４の回路において、ＯＵＴ１の立ち下がり時間（ＨｉｇｈからＬｏｗへの遷移時間）は、ＯＵＴＢ１の立ち下がり時間（ＨｉｇｈからＬｏｗへの遷移時間）よりも遅れる。

ＮＭＯＳトランジスタＮＢ１とＮＢ４の（Ｗ／Ｌ）を１（単位）とした場合、ＮＭＯＳトランジスタＮＢ２とＮＢ３の（Ｗ／Ｌ）はｍ倍とする（但し、ｍ＞１）。ＮＭＯＳトランジスタＮＢ１がＯＵＴＢ１をＨｉｇｈからＬｏｗへ駆動する電流駆動能力は、ＮＭＯＳトランジスタＮＢ２がＯＵＴ１をＨｉｇｈからＬｏｗへ駆動する電流駆動能力の（１／ｍ）倍とされる。トランジスタＮＢ１〜ＮＢ４の回路において、ＯＵＴＢ１のＨｉｇｈからＬｏｗへの立ち下がり時間（ＨｉｇｈからＬｏｗへの遷移時間）は、ＯＵＴ１のＨｉｇｈからＬｏｗへの立ち下がり時間（ＨｉｇｈからＬｏｗへの遷移時間）よりも遅れる。

図１２は、図１０の電流源段（Ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ ｓｔａｇｅ）の構成を示す図である。図１２を参照すると、一端がＧＮＤに接続された定電流源ＩＣＳＡ１、ＩＣＳＡ２、ＩＣＳＡ３、ＩＣＳＡ４と、ＮＭＯＳトランジスタＮＣ１、ＮＣ２、ＮＤ１、ＮＤ２とを備えている。ＮＭＯＳトランジスタＮＣ１、ＮＣ２のゲートはＶＣＮＴＢ１、ＶＣＮＴ１にそれぞれ接続され、ドレインはＳＡ１、ＳＢ１に接続され、ソースは定電流源ＩＣＳＡ１、ＩＣＳＢ１の他端にそれぞれ接続されている。ＮＭＯＳトランジスタＮＣ１、ＮＣ２のソース間には抵抗ＲＳＣ１が接続されている。ＮＭＯＳトランジスタＮＤ１、ＮＤ２のゲートはＶＣＮＴＢ１、ＶＣＮＴ１にそれぞれ接続され、ドレインはＳＡ２、ＳＢ２に接続され、ソースは定電流源ＩＣＳＡ２、ＩＣＳＢ２の他端にそれぞれ接続されている。ＮＭＯＳトランジスタＮＤ１、ＮＤ２のソース間には抵抗ＲＳＤ１が接続されている。電圧ＶＣＮＴＢ１が下がり、電圧ＶＣＮＴ１が上がると、トランジスタＮＣ１に流れる電流（ドレイン電流）は減少し、トランジスタＮＣ２に流れる電流は増大し、トランジスタＮＤ１に流れる電流（ドレイン電流）は減少し、トランジスタＮＤ２に流れる電流は増大する。逆に電圧ＶＣＮＴＢ１が上がり、電圧ＶＣＮＴ１が下がると、トランジスタＮＣ１に流れる電流（ドレイン電流）は増大し、トランジスタＮＣ２に流れる電流は減少し、トランジスタＮＤ１に流れる電流（ドレイン電流）は増大し、トランジスタＮＤ２に流れる電流は減少する。

定電流源ＩＣＳＡ２の電流値を１とした場合、定電流源ＩＣＳＡ１の電流値をｒ倍とする（但し、ｒ＞１）。

定電流源ＩＣＳＢ２の電流を１とした場合、定電流源ＩＣＳＢ１の電流値をｓ倍とする（但し、ｓ＞１）。ｎ、ｍ、ｒ、ｓの絶対値は、デューティ補正能力の限界を設定するために、任意に設定できる。

また、ｎとｍの相対比（例えばｎ／ｍ）と、ｒとｓの相対値（例えばｒ／ｓ）は、デューティ補正を行うべき入力信号のＨｉｇｈ、Ｌｏｗレベルのうちいずれか一方のデューティ補正能力を、他方に対して上げるために、任意に設定できる。

例えば（ｎ／ｍ）＞１または（ｒ／ｓ）＞１の場合、Ｌｏｗレベル期間がＨｉｇｈレベル期間に対して大きい場合に、有効である。

また、（ｎ／ｍ）＜１または（ｒ／ｓ）＜１の場合、上記とは逆に、デューティ劣化が発生した場合に、有効である。

すなわち、予め、Ｈｉｇｈ／Ｌｏｗに対するデューティ劣化の方向が判明している場合に有効である。

また、ｎとｒの相対比（例えばｎ／ｒ）と、ｍとｓの相対値（例えばｍ／ｓ）は、出力ＯＵＴ１、ＯＵＴＢ１の波形鈍りを調整し、デューティ補正能力の強度を調整するために任意に設定できる。

例えば、
（Ａ）（ｎ／ｒ）＞１または（ｍ／ｓ）＞１の場合、波形鈍り（立ち上がり、立ち下がり）を小さくすることができる。

（Ｂ）（ｎ／ｒ）＜１または（ｍ／ｓ）＜１の場合、出力信号ＯＵＴ１、ＯＵＴＢ１の波形鈍りを大きくすることができる。

これは、入力端子ＩＮ１、ＩＮＢ１に差動で入力されるクロック信号の周波数の変化に対してより有効に作用する。例えば（Ａ）の場合、高周波クロックの場合に有効である。また（Ｂ）の場合、低周波クロックに有効である。

通常、ｎ＝ｍ＝ｒ＝ｓとする。また、変数の絶対値としては、動作周波数を５００ＭＨｚ〜３ＧＨｚの差動信号を想定した場合、２〜６の範囲が適切な例として挙げられる。

以下では、ｎ＝ｍ＝ｒ＝ｓ＝４とした場合について説明する。上述した、図１０と図１１のトランジスタと電流の比を与えた結果として、トランジスタＮＡ１、ＮＡ２、ＮＡ３、ＮＡ４で構成された回路は、入力端子ＩＮ１、ＩＮＢ１から入力される信号に対して、ＯＵＴ１のＨｉｇｈからＬｏｗへの遷移時間（立ち下がり時間）を遅らせる作用がある。なお、ＮＭＯＳトランジスタＮＡ１〜ＮＡ４の回路の出力において、ＯＵＴＢ１の立ち下がりはＯＵＴ１の立ち下がりよりも速く、ＯＵＴ１の立ち上がりはＯＵＴＢ１の立ち上がりよりも速い。

また、ＮＭＯＳトランジスタＮＢ１、ＮＢ２、ＮＢ３、ＮＢ４で構成された回路は、ＩＮ１、ＩＮＢ１から入力される信号に対して、ＯＵＴＢ１のＨｉｇｈからＬｏｗへの遷移時間（立ち下がり時間）を遅らせる作用がある。なお、ＮＭＯＳトランジスタＮＢ１〜ＮＢ４の回路の出力において、ＯＵＴ１の立ち下がりはＯＵＴＢ１の立ち下がりよりも速く、ＯＵＴＢ１の立ち上がりはＯＵＴ１の立ち上がりよりも速い。

図１８は、本実施例の動作を説明するためのタイミング波形図である。図１８には、入力ＩＮ１、ＩＮＢ１にデューティ変動がない場合（デューティ＝５０％）の動作が示されている。この場合、デューティ制御電圧発生部２０の出力ＶＣＮＴ１、ＶＣＮＴＢ１は等しい。

図１８において、（ａ）、（ｂ）は入力波形ＩＮ、ＩＮＢ１と、ＮＭＯＳトランジスタＮＡ１〜ＮＡ４の回路で生成されるＯＵＴ１、ＯＵＴＢ１を表している。ＯＵＴ１のＨｉｇｈからＬｏｗへの立ち下がり遷移は遅れる。また、ＯＵＴＢ１のＬｏｗからＨｉｇｈへの立ち上がり変化は遅れる。ＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの交点からＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの交点までの期間がＷ０からＷ１に短縮し、ＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの交点からＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの交点までの期間はＷ０からＷ２に伸長している。

図１８（ｃ）、（ｄ）は入力波形ＩＮ、ＩＮＢ１と、ＮＭＯＳトランジスタＮＢ１〜ＮＢ４の回路で生成される波形ＯＵＴ１、ＯＵＴＢ１を表している。ＯＵＴ１のＬｏｗからＨｉｇｈへの立ち上がり遷移は遅れる。ＯＵＴＢ１のＨｉｇｈからＬｏｗへの立ち下がり遷移は遅れる。ＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの交点からＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの交点までの期間がＷ０からＷ３に伸長し、ＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの交点からＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの交点までの期間はＷ０からＷ４に短縮している。

図１８（ｅ）、（ｆ）、（ｇ）は、ＮＭＯＳトランジスタＮＡ１〜ＮＡ４の回路で生成される波形と、ＮＭＯＳトランジスタＮＢ１〜ＮＢ４の回路で生成される波形の合成を説明するための図である。（ｅ）は、ＮＭＯＳトランジスタＮＡ１〜ＮＡ４の回路で生成される波形ＯＵＴ１、ＯＵＴＢ１（（ｂ）と同じ）、（ｆ）は、ＮＭＯＳトランジスタＮＢ１〜ＮＢ４の回路で生成される波形ＯＵＴ１、ＯＵＴＢ１（（ｄ）と同じ）、（ｇ）は帰還による合成されたＯＵＴ１／ＯＵＴＢ１の波形をそれぞれ表している。

図１８（ｈ）は、デューティ制御電圧ＶＣＮＴ１、ＶＣＮＴＢ１である。（ｅ）と（ｆ）のＯＵＴ１同士、ＯＵＴＢ１同士を合成（実際には抵抗ＲＬ１、ＲＬ２に流れる電流の電流加算）することで、（ｇ）の波形が得られる。

ＮＭＯＳトランジスタＮＡ１〜ＮＡ４の回路からの立ち下がりの遅れたＯＵＴ１と、ＮＭＯＳトランジスタＮＢ１〜ＮＢ４の回路からの立ち上がりの遅れたＯＵＴ１とを合成し、結果として、デューティ劣化のない出力波形となる。なお、ＮＭＯＳトランジスタＮＡ１〜ＮＡ４の回路からのＯＵＴ１と、ＮＭＯＳトランジスタＮＢ１〜ＮＢ４の回路からのＯＵＴ１の合成は、負荷抵抗ＲＬ２で行われ、合成結果が抵抗ＲＬ２の端子電圧として出力される。ＮＭＯＳトランジスタＮＡ１〜ＮＡ４の回路からのＯＵＴＢ１と、ＮＭＯＳトランジスタＮＢ１〜ＮＢ４の回路からのＯＵＴＢ１の合成は、負荷抵抗ＲＬ１で行われ、合成結果が抵抗ＲＬ１の端子電圧として出力される。

図１９は、前述した比較例の問題点を想定した動作を説明するためのタイミング波形図である。図１９において、（ａ）、（ｂ）は入力信号ＩＮ、ＩＮＢ１と、ＮＭＯＳトランジスタＮＡ１〜ＮＡ４の回路で生成されるＯＵＴ１、ＯＵＴＢ１を表している。ＮＭＯＳトランジスタＮＡ１からＮＡ４の回路はＯＵＴ１のＨｉｇｈからＬｏｗへの変化を遅れさせる。すなわち、図１９（ｂ）に示すように、ＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの交点からＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの交点までの期間がＷ１からＷ５に短縮し（Ｗ５＜Ｗ１）、ＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの交点からＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの交点までの期間はＷ２からＷ６（Ｗ６＞Ｗ２）に伸長している。

図１９（ｃ）、（ｄ）は入力信号ＩＮ、ＩＮＢ１と、ＮＭＯＳトランジスタＮＢ１〜ＮＢ４の回路で生成される波形ＯＵＴ１、ＯＵＴＢ１を表している。またＮＭＯＳトランジスタＮＢ１からＮＢ４の回路はＯＵＴ１のＬｏｗからＨｉｇｈへの変化を遅らせる。図１９（ｄ）に示すように、ＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの交点からＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの交点までの期間がＷ１からＷ７（Ｗ７＞Ｗ１））に伸長し、ＯＵＴ１の立ち上がりとＯＵＴＢ１の立ち下がりの交点からＯＵＴ１の立ち下がりとＯＵＴＢ１の立ち上がりの交点までの期間はＷ２からＷ８（Ｗ２＞Ｗ８）に短縮している。なお、図１９（ａ）と（ｃ）は同一波形である。

ＮＭＯＳトランジスタＮＡ１からＮＡ４の回路の出力（図１９（ｅ））とＮB１からＮＢ４の回路の出力（図１９（ｆ））を合成することで、出力ＯＵＴ１、ＯＵＴＢ１からはデューティ劣化のない波形が出力される（図１９（ｇ））。なお、図１９（ｈ）のＶＣＮＴ１、ＶＣＮＴＢ１は、図４のデューティ制御電圧発生部２０から出力される。ＩＮ１（したがってＯＵＴ１）のデューティが５０％よりも大であるため、前述したように、デューティ制御電圧発生部２０から出力されるデューティ制御電圧はＶＣＮＴ１＞ＶＣＮＴＢ１となる。この場合、図１２の電流源段において、電流端子ＳＡ１、ＳＡ２の電流値が減少し、電流端子ＳＢ１、ＳＢ２の電流値は増大する。この結果、ＮＭＯＳトランジスタＮＡ１、ＮＡ２からなる差動対の駆動電流が減少し、ＮＭＯＳトランジスタＮＢ１、ＮＢ２からなる差動対の駆動電流は増大する。よって、ＮＡ１〜ＮＡ４の回路は、ＯＵＴ１の立ち下がり時間の遅れを小さくし、ＯＵＴＢ１の立ち下がり時間の遅れを増やす。また、ＮＭＯＳトランジスタＮＢ１〜ＮＢ４の回路は、ＯＵＴ１の立ち下がり時間を短縮し、ＯＵＴＢ１の立ち下がり時間の遅れを小さくするように帰還制御が行われる。

前述した比較例では、デューティ補正の効果を得るために、信号振幅の中心電圧に差分を与える構成とされている。すなわち、ＯＵＴ１、ＯＵＴＢ１にオフセットを設け、Ｈｉｇｈレベル出力電圧と、Ｌｏｗレベル電圧を可変させ、振幅を可変させている。

これに対し、本発明においては、ＯＵＴ１のＨｉｇｈからＬｏｗに変化する信号を遅れさせる回路と、ＬｏｗからＨｉｇｈに変化する信号を遅れさせる回路を設け、それを合成させる。デューティ補正能力は、入力波形鈍りに関係なく、上述した変数（ｎ、ｍ、ｒ、ｓ）の組み合わせで決定することができるため、比較例のように、出力信号が消滅するという不具合は発生しない。

また、前述した比較例では、Ｈｉｇｈレベル出力電圧と、Ｌｏｗレベル電圧の振幅を可変させているが、本実施例では、ＯＵＴ１、ＯＵＴＢ１のＨｉｇｈ／Ｌｏｗレベルの振幅は一定であるため、比較例のように、後段のバッファの入力オフセットの影響で、デューティ劣化を起こす不具合も発生しない。また、変数（ｎ、ｍ、ｒ、ｓ）の組み合わせによって、低周波から高周波への適用や、予めＨｉｇｈ／Ｌｏｗのデューティ変動の方向が決まっている場合への有効的な適用も可能である。

図１３は、図２のデューティ制御バッファ１０の別の実施例の構成を示す図である。図１３を参照すると、デューティ制御バッファは、共通接続されたソースが電流端子ＳＡ１に接続され、ゲートが入力端子ＩＮ１、ＩＮＢ１にそれぞれ接続され、ドレインがＯＵＴＢ１、ＯＵＴ１にそれぞれ接続されたＮＭＯＳトランジスタＮＡ１、ＮＡ２と、共通接続されたソースが電流端子ＳＢ１に接続され、ゲートが入力端子ＩＮ１、ＩＮＢ１にそれぞれ接続され、ドレインがＯＵＴＢ１、ＯＵＴ１にそれぞれ接続されたＮＭＯＳトランジスタＮＢ１、ＮＢ２と、を備えている。なお、本実施例において、ＮＭＯＳトランジスタＮＡ１、ＮＡ２、ＮＢ１、ＮＢ２のディメンジョン（Ｗ／Ｌ）は、図１１に示した前記実施例で説明したものと同様とされる。

図１４は、図２のデューティ制御バッファ１０の別の実施例の構成を示す図である。図１４を参照すると、ソースが電流端子ＳＡ１に共通接続されたＮＭＯＳトランジスタＮＡ１、ＮＡ２、ＮＡ３、ＮＡ４を備え、ＮＭＯＳトランジスタＮＡ１、ＮＡ２のゲートはＩＮ１、ＩＮＢ１にそれぞれ接続され、ドレインがＯＵＴＢ１、ＯＵＴ１にそれぞれ接続され、ＮＭＯＳトランジスタＮＡ３、ＮＡ４のゲートはＯＵＴＢ１、ＯＵＴ１にそれぞれ接続され、ドレインがＯＵＴ１、ＯＵＴＢ１にそれぞれ接続されている。ソースが電流端子ＳＢ１に共通接続されたＮＭＯＳトランジスタＮＢ１、ＮＢ２、ＮＢ３、ＮＢ４を備え、ＮＭＯＳトランジスタＮＢ１、ＮＢ２のゲートはＩＮ１、ＩＮＢ１にそれぞれ接続され、ドレインがＯＵＴＢ１、ＯＵＴ１にそれぞれ接続され、ＮＭＯＳトランジスタＮＢ３、ＮＢ４のゲートはＯＵＴＢ１、ＯＵＴ１にそれぞれ接続され、ドレインがＯＵＴ１、ＯＵＴＢ１にそれぞれ接続されている。なお、本実施例において、ＮＭＯＳトランジスタＮＡ１、ＮＡ２、ＮＢ１、ＮＢ２のディメンジョン（Ｗ／Ｌ）は、図１１に示した前記実施例で説明したものと同様とされる。

図１５は、図１４、図１５の電流端子ＳＡ１、ＳＢ１に電流を供給する電流源の構成を示す図である。一端がＧＮＤに接続された定電流源ＩＣＳＡ１、ＩＣＳＡＢ１と、ソースが定電流源ＩＣＳＡ１、ＩＣＳＡＢ１の他端にそれぞれ接続され、抵抗ＲＳＣ1を介して接続され、ゲートがＶＣＮＴＢ１、ＶＣＮＴ１にそれぞれ接続され、ドレインがＳＡ１、ＳＢ１に接続されたＮＭＯＳトランジスタＮＣ１、ＮＣ２を備えている。ＯＵＴ１、ＯＵＴＢ１の負荷抵抗ＲＬ１、ＲＬ２に流れる電流の総和は定電流源ＩＣＳＡ１、ＩＣＳＢ１の電流値の和となる。

図１６は、図１４、図１５の電流端子ＳＡ１、ＳＢ１に電流を供給する電流源の構成を示す図である。一端がＧＮＤに接続された定電流源ＩＣＳＡ１と、共通接続されたソースが定電流源ＩＣＳＡ１の他端に接続され、ゲートがＶＣＮＴＢ１、ＶＣＮＴ１にそれぞれ接続され、ドレインがＳＡ１、ＳＢ１に接続されたＮＭＯＳトランジスタＮＣ１、ＮＣ２を備えている。ＯＵＴ１、ＯＵＴＢ１の負荷抵抗ＲＬ１、ＲＬ２に流れる電流の総和は定電流源ＩＣＳＡ１の電流値となる。

図１７は、図１０の電流源段の別の構成例を示す図である。図１４の差動段の構成から、ＮＭＯＳトランジスタＮＡ３、ＮＡ４、ＮＢ３、ＮＢ４を削除したものである。図１７を参照すると、一端がＧＮＤに接続された定電流源ＩＣＳＡ１、ＩＣＳＡ２と、共通接続されたソースが定電流源ＩＣＳＡ１の他端に接続され、ゲートがＶＣＮＴＢ１、ＶＣＮＴ１にそれぞれ接続され、ドレインがＳＡ１、ＳＢ１にそれぞれ接続されたＮＭＯＳトランジスタＮＣ１、ＮＣ２と、共通接続されたソースが定電流源ＩＣＳＡ２の他端に接続され、ゲートがＶＣＮＴＢ１、ＶＣＮＴ１にそれぞれ接続され、ドレインがＳＡ２、ＳＢ２にそれぞれ接続されたＮＭＯＳトランジスタＮＤ１、ＮＤ２と、を備えている。端子ＳＡ１、ＳＢ１の端子に供給される電流の和は定電流源ＩＣＳ１の電流値、端子ＳＡ２、ＳＢ２の端子に供給される電流の和は定電流源ＩＣＳ２の電流値である。

なお、上記実施例では、デューティ制御バッファ１０の差動段、電流源段等をＮＭＯＳトランジスタで構成した例に即して説明したが、本発明においてトランジスタの導電型はＮＭＯＳに制限されるものでなく、ＰＭＯＳトランジスタで構成してもよいことは勿論である。この場合、図１０、図１１等において、電流源段は電源ＶＤＤ側に接続され、抵抗ＲＬ１１、ＲＬ１２はＧＮＤ側に接続される。

なお、上記の特許文献１の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

関連技術のデューティ補正回路の構成を説明する図である。 本発明が適用されるデューティ補正回路の構成を示す図である。 比較例のデューティ制御バッファの構成を示す図である。 図２のデューティ制御電圧発生部の構成を示す図である。 図２のデストリビューションバッファの構成を示す図である。 比較例の動作例を説明するためのタイミング波形図である。 比較例の動作例を説明するためのタイミング波形図である。 比較例の動作例を説明するためのタイミング波形図である。 比較例の動作例を説明するためのタイミング波形図である。 本発明の一実施例のデューティ制御バッファの構成を示す図である。 図１０の差動段（Ｄｉｆｆｅｒｅｎｔｉａｌ ｓｔａｇｅ）の構成の一例を示す図である。 図１０の電流源段（Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅ ｓｔａｇｅ）の構成の一例を示す図である。 図１０の差動段（Ｄｉｆｆｅｒｅｎｔｉａｌ ｓｔａｇｅ）の構成の別の例を示す図である。 図１０の差動段（Ｄｉｆｆｅｒｅｎｔｉａｌ ｓｔａｇｅ）の構成のさらに別の例を示す図である。 図１０の電流源段（Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅ ｓｔａｇｅ）の構成の一例を示す図である。 図１０の電流源段（Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅ ｓｔａｇｅ）の構成の一例を示す図である。 図１０の電流源段（Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅ ｓｔａｇｅ）の構成の一例を示す図である。 本発明の一実施例の動作を説明するためのタイミング波形図である。 本発明の一実施例の動作を説明するためのタイミング波形図である。

符号の説明

１０ デューティ制御バッファ
２０ デューティ制御電圧発生部
３０ デストリビューションバッファ
ＩＣＳＡ１、ＩＣＳＡ２、ＩＣＳＢ１、ＩＣＳＢ２ 定電流源
Ｎ１、Ｎ２、Ｎ５、Ｎ６、Ｎ７、Ｎ８、ＮＡ１、ＮＡ２、ＭＮＡ３、ＮＡ４、ＮＢ１、ＮＢ２、ＮＢ３、ＮＢ４、ＮＣ１、ＮＣ２、ＮＤ１、ＮＤ２、 ＮＭＯＳトランジスタ
Ｐ１、Ｐ２、Ｐ３、Ｐ４ ＰＭＯＳトランジスタ
ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４、ＲＬ５、ＲＬ６、ＲＳＣ１、ＲＳＤ１ 抵抗

Claims (27)

1. 入力信号を受け、前記入力信号の遷移に応じた出力の立ち下がりと立ち上がりの少なくとも１方の遷移に関して、正転出力信号の前記遷移の時間と反転出力信号の前記遷移の時間の間に所定の大小関係を有する第１の差動出力信号を生成する第１の差動回路と、
   前記入力信号を第１の差動回路と共通に受け、前記入力信号の遷移に応じた出力の立ち下がりと立ち上がり遷移のうち前記一方の遷移に関して、正転出力信号の前記遷移の時間と反転出力信号の前記遷移の時間の間に、前記第１の差動出力信号における大小関係とは逆の大小関係を有する第２の差動出力信号を生成する第２の差動回路と、
   を備え、前記第１の差動出力信号と前記第２の差動出力信号の正転出力信号同士と反転出力信号同士を合成した信号波形を出力する、ことを特徴とする波形制御回路。
2. 前記第１の差動回路が、前記入力信号を差動で受ける第１の差動対を備え
   前記第２の差動回路が、前記入力信号を差動で受ける第２の差動対を備え、
   前記第１、第２の差動対の出力対の第１の出力同士、第２の出力同士がそれぞれ共通に接続され、
   前記第１、第２の差動対の共通接続された出力対と電源との間に接続された負荷素子対と、
   前記第１、第２の差動対に対して、制御信号に応じた電流をそれぞれ供給する電流源段と、
   を備え、
   前記第１、第２の差動対の共通接続された出力対と前記負荷素子対の接続点から前記正転出力信号と前記反転出力信号が出力され、
   前記第１の差動対は、電流駆動能力の比が予め定められた所定の値とされるトランジスタ対を備え、
   前記第２の差動対は、電流駆動能力の比が予め定められた所定の値とされるトランジスタ対を備えている、ことを特徴とする請求項１記載の波形制御回路。
3. 前記第１の差動対が、立ち下がりと立ち上がりの前記一方の遷移に関して、出力対の正転出力信号の遷移時間を反転出力信号の遷移時間に対して遅らせる場合、
   前記第２の差動対は、立ち下がりと立ち上がりの他方の遷移に関して、出力対の正転出力信号の遷移時間を反転出力信号の遷移時間に対して遅らせる、ことを特徴とする請求項２記載の波形制御回路。
4. 前記第１の差動回路が、第１の電流源で駆動され、電流駆動能力の比が所定の値とされる第１、第２のトランジスタを含む第１の差動対を備え、
   前記第２の差動回路が、第２の電流源で駆動され、電流駆動能力の比が所定の値とされる第３、第４のトランジスタを含む第２の差動対を備え、
   前記第１、第２の差動対において、
   前記第２、第４のトランジスタの制御端子同士が共通接続されて第１の入力端子に接続され、
   前記第１、第３のトランジスタの制御端子同士が共通接続されて第２の入力端子に接続され、
   前記第２、第４のトランジスタの出力同士が共通接続されて第１の出力端子に接続され、
   前記第１、第３のトランジスタの出力同士が共通接続されて第２の出力端子に接続されている、ことを特徴とする請求項１記載の波形制御回路。
5. 前記第１、第２のトランジスタの出力をそれぞれ入力し、出力が前記第２、第１のトランジスタの出力に交差接続された第１、第２のラッチ回路と、
   前記第３、第４のトランジスタの出力をそれぞれ入力し、出力が前記第４、第３のトランジスタの出力に交差接続された第３、第４のラッチ回路と、
   を備えている、ことを特徴とする請求項４記載の波形制御回路。
6. 前記第１のラッチ回路が、
   前記第１の電流源と前記第１の出力端子間に、前記第２のトランジスタと並列に接続され、制御端子が前記第２の出力端子に接続された第５のトランジスタを備え、
   前記第２のラッチ回路が、
   前記第１の電流源と前記第２の出力端子間に、前記第１のトランジスタと並列に接続され、制御端子が前記第１の出力端子に接続された第６のトランジスタを備え
   前記第３のラッチ回路が、
   前記第１の電流源と前記第１の出力端子間に、前記第４のトランジスタと並列に接続され、制御端子が前記第２の出力端子に接続された第７のトランジスタを備え、
   前記第４のラッチ回路が、
   前記第１の電流源と前記第２の出力端子間に、前記第３のトランジスタと並列に接続され、制御端子が前記第１の出力端子に接続された第８のトランジスタを備えている、ことを特徴とする請求項５記載の波形制御回路。
7. 前記第１のラッチ回路が、
   第３の電流源と前記第１の出力端子間に接続され、制御端子が前記第２の出力端子に接続された第５のトランジスタを備え、
   前記第２のラッチ回路が、
   前記第３の電流源と前記第２の出力端子間に接続され、制御端子が前記第１の出力端子に接続された第６のトランジスタを備え、
   前記第３のラッチ回路が、
   第４の電流源と前記第１の出力端子間に接続され、制御端子が前記第２の出力端子に接続された第７のトランジスタを備え、
   前記第４のラッチ回路が、
   前記第４の電流源と前記第２の出力端子間に接続され、制御端子が前記第１の出力端子に接続された第８のトランジスタを備えている、ことを特徴とする請求項５記載の波形制御回路。
8. 第１の定電流源に共通に接続され、第１、第２の制御信号を差動で受ける差動対をなす第９、第１０のトランジスタを備え、
   前記第９、第１０のトランジスタが、前記第１、第２の電流源をなす、ことを特徴とする請求項４乃至６のいずれか１項に記載の波形制御回路。
9. 第１、第２の定電流源にそれぞれ接続され、第１、第２の制御信号を差動で受ける差動対をなす第９、第１０のトランジスタを備え、
   前記第１の定電流源と前記第９のトランジスタの接続点と、前記第２の定電流源と前記第１０のトランジスタの接続点とは抵抗で接続され、
   前記第９、第１０のトランジスタが、前記第１、第２の電流源をなすことを特徴とする請求項４乃至６のいずれか１項に記載の波形制御回路。
10. 前記第１、第２の定電流源にそれぞれ接続され、第１、第２の制御信号を差動で受ける差動対をなす第９、第１０のトランジスタを備え、
    前記第１の定電流源と前記第９のトランジスタとの接続点と、前記第２の定電流源と前記第１０のトランジスタとの接続点は、第１の抵抗で接続され、
    前記第９、第１０のトランジスタが、それぞれ前記第１、第３の電流源をなし
    前記第３、第４の定電流源にそれぞれ接続され、前記第１、第２の制御信号を差動で受ける差動対をなす第１１、第１２のトランジスタを備え、
    前記第３の定電流源と前記第１１のトランジスタの接続点と、前記第４の定電流源と前記第１２のトランジスタの接続点は第２の抵抗で接続され、
    前記第１１、第１２のトランジスタが、前記第２、第４の電流源をなす、ことを特徴とする請求項７記載の波形制御回路。
11. 前記第１の電流源の電流値と前記第２の電流源の電流値が予め定められた所定の値とされる、ことを特徴とする請求項４乃至６、８、９のいずれか１項に記載の波形制御回路。
12. 前記第１の電流源と前記第２の電流源の電流値が予め定められた所定の値とされ、
    前記第３の電流源と前記第４の電流源の電流値が予め定められた所定の値とされる、ことを特徴とする請求項７又は１０に記載の波形制御回路。
13. 請求項１乃至１２のいずれか１項に記載の波形制御回路を備えたデューティ補正回路。
14. 請求項８乃至１０のいずれか１項に記載の波形制御回路と、
    前記波形制御回路の出力を受け、デューティの誤差を検出し前記第１、第２の制御信号を生成するデューティ補正電圧発生部と、
    を備えたデューティ補正回路。
15. 前記波形制御回路の出力を差動で受けるバッファ回路を備えた請求項１４記載のデューティ補正回路。
16. 入力信号を受けるデューティ制御バッファと、
    前記デューティ制御バッファの出力を受け、デューティの誤差を検出して制御信号を差動で生成するデューティ補正電圧発生部を備え、
    前記デューティ制御バッファが、
    前記入力信号を差動で共通に受け、出力対の電流駆動能力が不平衡の第１、第２の差動対を備え
    前記第１、第２の差動対の出力対の第１の出力同士、第２の出力同士がそれぞれ接続され、
    前記第１、第２の差動対の共通接続された出力対と電源との間に接続された負荷素子対と、
    前記第１、第２の差動対に対して制御信号に応じた駆動電流をそれぞれ供給する電流源段と、
    を備えている、ことを特徴とするデューティ補正回路。
17. 前記第１の差動対が、第１の電流源で駆動される第１、第２のトランジスタを含み、
    前記第２の差動対が、第２の電流源で駆動される第３、第４のトランジスタを含み、
    前記第１、第２の差動対において、
    前記第１、第３のトランジスタの制御端子同士が共通接続されて第１の入力端子に接続され、
    前記第２、第４のトランジスタの制御端子同士が共通接続されて第２の入力端子に接続され、
    前記第１、第２の入力端子には、前記入力信号が差動で入力され、
    前記第１、第３のトランジスタの出力同士が共通接続されて前期出力対の第１の出力端子に接続され、
    前記第２、第４のトランジスタの出力同士が共通接続されて前期出力対の第２の出力端子に接続され、
    前記第１のトランジスタの電流駆動能力は、前記第２のトランジスタの電流駆動能力よりも大とされる場合、前記第４のトランジスタの電流駆動能力は、前記第３のトランジスタの電流駆動能力よりも大とされる、ことを特徴とする請求項１６記載のデューティ補正回路。
18. 前記第１、第２のトランジスタの出力を入力し、前記第２、第１の出力端子に出力が接続された第１、第２のラッチ回路と、
    前記第３、第４のトランジスタの出力を入力し、前記第２、第１の出力端子に出力が接続された第３、第４のラッチ回路と、
    を備えている、ことを特徴とする請求項１７記載のデューティ補正回路。
19. 前記第１のラッチ回路が、
    前記第２のトランジスタと並列に、前記第１の電流源と前記第１の出力端子間に接続され、制御端子が前記第２の出力端子に接続された第５のトランジスタを備え、
    前記第２のラッチ回路が、
    前記第１のトランジスタと並列に、前記第１の電流源と前記第２の出力端子間に接続され、制御端子が前記第１の出力端子に接続された第６のトランジスタを備え
    前記第３のラッチ回路が、
    前記第４のトランジスタと並列に、前記第１の電流源と前記第１の出力端子間に接続され、制御端子が前記第２の出力端子に接続された第７のトランジスタを備え、
    前記第４のラッチ回路が、
    前記第３のトランジスタと並列に、前記第１の電流源と前記第２の出力端子間に接続され、制御端子が前記第１の出力端子に接続された第８のトランジスタを備えている、ことを特徴とする請求項１８記載のデューティ補正回路。
20. 前記第１のラッチ回路が、
    前記第２のトランジスタと並列に、第３の電流源と前記第１の出力端子間に接続され、制御端子が前記第２の出力端子に接続された第５のトランジスタを備え、
    前記第２のラッチ回路が、
    前記第１のトランジスタと並列に、前記第３の電流源と前記第２の出力端子間に接続され、制御端子が前記第１の出力端子に接続された第６のトランジスタを備え、
    前記第３のラッチ回路が、
    前記第４のトランジスタと並列に、第４の電流源と前記第１の出力端子間に接続され、制御端子が前記第２の出力端子に接続された第７のトランジスタを備え、
    前記第４のラッチ回路が、
    前記第３のトランジスタと並列に、前記第４の電流源と前記第２の出力端子間に接続され、制御端子が前記第１の出力端子に接続された第８のトランジスタを備えている、ことを特徴とする請求項１８記載のデューティ補正回路。
21. 第１の定電流源に接続され、第１、第２の制御信号を差動で受ける差動対をなす第９、第１０のトランジスタを備え、
    前記第９、第１０のトランジスタが、それぞれ前記第１、第２の電流源をなす、ことを特徴とする請求項１６乃至１９のいずれか１項に記載のデューティ補正回路。
22. 第１、第２の定電流源でそれぞれ接続され、第１、第２の制御信号を差動で受ける差動対をなす第９、第１０のトランジスタを備え、
    前記第１の定電流源と前記第９のトランジスタの接続点と前記第２の定電流源と前記第１０のトランジスタの接続点は抵抗で接続され、
    前記第９、第１０のトランジスタが、前記第１、第２の電流源をなすことを特徴とする請求項１６乃至１９のいずれか１項に記載のデューティ補正回路。
23. 第１、第２の定電流源でそれぞれ接続され、第１、第２の制御信号を差動で受ける差動対をなす第９、第１０のトランジスタを備え、
    前記第１の定電流源と前記第９のトランジスタの接続点と前記第２の定電流源と前記第１０のトランジスタの接続点は第１の抵抗で接続され、
    前記第９、第１０のトランジスタが、前記第１、第３の電流源をなし
    第３、第４の定電流源でそれぞれ接続され、前記第１、第２の制御信号を差動で受ける差動対をなす第１１、第１２のトランジスタを備え、
    前記第３の定電流源と前記第１１のトランジスタの接続点と前記第４の定電流源と前記第１２のトランジスタの接続点は第２の抵抗で接続され、
    前記第１１、第１２のトランジスタが、前記第２、第４の電流源をなす、ことを特徴とする請求項２０記載のデューティ補正回路。
24. 前記デューティ補正電圧発生部が、電流源で駆動され、前記デューティ制御バッファの出力を差動で受ける差動対と、
    前記差動対の出力対に流れる電流をそれぞれ受けて折り返す第１、第２のカレントミラーと、
    前記第１、第２のカレントミラーの出力にそれぞれ接続された第１、第２の容量とを備え、前記第１、第２の容量の端子電圧を第１、第２の制御信号とする、請求項１６乃至２３のいずれか１項に記載のデューティ補正回路。
25. 入力信号の遷移に応じた出力の立ち下がりと立ち上がりの少なくとも１方の遷移に関して、正転出力信号の前記遷移の時間と反転出力信号の前記遷移の時間の間に所定の大小関係を有する第１の差動出力信号を生成し、
    前記入力信号の遷移に応じた出力の立ち下がりと立ち上がり遷移のうち少なくとも前記一方の遷移に関して、正転出力信号の前記遷移の時間と反転出力信号の前記遷移の時間の間に、前記第１の差動出力信号の大小関係とは逆の大小関係を有する第２の差動出力信号を生成し、
    前記第１の差動出力信号と前記第２の差動出力信号の正転出力信号同士と反転出力信号同士を合成した信号波形を出力する、ことを特徴とするデューティ補正方法。
26. 前記入力信号を第１、第２の差動対で差動で受け
    前記第１、第２の差動対の出力対の第１の出力同士、第２の出力同士がそれぞれ共通に接続され、前記第１、第２の差動対に対して電流源段から制御信号に応じた電流をそれぞれ供給し、
    前記第１の差動対のトランジスタ対の電流駆動能力の比は予め定められた所定の値とされ、
    前記第２の差動対のトランジスタ対の電流駆動能力の比は予め定められた所定の値とされ、
    前記制御信号に応じて、前記第１の差動対の出力対の第１の出力の遷移を速め、第２の出力の遷移を遅らせる場合、前記第２の差動対の出力対の第１の出力の遷移を遅らせ、第２の出力の遷移を速める、ことを特徴とする、ことを特徴とする請求項２５記載のデューティ補正方法。
27. 入力信号を受け、前記入力信号の遷移に応じた立ち上がり遷移を遅らせるか速めた第１の信号を生成する第１の回路と、
    前記入力信号を受け、前記入力信号の遷移に応じた立ち下がり遷移を遅らせるか速めた第２の信号を生成する第２の回路と、
    を備え、前記第１の信号と前記第２の信号を合成した信号波形を出力する、ことを特徴とする波形制御回路。

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