CN105676933B - 一种快速启动型数字低压差稳压器 - Google Patents

Abstract

本发明公开了一种快速启动型数字低压差稳压器，包括数字电压比较器、计数器、解码器、PMOSFET阵列、反馈电阻网络以及输出电容，所述数字电压比较器的输出端依次通过计数器和解码器进而与PMOSFET阵列的控制输入端连接，所述PMOSFET阵列的输出端通过反馈电阻网络进而与数字电压比较器的正输入端连接，所述数字电压比较器的负输入端接基准电压信号，所述PMOSFET阵列的输出端还与输出电容连接。通过使用本发明的数字低压差稳压器，能达到快速启动的效果。本发明一种快速启动型数字低压差稳压器可广泛应用于电池管理芯片中。

Description

一种快速启动型数字低压差稳压器

技术领域

本发明涉及电源管理芯片设计技术，尤其涉及一种可消除过冲的快速启动型数字低压差稳压器电路。

背景技术

技术词解释

ADC：模数转换器

对于传统的低压差（LDO）稳压器，由于其具有输出纹波小、电路结构简单、占用芯片面积小等优点，因此其被广泛地应用在各种电子设备中，特别是便携式电子设备。然而由于其模拟电路的特性，因此，其具有工艺迁移性差的缺点，而这是一个一直困扰着大家的很严重的问题，同时传统的LDO稳压器也存在所需要的工作电压偏高的问题，所以，近些年来，数字LDO由于其良好的工艺可迁移性及所需的工作电压低而逐渐被大家认可。

如图1所示，传统的数字LDO稳压器结构通常包括一个电压比较器、一个串行输入并行输出的双向移位寄存器、一个PMOSFET阵列、一个反馈电阻网络和一个输出电容；当输出反馈电压小于基准电压时电压比较器输出“0”，反之则为“1”；所述的双向移位寄存器则根据电压比较器的输出值控制PMOSFET阵列中晶体管导通数目，实现输出电压的调整，从而达到输出稳压的目的。而一般来说，数字LDO稳压器在启动过程中会产生输出过冲现象，之后需要经过较长时间的过阻尼振荡才能使得输出电压稳定在满足设计要求的精度内。由此可得，为了使数字LDO稳压器能尽快达到稳压值以实现输出稳压，研究与设计一种可消除上述过冲的快速启动型数字LDO稳压器电路是极为重要的。

发明内容

为了解决上述技术问题，本发明的目的是提供一种可消除过冲的快速启动型数字LDO稳压器。

本发明所采用的技术方案是：一种快速启动型数字低压差稳压器，包括数字电压比较器、计数器、解码器、PMOSFET阵列、反馈电阻网络以及输出电容，所述数字电压比较器的输出端依次通过计数器和解码器进而与PMOSFET阵列的控制输入端连接，所述PMOSFET阵列的输出端通过反馈电阻网络进而与数字电压比较器的正输入端连接，所述数字电压比较器的负输入端接基准电压信号，所述PMOSFET阵列的输出端还与输出电容连接；

所述计数器用于对数字电压比较器输出的电平信号进行检测，当检测到数字电压比较器输出的电平信号从低电平信号跳变至高电平信号时，则获取预存的数值后将预存的数值输出至解码器；

所述解码器用于接收由计数器传来的数值，并且根据接收到的所述的数值，从而相对应地控制PMOSFET阵列中晶体管的导通数目。

进一步，还包括开关选择模块，所述计数器的个数至少为两个，所述数字电压比较器的输出端通过开关选择模块进而与至少两个计数器的输入端连接，所述至少两个计数器的输出端均与解码器的输入端连接。

进一步，所述开关选择模块中包括至少两个开关，所述开关的个数与计数器的个数相同，所述数字电压比较器的输出端与至少两个开关的一端连接，所述至少两个开关的另一端分别与至少两个计数器的输入端一一对应连接。

进一步，还包括用于将模拟基准电压信号转换成数字基准电压信号，然后将数字基准电压信号发送至数字电压比较器的负输入端的第一模数转换器，以及用于将反馈电阻网络输出的模拟反馈电压信号转换成数字反馈电压信号，然后将数字反馈电压信号发送至数字电压比较器的正输入端的第二模数转换器。

进一步，还包括负载模块，所述负载模块与输出电容并联连接在PMOSFET阵列的输出端。

进一步，所述负载模块包括至少两个负载支路，所述至少两个负载支路的一端均与输出电容的一端连接，所述至少两个负载支路的另一端均接地。

进一步，所述负载支路包括一个开关和一个负载电阻，所述开关的一端与输出电容的一端连接，所述开关的另一端与负载电阻的一端连接，所述负载电阻的另一端接地。

本发明的有益效果是：本发明的数字低压差稳压器在反馈电压信号第一次等于基准电压信号时，数字电压比较器输出的电平信号便会从低电平跳变至高电平，这样计数器便会获取预存的数值（所述预存的数值为输出电压稳定时PMOSFET阵列中晶体管的导通数目），然后将获得的预存的数值输出至解码器，解码器根据接收到所述的预存的数值便能相对应地控制PMOSFET阵列中晶体管的导通个数，使PMOSFET阵列中晶体管的导通个数与所述预存的数值相等，进而达到输出电压稳定输出的效果。由此可得，通过使用本发明的数字低压差稳压器，能消除传统数字低压差稳压器在启动过程中所存在的过冲问题，从而达到快速启动输出稳定电压的效果。

附图说明

下面结合附图对本发明的具体实施方式作进一步说明：

图1是传统数字LDO稳压器的结构示意图；

图2是本发明一种快速启动型数字低压差稳压器的结构示意图；

图3是本发明一种快速启动型数字低压差稳压器的第一具体实施例结构示意图；

图4是本发明一种快速启动型数字低压差稳压器的第二具体实施例结构示意图；

图5是传统数字低压差稳压器与本发明数字低压差稳压器在启动时反馈电压信号和PMOSFET阵列中晶体管导通个数的随时间变化的示意图。

C_L：输出电容。

具体实施方式

如图2所示，一种快速启动型数字低压差稳压器，包括数字电压比较器U1A、计数器、解码器、PMOSFET阵列、反馈电阻网络以及输出电容，所述数字电压比较器U1A的输出端依次通过计数器和解码器进而与PMOSFET阵列的控制输入端连接，所述PMOSFET阵列的输出端通过反馈电阻网络进而与数字电压比较器U1A的正输入端连接，所述数字电压比较器的负输入端接基准电压信号，所述PMOSFET阵列的输出端还与输出电容连接；

所述计数器用于对数字电压比较器U1A输出的电平信号进行检测，当检测到数字电压比较器U1A输出的电平信号从低电平信号跳变至高电平信号时，则获取预存的数值后将预存的数值输出至解码器；

所述解码器用于接收由计数器传来的数值，并且根据接收到的所述的数值，从而相对应地控制PMOSFET阵列中晶体管的导通数目。对于所述的数字电压比较器U1A，其用于当接收到的反馈电压信号小于基准电压信号时，输出的电平信号为低电平；当接收到的反馈电压信号大于等于基准电压信号时，输出的电平信号则为高电平。

上述数字低压差稳压器的工作原理为：在启动工作时，反馈电压信号小于基准电压信号，此时，数字电压比较器U1A输出低电平；然后，计数器输出的数值逐渐增大，解码器便会逐渐控制PMOSFET阵列中晶体管的导通数目增多，此时，反馈电压信号则会逐渐增大，那么当反馈电压信号逐渐增大且第一次等于基准电压信号时，数字电压比较器U1A便会输出高电平，即数字电压比较器U1A输出的电平信号产生了从低电平至高电平的跳变，此时，计数器便会获取预存的数值（所述预存的数值为输出电压稳定时PMOSFET阵列中晶体管的导通数目），然后直接将获得的预存的数值输出至解码器，解码器根据接收到所述的预存的数值便能相对应地控制PMOSFET阵列中晶体管的导通个数，使PMOSFET阵列中晶体管的导通个数与所述预存的数值相等，这样便能达到输出电压稳定输出的目的。由此可得，通过使用本发明的数字低压差稳压器，能消除传统数字低压差稳压器所存在的过程问题，也就是说，在启动过程中，本发明的数字低压差稳压器无需经过较长时间的过阻尼振荡便能使输出电压稳定在满足设计要求的精度内，从而达到快速启动的目的。

进一步作为优选的实施方式，还包括开关选择模块，所述计数器的个数至少为两个，所述数字电压比较器U1A的输出端通过开关选择模块进而与至少两个计数器的输入端连接，所述至少两个计数器的输出端均与解码器的输入端连接。由于设有开关选择模块，因此能选择数字电压比较器U1A所输出的信号是输出至哪一个计数器。具体地，如图3所示，计数器的个数为2，包括有计数器1和计数器2，当计数器1和计数器2中所预存的数值是相等的，那么便可以任意选择其中一个计数器，这样当其中一个计数器发生故障时，便能选择另一个计数器来继续进行工作，从而提高系统工作的稳定性和可靠性；当计数器1和计数器2中所预存的数值是不相等的，那么便能根据当前应用的电子设备情况而选择相适应的计数器，这样则能大大提高本发明数字低压差稳压器的应用兼容性和灵活性。由此可得，对于至少两个计数器，它们所预存的数值可相同也可不相同，可根据实际情况和需求来进行相应数值的预存设置。

进一步作为优选的实施方式，所述开关选择模块中包括至少两个开关，所述开关的个数与计数器的个数相同，所述数字电压比较器U1A的输出端与至少两个开关的一端连接，所述至少两个开关的另一端分别与至少两个计数器的输入端一一对应连接。使用时，仅闭合一个开关便可。

进一步作为优选的实施方式，还包括用于将模拟基准电压信号转换成数字基准电压信号，然后将数字基准电压信号发送至数字电压比较器U1A的负输入端的第一模数转换器，以及用于将反馈电阻网络输出的模拟反馈电压信号转换成数字反馈电压信号，然后将数字反馈电压信号发送至数字电压比较器U1A的正输入端的第二模数转换器。

进一步作为优选的实施方式，还包括负载模块，所述负载模块与输出电容并联连接在PMOSFET阵列的输出端。

进一步作为优选的实施方式，所述负载模块包括至少两个负载支路，所述至少两个负载支路的一端均与输出电容的一端连接，所述至少两个负载支路的另一端均接地。

进一步作为优选的实施方式，所述负载支路包括一个开关和一个负载电阻，所述开关的一端与输出电容的一端连接，所述开关的另一端与负载电阻的一端连接，所述负载电阻的另一端接地。通过闭合不同负载支路中的开关，便能接入不同的负载电阻，这样能满足不同电子设备的要求。

本发明一具体实施例

如图4所示，一种快速启动型数字低压差稳压器，具体包括第一ADC、第二ADC、数字电压比较器U1A、开关选择模块、三个计数器、解码器、PMOSFET阵列、反馈电阻网络以及输出电容；

第一ADC，用于将模拟基准电压信号V_aref转换成数字基准电压信号V_dref，然后将数字基准电压信号V_dref发送至数字电压比较器U1A的负输入端；

第二ADC，用于将反馈电阻网络输出的模拟反馈电压信号V_fbout转换成数字反馈电压信号V_dout，然后将数字反馈电压信号V_dout发送至数字电压比较器U1A的正输入端；

数字电压比较器U1A，用于当接收到的数字反馈电压信号V_dout小于数字基准电压信号V_dref时，输出低电平信号“0”；当接收到的数字反馈电压信号V_dout大于等于数字基准电压信号V_dref时，输出高电平信号“1”；

开关选择模块，其包括三个开关，分别为开关K1、开关K2以及开关K3，用于选择接入哪一个计数器；

三个计数器，分别为计数器1、计数器2以及计数器3；

所述计数器用于对数字电压比较器U1A输出的电平信号进行检测，当检测到数字电压比较器U1A输出的电平信号从低电平信号“0”跳变至高电平信号“1”时，则获取预存的数值后将预存的数值输出至解码器；所述预存的数值为输出电压稳定时PMOSFET阵列中晶体管的导通数目；

解码器，用于接收由计数器传来的数值，并且根据接收到的所述的数值，从而相对应地控制PMOSFET阵列中晶体管的导通数目，使PMOSFET阵列中晶体管的导通数目与接收到的数值相同；

所述第一ADC的输出端与数字电压比较器U1A的负输入端连接，所述数字电压比较器U1A的输出端分别与开关K1的一端、开关K2的一端以及开关K3的一端连接，所述开关K1的另一端、开关K2的另一端以及开关K3的另一端则分别与计数器1的输入端、计数器2的输入端以及计数器3的输入端一一对应连接，所述计数器1的输出端、计数器2的输出端以及计数器3的输出端均与解码器的输入端连接，所述解码器的输出端与PMOSFET阵列的控制输入端连接，所述PMOSFET阵列的输出端通过反馈电阻网络进而与第二ADC的输入端连接，所述第二ADC的输出端与数字电压比较器U1A的正输入端连接；

所述PMOSFET阵列的输出端还与输出电容连接。

对于上述的本发明数字低压差稳压器，其具体工作原理为：

数字电压比较器U1A输出的信号为comp信号，当接入的V_dout小于V_dref时，输出“0”，当接入的V_dout大于等于V_dref时，则输出“1”；Reset为复位信号，当Reset=“1”时，comp信号、计数器1的输出值C₁、计数器2的输出值C₂、计数器3的输出值C₃都会被清零，只有当Reset=“0”时，电路才能正常工作；本结构中的电路信号均是时钟信号CLK上升沿触发的；

首先，从开关K1、开关K2以及开关K3中选择闭合一个开关，另外两个开关断开，在本实施例中，闭合开关K1，也就是说，本实施例的数字低压差稳压器接入计数器1来使用；

开始启动工作至V_dout第一次等于V_dref之前，V_dout小于V_dref，那么comp信号为“0”，此时，计数器1输出的数值C₁在每一个时钟上升沿来时都会加1，而解码器则根据接收到的数值C₁从而相对应地控制PMOSFET阵列中晶体管的导通数目，使PMOSFET阵列中晶体管的导通数目与接收到的数值C₁相同，由此可得，在V_dout第一次等于V_dref之前，comp信号为0，计数器1输出的数值C₁会逐渐增大，PMOSFET阵列中晶体管的导通数目也逐渐增多，那么数字反馈电压信号V_dout也会逐渐增大；

当V_dout增大到第一次等于V_dref时，comp信号则从“0”变为“1”，即计数器1则检测到数字电压比较器U1A输出的comp信号产生从低电平至高电平的跳变，那么此时计数器1便获取预存的数值M₁（预存的数值M₁为输出电压稳定时PMOSFET阵列中晶体管的导通数目，并且预存的数值M₁小于此时当前的数值C₁），并且将数值M₁输出至解码器，解码器则根据接收到的数值M₁从而控制PMOSFET阵列中的晶体管导通M₁个，由此可得，当V_dout增大到第一次等于V_dref时，计数器1强制发生输出数值的变化，使输出的数值变为M₁，这样便能强制PMOSFET阵列中晶体管的导通个数突变减小，变为M₁个，使得V_fbout不会继续增大，并且由于数值M₁为输出电压稳定时PMOSFET阵列中晶体管的导通数目，因此此时，便能使输出的电压稳定在满足设计要求的精度内。由此可得，如图5所示，相较于传统的数字低压差稳压器，在启动过程中，本发明的数字低压差稳压器无需经过较长时间的过阻尼振荡便能使输出电压稳定在满足设计要求的精度内，达到快速启动的效果。

另外，由于PMOSFET阵列接入的电压是不稳定的，即V_fbout是不稳定的，所以当V_dout第一次等于V_dref之后，为了使输出电压能更稳定，计数器1所输出的数值可以并不是一直为M₁，而是优选地，计数器1可根据检测到的comp信号，从而根据预设条件来对输出的数值进行调整。对于所述的根据检测到的comp信号，从而根据预设条件来对输出的数值进行调整，其具体为，当comp信号为“0”时，计数器1将当前的数值增加1后输出至解码器；当comp信号为“1”时，计数器1将当前的数值减少1后输出至解码器；当comp信号产生从低电平“0”至高电平“1”的跳变时，计数器1则获取数值M₁并输出数值M₁至解码器。

由上述可得，对于所述的计数器，其优选具体用于：在反馈电压信号第一次等于基准电压信号之前，检测到数字电压比较器输出的电平信号为低电平，此时计数器输出的数值在每一个时钟上升沿来时都会加1，并且输出数值至解码器，使计数器输出的数值在每一个时钟上升沿来时递增；

在反馈电压信号第一次等于基准电压信号时，检测到数字电压比较器输出的电平信号从低电平信号跳变至高电平信号，此时计数器则获取预存的数值后将预存的数值输出至解码器；

在反馈电压信号第一次等于基准电压信号之后，计数器所输出至解码器的数值一直为预存的数值M₁，或者，根据检测到的数字电压比较器输出的电平信号，从而根据预设条件来对输出的数值进行调整，具体优选地，当检测到数字电压比较器输出的电平信号为“0”时，计数器将当前的数值增加1后输出至解码器；当检测到数字电压比较器输出的电平信号为“1”时，计数器将当前的数值减少1后输出至解码器；当检测到数字电压比较器输出的电平信号产生从低电平信号“0”至高电平信号“1”的跳变时，计数器则获取预存的数值后将预存的数值输出至解码器。对于上述的预设条件，其也可根据实际情况来做出其它设置。

优选地，还包括三个负载支路，分别为第一负载支路、第二负载支路以及第三负载支路；

第一负载支路包括开关K4和负载电阻R_L1，所述开关K4的一端与输出电容的一端连接，所述开关K4的另一端与负载电阻R_L1的一端连接，另一端接地；第二负载支路包括开关K5和负载电阻R_L2，第三负载支路包括开关K6和负载电阻R _L3，而第二负载支路和第三负载支路两者的结构连接关系与第一负载支路的结构连接关系相同。对于负载电阻的选择，其与计数器的选择是一一相对应的。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (7)

1.一种快速启动型数字低压差稳压器，其特征在于：包括数字电压比较器、计数器、解码器、PMOSFET阵列、反馈电阻网络以及输出电容，所述数字电压比较器的输出端依次通过计数器和解码器进而与PMOSFET阵列的控制输入端连接，所述PMOSFET阵列的输出端通过反馈电阻网络进而与数字电压比较器的正输入端连接，所述数字电压比较器的负输入端接基准电压信号，所述PMOSFET阵列的输出端还与输出电容连接；

所述计数器用于对数字电压比较器输出的电平信号进行检测，当检测到数字电压比较器输出的电平信号从低电平信号跳变至高电平信号时，则获取预存的数值后将预存的数值输出至解码器；

所述解码器用于接收由计数器传来的数值，并且根据接收到的所述的数值，从而相对应地控制PMOSFET阵列中晶体管的导通数目。

2.根据权利要求1所述一种快速启动型数字低压差稳压器，其特征在于：还包括开关选择模块，所述计数器的个数至少为两个，所述数字电压比较器的输出端通过开关选择模块进而与至少两个计数器的输入端连接，所述至少两个计数器的输出端均与解码器的输入端连接。

3.根据权利要求2所述一种快速启动型数字低压差稳压器，其特征在于：所述开关选择模块中包括至少两个开关，所述开关的个数与计数器的个数相同，所述数字电压比较器的输出端与至少两个开关的一端连接，所述至少两个开关的另一端分别与至少两个计数器的输入端一一对应连接。

4.根据权利要求1-3任一项所述一种快速启动型数字低压差稳压器，其特征在于：还包括用于将模拟基准电压信号转换成数字基准电压信号，然后将数字基准电压信号发送至数字电压比较器的负输入端的第一模数转换器，以及用于将反馈电阻网络输出的模拟反馈电压信号转换成数字反馈电压信号，然后将数字反馈电压信号发送至数字电压比较器的正输入端的第二模数转换器。

5.根据权利要求1-3任一项所述一种快速启动型数字低压差稳压器，其特征在于：还包括负载模块，所述负载模块与输出电容并联连接在PMOSFET阵列的输出端。

6.根据权利要求5所述一种快速启动型数字低压差稳压器，其特征在于：所述负载模块包括至少两个负载支路，所述至少两个负载支路的一端均与输出电容的一端连接，所述至少两个负载支路的另一端均接地。

7.根据权利要求6所述一种快速启动型数字低压差稳压器，其特征在于：所述负载支路包括一个开关和一个负载电阻，所述负载支路中的开关的一端与输出电容的一端连接，所述负载支路中的开关的另一端与负载电阻的一端连接，所述负载电阻的另一端接地。