JP2000208605A - シリコン製mosトランジスタの製造方法 - Google Patents
シリコン製mosトランジスタの製造方法Info
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Abstract
のMOSトランジスタを提供すること。 【解決手段】 出力インピーダンスの増加は、ドレイン
ディプレーション幅を低下させることにより得られる。
本発明のMOSトランジスタ構造は、薄くドープしたド
レイン(LDD34)に加えて、そのLDD34とは反
対の導電型で、チャネルドーピングよりも高レベルのド
ーピングノードの追加の注入層36により得られる。こ
の追加の注入領域36により、ディプレーション層の拡
張を閉じこめその幅を低減する。このように、閉じこめ
ることにより、出力インピーダンスを増加させ、その結
果トランジスタのゲインを大きくとれる。
Description
いたアナログ回路に関する。
優位性のために、多くの設計は、デジタル回路の特性を
最適化するための努力が払われている。さまざまなアプ
リケーションが、アナログ回路用に存在するが、アナロ
グ回路の性能を向上させる努力は、デジタル回路に比較
して少ないものである。デジタルIC設計においては、
主な関心事は、しきい値電圧である。すなわち、すべて
のデバイスを同一信号レベルで同時にターンオフあるい
はターンオンさせることである。また、オン電流とオフ
電流もデジタルICアプリケーションにおける重要なパ
ラメータである。アナログデバイスの性能に対し、ゲイ
ン(gm)と、バンド幅とは主要なパラメータである。
ICデバイスが小型化すると、ある種のIC性能の特徴
は、それに影響を受けたりあるいは他に悪影響を与えた
りする。たとえば、二乗法則によるアナログデバイスを
仮定すると、gmは、あるW/L比率に対して、ドレイ
ン電流の平方根に比例する。そのため、デバイスが小型
になるにつれて、あるW/L比率とバイアス電流が一定
である場合にはCは増加し、gmも増加し、そして高速
の回路が達成できる。しかしroutは、デバイスが小型
化するにつれて、Lに比例して減少する。従って技術が
進歩しICデバイスが小型化するにつれて、アナログデ
バイス性能を最大にするためには、routを改善するこ
とが好ましい。
MOSトランジスタのゲインに影響を及ぼす重要なパラ
メータは、デバイスのドレインにおけるディプレーショ
ン幅であることを認識した。本発明によるMOSトラン
ジスタ構造は、デバイスの他のパラメータに悪影響を及
ぼすことなく、ドレインのディプレーション幅を減少さ
せている。この本発明のMOSトランジスタ構造体は、
薄くドープしたドレイン(lightly doped drain:LD
D)の極性とは反対の極性を有する注入領域を有し、そ
のドーピングレベルはチャネルドーピングレベルより高
いものである。この付加された注入領域がディプレーシ
ョン層の拡散を閉じ込めその幅を制限する。このように
小さな領域に閉じ込めることにより、デバイスの出力イ
ンピーダンスを大幅に増加させ、それに伴いトランジス
タのゲインも増加させる。
トチャネルデジタルICで用いられ、Vds=VddでのI
offを低減させるが、アナログデバイスでは、Vdsは、
Vddよりもはるかに小さいものである。ショートチャネ
ルは、本明細書においては、使用される技術の最小のデ
ザインルールの2倍より小さい量と規定される。ショー
トチャネルデジタルデバイスにおける二重注入LDDの
主な目的は、しきい値電圧VTを所定の範囲内に押さえ
ることである。かくして、デジタルデバイスにおける二
重注入LDDの使用は、VTを50mV以上(通常10
0mV以上)の量で調整することに向けられる。しかし
アナログ機能を実行するトランジスタにおける、この調
整の影響は好ましくない。本発明の二重注入LDDは、
アナログ機能を実行するデバイスにおいて、出力インピ
ーダンスを改善するが、しきい値電圧に大幅に影響を及
ぼすことはない。さらにまた、ロングチャネルトランジ
スタ(すなわちチャネル長さが、最小デザインルールの
2倍以上のもの)においては、出力インピーダンスも改
善される。たとえば、0.25μm技術においては、ロ
ングチャネルトランジスタは、0.5μm以上のチャネ
ル長さを有する。このようなデバイスにおいては、ショ
ートチャネルの影響は問題とはならず、従来の二重注入
LDDは、適用できない。
おいては、通常最適なパラメータは、Ioff(Vds=V
dd、Vgs=0において)を許容可能な範囲内に維持しな
がら、Ion(Vds=Vgs=Vddにおいて)を、1pA/
μmに維持する。これに対して、アナログのアプリケー
ションにおいては、デバイスにはVds=Vddにおいては
バイアスはかけられていない。一般的には、Vgs-VTを
数百mVで、Vds=(Vgs−V T)+500mVに選択
して、トランジスタは飽和領域で動作する。そのため設
計は、アナログ性能すなわちデバイスのゲインとバンド
幅を特徴付けるこれらのパラメータに注力されている。
これは、ドレイン端子13と電力源14との間の電流ソ
ース12によりバイアスされたNMOSFET11から
構成される。ゲートにかかる入力電圧Vinは、DC電圧
に重たんされるAC信号からなる。出力ノードと接地と
の間のキャパシタンス(C)16が、このゲイン段が駆
動する全負荷を表す。
この回路における2つの重要なパラメータは、ゲインと
バンド幅である。このブロックのゲインは、gmroutで
与えられ、バンド幅はgm/Cで与えられる。二乗法則
のデバイスを仮定すると、gmは、あるW/Lの比率に
対しては、ドレイン電流の平方根に比例する。そのた
め、デバイスが小さくなると、Cは減少し、gmは増加
する(W/L比率とバイアス電流が一定の場合)。しか
し、routは、デバイスが小型化するにつれて、Lに比
例して減少する。
で表される。
決定し、Lに反比例するパラメータである。二乗法則の
デバイスにおいては、αは2に等しい。しかし、サブミ
クロンレベルのデバイスにおいては、このパラメータは
1と2の間で変動する。そのため、単純化した仮定のも
とでは、このブロックの電圧ゲインは、次式で表され
る。
プレーション幅で、Lは有効チャネル長さである。この
式は、ゲインはLに比例して増加することを示してい
る。しかし、一定のチャネル長さに対しては、ゲインは
XDに反比例する。
減少させるためには、さまざまな方法がある。1つの方
法はしきい値調整注入ドーズ量を増加させることであ
る。これはチャネルの抵抗を増加させ、ディプレーショ
ン領域の大きさを低減させる。しかし、このためしきい
値電圧は増加し、その結果ドレイン電流が減少するため
好ましくない。また、別の方法はソースとドレインとは
異なる注入ドーズ量を用いることである。これは非対称
デバイスを形成し、デバイス構造としては公知である
が、非対称デバイスは、余分のマスクとプロセスステッ
プを必要とする。さらにまた、非対称デバイスにおける
ソースとドレインの浮遊容量が異なり、これにより素子
の設計のモデル化をより複雑にしてしまう。
(lightly doped drain:LDD)を形成するために、
ソースとドレインは両方とも二重に注入される。LDD
注入は、標準のプロセスを用いて実行され、2回目の注
入は、標準のLDD注入領域の上で行われ、標準のLD
Dの導電型とは逆の導電型である。nチャネルMOSF
ETにおいては、ヒ素またはリンを用いて、ソースとド
レインに注入し、かつLDDに注入する。本発明によれ
ば、ホウ素注入ステップが、LDD注入の後あるいは前
に行われる。その結果得られた構造体を、図3に示す
(ここではnチャネルMOSFETのゲート領域のみを
示す)。シリコン製基板31は、ゲート誘電体層32と
シリコン製ゲート33によりカバーされている。標準の
LDD注入領域を34で、ディプレーション幅制御注入
領域を36で示してある。側壁スペーサを37で、ソー
ス/ドレイン注入領域を38で示す。
12を参照して説明する。
板の一部である。ここに示したデバイスは、CMOSI
Cであるが、Pタブ(Pウェル)のみを示している。C
MOSタブは通常自己整合型で、深いリン注入領域を具
備するNタブを有し、ヒ素注入領域は、PMOSデバイ
スのチャネルストップ層として機能する。このPタブ
は、ホウ素注入と拡散を用いて形成される。ホウ素はリ
ンよりも早く拡散するために、Nタブはホウ素注入の前
に、少なくとも部分的に駆動(拡散)する必要がある。
タブの拡散後、2回目のホウ素注入がパンチスルーを抑
制するために行われる。
により形成され、3.3VICデザインにおいては、1
000〜5000Åの厚さを有する。チャネルしきい値
電圧は、P型基板41の選択した領域内への注入領域あ
るいは薄い犠牲酸化物層(図示せず)を通した注入領域
により設定される。ゲート酸化物層43が図5に示すよ
うに成長される。ゲート酸化物層43の厚さは10〜1
00Åの範囲内であり、これは使用される技術に基づい
て変動する。図6を参照すると、その後ポリシリコンゲ
ート層44が堆積される。通常これは、CVDあるいは
プラズマ強化CVD(PE−CVD)により堆積され、
nチャネルトランジスタに対しては、濃くドープしたn
型である。ポリシリコンゲート層44の厚さは、150
0〜5000Åの範囲内である。
リソグラフマスク46を用いてパターン化される。この
マスクは標準のフォトレジストであるが、好ましくはT
EOS堆積と標準のフォトレジストパターンにより形成
された酸化物ハードマスクである。フォト(光)レジス
トあるいはフォト(光)リソグラフといった場合には、
本明細書においては、電子ビームリソグラフ、またはx
線リソグラフ、従来のUVリソグラフを含むものとす
る。反射防止コーティング層が酸化物ハードマスクの表
面上に形成され、ゲート構造体を規定するエッジの精度
を改善する。酸化物ハードマスクを用いることは、プロ
セスに対し柔軟性を与えることができる。その理由は、
必要によっては酸化物ハードマスクをその場所に残して
後続の処理ステップの間、ゲートの特徴を保存すること
ができるからである。
なn型ドーパントをソース/ドレインウィンド内に注入
することにより薄くドープしたドレイン領域(LDD注
入領域)48が形成される。この適切な注入条件は、5
E13〜5E14/cm2と10〜100keVである
(5E13とは、5×1013を意味する。他も同
様。)。この注入の後あるいはその前に本発明のディプ
レーション制御注入が行われる。図9に示すようにnチ
ャネルデバイスに対するディプレーション制御注入は、
p型であり、すなわちホウ素を注入し、そのドーズ量と
エネルギーはそれぞれ1E13〜1E14/cm2と1
0〜15keVである。その後この注入は850℃で3
0分間熱処理され、その結果得られた基板を図9に示
す。この拡散したLDDとディプレーション制御注入領
域を51で示す。
する。図9の構造体の詳細を図10に示し、同図におい
ては標準のヒ素またはリンのLDD注入領域は61で、
ホウ素のディプレーション制御注入領域は62で示して
ある。これら2つの注入領域は、同時に熱処理され、こ
れはホウ素のディプレーション制御注入領域により包囲
されたLDDを生成するために、ホウ素のより速い拡散
特性を利用して行われる。
ポリシリコンゲート層44の端部に形成されている。側
壁スペーサ71は、TEOSを堆積し、マスキングし、
エッチングするような従来の技術を用いて形成される。
その後、フィールド酸化物領域42と側壁スペーサ71
により規定されたウィンド内に矢印75で示すように、
ヒ素またはリンを濃く注入することにより図12に示す
構造体を形成する。デバイス間の相互接続は、レベル間
誘電体と金属相互接続レベルを堆積することにより行わ
れる。これらの相互接続は、ゲート、ソース、ドレイン
への接点を含み、アナログ信号がゲートに加えられ、ア
ナログ出力がソース/ドレインで検出される。これらの
接点と相互接続の処理は、従来どうりであり、説明を簡
潔にするために詳述しない。
のLDDからの基本的な変更点は、注入ステップが追加
されている点であり、マスクの変更または追加は必要と
されない点である。
ntrol implant:DCI)の影響を示すために、PAD
REのシュミレーションがDCIがある素子と無い素子
に対して行われた。本明細書で用いられる技術は、0.
25μmのCMOS技術であり、そしてこの0.25μ
mは、ゲート長さに対し最小のデザインルールである。
通常の素子の比較を次の表に示す。公称チャネル寸法
は、L=0.25μm、W=15μmである。LDD注
入は、80keVにおける2E14/cm2の濃度のヒ
素で、ディプレーション制御注入は、20keVの2E
13/cm2の濃度のホウ素である。 表1 ------------------------------------------------------------------------ パラメータ DCIなしの場合 DCIありの場合 ------------------------------------------------------------------------ VTH(V) 0.51 0.53 傾斜(mV/dec ) 79.6 80.8 Ioff(A) 1.5E-11 6.1E-12 Ion(A) 6.38 6.0 ------------------------------------------------------------------------
子に悪影響を及ぼさないことを示している。特に、VT
はわずか20mVしか変わらない。
ョンに用いて行われ、通常のバイアスレベルに対する1
MHz周波数におけるYijのアドミッタンス値を得た。
バイアス電圧は、トランジスタが飽和状態にあるよう
に、Vds>Vgs−VTとなるように選択した。図13
は、電流(Ids)とroutの変動を示す。その結果
は、本発明のディプレーション制御注入(depletion co
ntrol implant:DCI)の結果として、すべてのバイ
アスレベルにわたって約40%routが増加しているこ
とを示している。
スのゲイン(gmrout)がDCIを具備しないデバイス
に比較して、低バイアス電圧において19%、高バイア
スレベルにおける40%にまで改善していることをして
いる。ゲインはバイアス電流に反比例することが知られ
ている。表1は、DCIを具備するデバイスのゲイン
は、DCIを具備しないデバイスよりも電流依存性が少
ないことを示している。
(最小デザインルールの2倍以上のもの)に対する出力
インピーダンス(rout)が増加することになる。その
理由は、すべてのチャネル長さに対してドレイン接合部
におけるディプレーション幅が、減少するよう機能する
からである。
次の表に示す。 表2 ------------------------------------------------------------------------ 実験例 LDD注入 DCI ------------------------------------------------------------------------ 1 As80keV、2E14 B20keV、2E13 2 As80keV、2E14 B50keV、2E13 3 As40keV、2E14 B10keV、2E13 4 P 50keV、2E14 B40keV、2E13 5 P 10keV、2E14 B40keV、2E13 6 P 50keV、5E14 B40keV、2E13 7 P 50keV、5E14 B40keV、2E14 ------------------------------------------------------------------------
ション制御注入用に用いられることを示している。一般
的にディプレーション制御注入が、トランジスタの出力
インピーダンスを少なくとも20%の向上させる場合に
は、有益な改善と見なすことができる。
そしてこれらのデバイスをデジタルICデバイスから区
別するために、アナログ回路は、0.3V以上の範囲に
わたって、そして通常0.5V以上の範囲にわたって変
動する入力電圧と出力電圧で動作する。本発明は、完全
なアナログであるICチップと、混合信号すなわちアナ
ログ/デジタル信号であるICチップにも有益である。
能を実行するトランジスタは、二重LDD注入でもって
設計することもできる。この注入の目的は、ショートチ
ャネルの悪影響を回避し、しきい値電圧を所定の設計値
に維持するためである。そのため、技術における二重注
入LDDの効果は、ショートチャネルデバイス(ゲート
長さがデザインルールの2倍以下)のVTを、大幅に通
常少なくとも100mV以上増加させることである。本
発明によれば、アナログ回路の二重注入LDDは、VT
の変動を最小にするためのものである。本発明のディプ
レーション制御注入は、VTを50mVより小さい量し
か変化させない。
いられる場合には、アナログトランジスタは通常比較的
大きく、すなわちチャネル長さが0.7μm以上であ
る。上記したように、デジタル技術で使用される二重注
入LDDは、素子に加えられる値をこのような大きさに
限定することはない。しかし、本発明によれば、このよ
うな素子の出力インピーダンスは、本発明のディプレー
ション制御注入を用いることにより、大幅に改善され
る。
ターンオンするようにさせるために、ゲートの下にまで
のびる。LDD注入と同一のウィンドウ内に形成された
ディプレーション制御注入領域は、ゲートの下を横方向
にLDD領域よりも若干長く伸びる。これは、ホウ素の
高速拡散特性を用いることにより容易に達成できる。P
チャネルデバイスにおいては、LDD注入は、通常ホウ
素が用いられるが、ディプレーション制御注入(Asま
たはP)を最初に行い、ホウ素のLDD注入が行われる
前に、少なくとも部分的に熱処理する。本明細書は、n
チャネルデバイスを例に説明したが、これらは、ICの
トランジスタ例の一部を構成するものである。さらに本
明細書においては、シリコン製ゲート、ポリシリコン製
ゲート等を例に説明したが、これらは、多結晶シリコ
ン、あるいはアモルファスシリコン製のシリコンゲート
にも同様に適用できるものである。
発明を容易に理解できるようにするためのみの目的で記
したものであって、本発明を限定的に解釈するのに用い
てはならない。
路を表す回路図。
フ。
入を表す図。
る、第1ステップを表す図。
る、第2ステップを表す図。
る、第3ステップを表す図。
る、第4ステップを表す図。
る、第5ステップを表す図。
る、第6ステップを表す図。
る、第7ステップを表す図。
る、第8ステップを表す図。
る、第9ステップを表す図。
Claims (17)
- 【請求項1】 (A)第1導電型のシリコン製基板(4
1)の上に、ゲート誘電体層(43)を成長させるステ
ップ(図5)と、 (B)前記ゲート誘電体層の上にポリシリコン層(4
4)を堆積するステップ(図6)と、 (C)前記ポリシリコン層の一部が露出するように、選
択的にマスク(46)するステップ(図7)と、 (D)前記ポリシリコン層の一部をエッチングで除去し
て、ポリシリコンゲートを形成するエッチングステップ
(図7)と、 (E)前記シリコンゲートをマスクとして用いて、前記
シリコン製基板内に第2導電型の不純物を注入すること
により、薄くドープしたドレイン(LDD注入領域4
8)を形成するステップ(図8)と、 (F)前記シリコンゲートをマスクとして用いて、前記
シリコン製基板内に第1導電型の不純物を注入すること
により、薄くドープしたドレイン(ディプレーション制
御注入領域51)を形成するステップ(図9)と、 (G)前記シリコンゲートに、側壁スペーサ(71)を
形成するステップ(図11)と、 (H)前記側壁スペーサをマスクとして用いて、前記シ
リコン製基板内に第2導電型の不純物を注入することに
より、薄くドープしたドレイン(ソース領域とドレイン
領域73)を形成するステップ(図12)とを有するこ
とを特徴とするシリコン製MOSトランジスタの製造方
法。 - 【請求項2】 前記ディプレーション制御注入により、
前記シリコン製MOSトランジスタのしきい値電圧を1
00mVより小さい量変化させることを特徴とする請求
項1記載の方法。 - 【請求項3】 前記ディプレーション制御注入により、
前記シリコン製MOSトランジスタのしきい値電圧を5
0mVより小さい量変化させることを特徴とする請求項
2記載の方法。 - 【請求項4】 前記シリコン製基板は、P型であること
を特徴とする請求項1記載の方法。 - 【請求項5】 前記ディプレーション制御注入は、1×
1013〜1×1014/cm2の範囲のドーズ量のホウ素
で行われることを特徴とする請求項4記載の方法。 - 【請求項6】 前記ディプレーション注入のエネルギー
は、10〜50keVの範囲内であることを特徴とする
請求項5記載の方法。 - 【請求項7】 前記LDD注入のエネルギーは、10〜
100keVの範囲内であることを特徴とする請求項6
記載の方法。 - 【請求項8】 前記LDD注入は、5×1013〜5×1
014/cm2の範囲のドーズ量のヒ素で行うことを特徴
とする請求項7記載の方法。 - 【請求項9】 前記LDD注入は、5×1013〜5×1
014/cm2の範囲のドーズ量のリンで行うことを特徴
とする請求項7記載の方法。 - 【請求項10】 (A)第1導電型のシリコン製基板
(31)と、 (B)前記シリコン製基板上のゲート誘電体層(32)
と、 (C)前記ゲート誘電体層上のポリシリコン製ゲート
(33)と、 (D)前記シリコン製基板内の薄くドープしたドレイン
(LDD領域34)と、 前記LDD領域は、前記ポリシリコン製ゲートの下に距
離xのび、 (E)前記シリコン製基板内の、第1導電型のディプレ
ーション制御注入領域(36)と、 前記ディプレーション制御注入領域は、前記ポリシリコ
ンゲートの下に距離y(y>x)のび、 (F)前記シリコン製ゲートに隣接した側壁スペーサ
(37)と、 (G)前記シリコン製基板内のソース領域とドレイン領
域(38)と、 (I)前記ソース領域とドレイン領域への電極と、 (H)アナログ信号を、前記シリコンゲートに加える手
段とを有することを特徴とするシリコン製MOSトラン
ジスタ。 - 【請求項11】 前記ディプレーション制御注入によ
り、前記シリコン製MOSトランジスタのしきい値電圧
を100mVより小さい量変化させることを特徴とする
請求項10記載のMOSトランジスタ。 - 【請求項12】 前記ディプレーション制御注入によ
り、前記シリコン製MOSトランジスタのしきい値電圧
を50mVより小さい量変化させることを特徴とする請
求項10記載のMOSトランジスタ。 - 【請求項13】 前記シリコン製基板は、P型であるこ
とを特徴とする請求項10記載のMOSトランジスタ。 - 【請求項14】 前記ディプレーション制御注入は、1
×1013〜1×10 14/cm2の範囲のドーズ量のホウ
素で行われることを特徴とする請求項13記載のMOS
トランジスタ。 - 【請求項15】 前記LDD注入は、5×1013〜5×
1014/cm2の範囲のドーズ量のヒ素で行うことを特
徴とする請求項14記載のMOSトランジスタ。 - 【請求項16】 前記LDD注入は、5×1013〜5×
1014/cm2の範囲のドーズ量のリンで行うことを特
徴とする請求項14記載のMOSトランジスタ。 - 【請求項17】 前記トランジスタのチャネル長さは、
最小デザインルールの2倍以上であることを特徴とする
請求項10記載のMOSトランジスタ。
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