KR100243740B1 - 반도체 소자의 정전기 방지 방법 - Google Patents

반도체 소자의 정전기 방지 방법 Download PDF

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Abstract

본 발명은 N모스 트랜지스터의 디플리션 영역의 분포를 균일하게 하여, N모스 트랜지스터의 드레인 영역에 발생되는 정전기를 효과적으로 제거하도록 하는 반도체 소자의 정전기 방지 방법에 관한 것이다.
본 발명의 구성은 소정의 불순물을 주입하여 셀 코딩하는 마스크롬 소자의 주변 회로 영역에 형성되며, 마스크롬 내에 정전기가 인가되는 것을 방지하는 반도체 소자의 정전기 방지 방법으로서, 주변 회로 영역과, 셀 어레이 영역이 한정된 반도체 기판을 제공하는 단계; 반도체 기판의 소정 부분에 필드 산화막을 형성하는 단계; 상기 반도체 기판의 소정 부분에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계; 상기 반도체 기판의 필드 산화막 양측 부분과 게이트 전극 양측 부분에 소오스, 드레인 영역을 형성하여 필드 트랜지스터 및 모스 트랜지스터를 형성하는 단계; 상기 셀 어레이 영역의 모스 트랜지스터 부분들을 노출시킴과 아울러, 주변 회로 영역의 필드 트랜지스터와, 모스 트랜지스터 부분이 노출되도록 셀 코딩용 마스크 패턴을 형성하는 단계; 상기 노출된 부분에 셀 코딩용 불순물을 이온 주입하는 단계; 및 상기 마스크 패턴을 제거하는 단계를 포함한다.

Description

반도체 소자의 정전기 방지 방법
본 발명은 반도체 소자의 정전기 방지 방법에 관한 것으로, 보다 구체적으로는, N모스 트랜지스터의 디플리션 영역의 분포를 균일하게 하여, N모스 트랜지스터의 드레인 영역에 발생되는 정전기를 효과적으로 제거하도록 하는 반도체 소자의 정전기 방지 방법에 관한 것이다.
일반적으로 N모스 트랜지스터는 공지된 바와 같이, P형의 기판, 또는 P형의 웰내에 N형의 접합 영역이 형성되어, 이루어지는 트랜지스터이다.
이 N모스 트랜지스터는 전자(electron)를 주된 캐리어로 하여, P모스 트랜지스터에 비하여 이동도가 빠른 장점이 있다.
이러한 N모스 트랜지스터는 C모드 소자, 마스크롬 및 정전기 방지회로에 이용되며, 특히, 정전기 방지회로에서는 입력 패드 또는 출력 패드로 부터 발생되는 정전기를 외부로 방전시키는 역할등을 한다.
도 1은 일반적인 N모스 트랜지스터를 나타낸 것으로, 반도체 기판(1)의 상부에는 게이트 절연막(2)을 포함하는 게이트 전극(3)이 형성되고, 게이트 전극(3)의 양측벽에는 측벽 스페이서(4)가 구비되어 있다.
이 게이트 전극(3)의 양측 하단의 반도체 기판(1)에는 N형 불순물이 주입되어, 소오스, 드레인 영역(5A, 5B)이 구비된다. 그후, 드레인에 소정의 전계가 인가되면 소오스, 드레인 영역(5A, 5B) 하단에 디플리션 영역(6)이 형성된다.
그러나, 이러한 N모스 트랜지스터는 애벌런치 브랙다운(avalanche breakdown), 스냅 백(snap back) 등의 현상이 발생될 때, 드레인 영역(5B) 부근에 전자들이 집중된다. 이 집중된 전자들은 모스 트랜지스터의 2차적으로 브랙다운을 일으키게 된다.
이로 인하여, N모스 트랜지스터의 드레인 영역에서는 입·출력 패드 이외의 정전기가 발생된다. 여기서, 2차적 브랙 다운에 의한 정전기는 접합 영역 하단의 디플리션 분포가 균일하지 못할 경우 심하게 발생된다.
따라서, 이러한 N모스 트랜지스터가 반도체 메모리 또는 비메모리 소자의 정전기 방지회로로 이용될 경우, 소자에 치명적인 영향을 미치게 되는 문제점이 발생된다.
종래에는 N모스 트랜지스터의 디플리션 영역의 분포를 균일하게 하기 위하여, N모스 트랜지스터를 형성한 후에, P웰 농도를 감안하여 소오스 드레인 영역의 접합 경계면 부근에 정전기 방지 이온 예를 들어, p31 이온을 주입하는 방법이 제안되었다.
그러나, 상기와 같은 종래 기술 또한 도 2에서와 같이 드레인 영역 부근에서는 디플리션 영역의 분포가 균일하지 못하여, 여전히 정전기가 발생되는 문제점이 발생되었다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 정전기 방지회로를 구성하는 N모스 트랜지스터 자체에 발생되는 정전기를 효과적으로 방지하여, 소자의 특성을 개선시킬 수 있는 반도체 소자의 정전기 방지 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 불순물 주입에 의하여 셀 코딩이 이루어지는 마스크롬 셀의 정전기 방지회로를 구성하는 N모스 트랜지스터 자체에 발생되는 정전기를 효과적으로 제거할 수 있는 반도체 소자의 정전기 방지 방법을 제공하는 것을 목적으로 한다.
도 1은 일반적인 N모스 트랜지스터의 단면도.
도 2는 종래 기술에 정전기 방지 이온을 주입한 N모스 트랜지스터의 단면도.
도 3은 반도체 소자의 입력 정전기 방지 회로를 나타낸 회로도.
도 4A 내지 4C는 본 발명의 제 1 실시예에 따른 입력 정전기 방지회로를 구성하는 N모스 트랜지스터의 제조방법을 설명하기 위한 각 제조 공정별 단면도.
도 5는 반도체 소자의 출력 정전기 방지 회로를 나타낸 회로도.
도 6A 내지 6C는 본 발명의 제 2 실시예에 따른 출력 정전기 방지회로를 구성하는 N모스 트랜지스터의 제조방법을 설명하기 위한 각 제조 공정별 단면도.
도 7A 및 도 7B는 본 발명의 제 3 실시예에 따른 마스크롬에서의 정전기 방지회로를 구성하는 N모스 트랜지스터의 제조방법을 설명하기 위한 각 제조 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판12 : P웰
13 : 필드 산화막14 : 게이트 산화막
15 : 게이트 전극16 : 정전기 방지 마스크
17 : P타입 불순물18 : 스페이서
19A, 19B : 소오스, 드레인 영역22 : 디플리션 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 제 1 실시예는 반도체 소자의 입력 패드에 연결되어, 입력 패드로 부터 발생되는 정전기를 방전시키는 필드 트랜지스터의 정전기 방지방법으로서, 반도체 기판의 소정 부분에 P웰을 형성하는 단계; 상기 P웰 상부의 소정 부분에 필드 산화막을 형성하는 단계; 상기 필드 산화막 및 필드 산화막 양측에 P웰의 소정 부분이 노출되도록 정전기 방지 마스크 패턴을 형성하는 단계; 상기 노출된 부분에 P형의 불순물을 소정 농도 및 소정 깊이로 이온 주입하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 필드 산화막 양측에 N형의 불순물을 이온 주입하여, 소오스, 드레인 영역을 형성하는 단계를 포함한다.
또한, 본 발명은 반도체 소자의 출력 패드에 연결되어, 출력 패드로 부터 발생되는 정전기를 방전시키는 C모스 트랜지스터를 구성하는 N모스 트랜지스터의 정전기 방지방법으로서, 반도체 기판의 소정 부분에 P웰을 형성하는 단계; 상기 P웰 상부의 소정 부분에 게이트 절연막과, 게이트 전극을 형성하는 단계; 상기 게이트 전극 및 게이트 전극 양측의 P웰 소정 부분이 노출되도록 정전기 방지 마스크 패턴을 형성하는 단계; 상기 노출된 부분에 P형의 불순물을 소정 농도 및 소정 깊이로 이온 주입하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 게이트 전극 양측에 N형의 불순물을 이온 주입하여, 소오스, 드레인 영역을 형성하는 단계를 포함한다.
본 발명은, 주변 회로 영역과, 셀 어레이 영역이 한정된 반도체 기판을 제공하는 단계; 반도체 기판의 소정 부분에 필드 산화막을 형성하는 단계; 상기 반도체 기판의 소정 부분에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계; 상기 주변 회로 영역의 필드 산화막 및 그 양측 부분과, 게이트 전극 및 양측 부분이 노출되도록 정전기 방지용 마스크 패턴을 형성하는 단계; 상기 노출된 부분에 P타입 불순물을 이온 주입하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 필드 산화막 양측 부분 및 게이트 전극 양측 부분에 소오스, 드레인 영역을 형성하는 단계를 포함한다.
본 발명은 소정의 불순물을 주입하여 셀 코딩하는 마스크롬 소자의 주변 회로 영역에 형성되며, 마스크롬 내에 정전기가 인가되는 것을 방지하는 반도체 소자의 정전기 방지 방법으로서, 주변 회로 영역과, 셀 어레이 영역이 한정된 반도체 기판을 제공하는 단계; 반도체 기판의 소정 부분에 필드 산화막을 형성하는 단계; 상기 반도체 기판의 소정 부분에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계; 상기 반도체 기판의 필드 산화막 양측 부분과 게이트 전극 양측 부분에 소오스, 드레인 영역을 형성하여 필드 트랜지스터 및 모스 트랜지스터를 형성하는 단계; 상기 셀 어레이 영역의 모스 트랜지스터 부분들을 노출시킴과 아울러, 주변 회로 영역의 필드 트랜지스터와, 모스 트랜지스터 부분이 노출되도록 셀 코딩용 마스크 패턴을 형성하는 단계; 상기 노출된 부분에 셀 코딩용 불순물을 이온 주입하는 단계; 및 상기 마스크 패턴을 제거하는 단계를 포함한다.
본 발명에 의하면, 반도체 소자의 정전기 방지회로를 구성하는 N모스 트랜지스터의 접합 경계면에 접합 영역과 반대 타입의 불순물을 이온 주입하여, 디플리션 영역의 두께를 균일하게 함으로서, 정전기의 발생을 방지할 수 있다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 3은 반도체 소자의 입력측 정전기 방지 회로를 나타낸 회로도이고, 도 4A 내지 4C는 본 발명의 제 1 실시예에 따른 입력 정전기 방지회로를 구성하는 N모스 트랜지스터의 제조방법을 설명하기 위한 각 제조 공정별 단면도이고, 도 5는 반도체 소자의 출력측 정전기 방지 회로를 나타낸 회로도이고, 도 6A 내지 6C는 본 발명의 제 2 실시예에 따른 출력 정전기 방지회로를 구성하는 N모스 트랜지스터의 제조방법을 설명하기 위한 단면도이다. 또한, 도 7A 및 도 7B는 본 발명의 제 3 실시예에 따른 마스크롬에서의 정전기 방지회로를 구성하는 N모스 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
제 1 실시예
본 발명에 따른 제 1 실시예는 반도체 소자의 입력측 정전기 방지회로의 필드 N모스 트랜지스터에 디플리션 영역의 불균일 분포로 인하여 발생되는 정전기를 제거하는 방법으로서, 먼저, 도 3을 참조하여, 입력 정전기 방지회로(ESD-I)는, 입력 패드(IP)와 연결되어 입력 패드(IP)로 부터 발생된 정전기를 1차적으로 제거하는 제 1 N모스 트랜지스터(N1)와, 입력 패드(IP)로 부터 발생된 정전기를 소정치만큼 전압 강하시키는 저항(R)과, 저항(R)을 통과한 정전기를 셀 어레이부(CA)에 전달하지 않고 그라운드시키기 위한 제 2 N모스 트랜지스터를 포함한다. 여기서, 제 1 N모스 트랜지스터(N1)는 게이트와 드레인이 공통인 필드 트랜지스터이고, 제 2 N모스 트랜지스터는 게이트와 소오스가 공통인 트랜지스터이다.
본 실시예에서는 입력 패드(IP)와 연결된 제 1 N모스 트랜지스터(N1)의 드레인 영역 부근에 발생되는 정전기를 방지하는 방법에 대하여 설명한다.
도 4A를 참조하여, 반도체 기판(11)의 예정된 부분에 P웰(12)이 공지의 이온 주입 공정후, 열처리 공정에 의하여 형성된다. 그후, P웰(12)의 소정 부분에 로코스 산화 방식에 의하여, 필드 산화막(13)이 형성된다. 여기서, 필드 산화막(13)은 본 실시예에 따른 필드 트랜지스터의 게이트 산화막 역할을 한다.
그후, 도 4B에 도시된 바와 같이, 제 1 N모스 트랜지스터 영역(N1 : 도 3 참조) 즉, 상기 필드 산화막(13) 및 필드 산화막(13) 양측의 소오스, 드레인 예정 영역이 노출되도록 정전기 방지 마스크(16)가 형성된다. 그런 다음, 이 정전기 방지 마스크(16)로 부터 노출된 부분에 P 타입의 불순물(17) 예를 들어, B11 이온을 약 1012~2×1012ion/㎠의 농도 및 약 80 내지 100KeV의 이온 주입 에너지로 주입한다.
그리고 나서, 도 4C에서와 같이, 정전기 방지 마스크(16)는 공지의 방식으로 제거한 다음, 필드 산화막(13) 양측에 소오스 드레인용 불순물을 이온 주입하여, 소오스 드레인 영역(19A, 19B)이 형성된다. 여기서, 상기 소오스 드레인 영역(19A, 19B)은 모스 트랜지스터의 핫캐리어 현상을 방지하기 위하여 저농도 N형의 불순물 예를 들어, P31 이온을 1012~1013ion/㎠의 농도 및 약 50 내지 70KeV의 이온 주입 에너지로 주입한다. 이어서, 고농도 N형 불순물 예를 들어, As75 이온을 1015~6×1015ion/㎠의 농도 및 약 50 내지 70KeV의 이온 주입 에너지로 주입하여, LDD 구조를 갖는 소오스, 드레인 영역을 형성한다.
이렇게 구성된 N모스 트랜지스터의 드레인 영역(19B)에 소정의 전계를 인가하게 되면, 소오스 드레인 영역(19A, 19B) 하부에는 소정 두께로 디플리션 영역(22)이 형성된다. 여기서, 이 디플리션 영역(22)은 상기 이온 주입된 P타입의 불순물(17)에 의하여, 소정 부분 카운터 도핑되어, N모스 트랜지스터 전체로 볼 때, 균일한 깊이의 디플리션 영역이 형성된다.
제 2 실시예
본 발명에 따른 제 2 실시예는 반도체 소자의 출력측 정전기 방지회로를 구성하는 N모스 트랜지스터의 정전기 제거방법으로서, 먼저, 도 5를 참조하여, 출력측 정전기 방지회로(ESD-O)는, 입력단에 셀 어레이부(CA)가 연결되고, 출력단에는 출력 패드(OP)가 연결된다. 이 출력측 정전기 방지회로(ESD-O)는 Vdd단 접속된 P모스 트랜지스터(PT)와, Vss단에 접속된 N모스 트랜지스터(NT)로 구성된다. 여기서, P모스 트랜지스터(PT)와, N모스 트랜지스터(NT)의 게이트 각각은 셀 어레이부(CA)의 출력단에 공통 접속되고, P모스 트랜지스터의 소오스와 N모스 트랜지스터의 드레인이 접속되어 있다.
본 실시예에서는 출력 패드(OP)와 연결된 N모스 트랜지스터(NT)의 드레인에 발생된 정전기를 방지하는 방법에 대하여 설명한다.
도 6A를 참조하여, 반도체 기판(11)의 예정된 부분에 P웰(12)이 공지의 이온 주입 공정후, 열처리 공정에 의하여 형성된다. 그후, P웰(12) 상부에 산화막과, 폴리실리콘막이 순차적으로 적층된 다음, 소정 부분 패터닝되어, 게이트 산화막(14) 및 게이트 전극(15)이 형성된다.
그후, 도 6B에 도시된 바와 같이, 게이트 전극(15) 및 그 양측의 소오스, 드레인으로 예정된 영역이 노출되도록 정전기 방지 마스크(16)가 형성된다. 그런 다음, 이 정전기 방지 마스크(16)로 부터 노출된 부분에 P타입의 불순물(17) 예를 들어, B11 이온을 약 1012~2×1012ion/㎠의 농도 및 약 80 내지 100KeV의 이온 주입 에너지로 주입한다.
그리고 나서, 도 6C에서와 같이, 정전기 방지 마스크(16)는 공지의 방식으로 제거된 다음, 게이트 전극(15) 양측에 소오스 드레인용 불순물을 이온 주입하여 소오스 드레인 영역(19A, 19B)이 형성된다. 여기서, 상기 소오스 드레인 영역(19A, 19B)은 상기 제 1 실시예와 동일하게 저농도 N형의 불순물을 주입한 후, 게이트 양측벽에 스페이서를 형성하고, 고농도 N형 불순물을 주입하여 형성된다.
이상과 같이 형성된 N모스 트랜지스터의 드레인 영역(19B)에 소정의 전계를 인가하게 되면, 상기 제 1 실시예와 동일하게 소오스 드레인 영역(19A, 19B) 하부에는 소정 두께로 디플리션 영역(22)이 형성된다. 여기서, 이 디플리션 영역(22)은 상기 이온 주입된 P타입의 불순물(17)에 의하여, 소정 부분 카운터 도핑되어, N모스 트랜지스터 전체로 볼 때, 균일한 깊이의 디플리션 영역이 형성된다.
제 3 실시예
본 실시예는 마스크롬의 입·출력측 정전기 방지 회로를 구성하는 N모스 트랜지스터들의 정전기를 방지하는 방법이다.
도 7A를 참조하여, 상기 제 1 및 제 2 실시예와 동일한 방법에 의하여, 필드 N모스 트랜지스터와, N모스 트랜지스터가 형성된다. 이때, 본 실시예에서는 제 1 및 제 2 실시예와 같이, 소오스, 드레인 영역(19A, 19B) 형성 이전에 P타입의 불순물을 주입하지 않고, 게이트 전극(24) 형성 후에, 스페이서(18) 및 소오스, 드레인 영역(19A, 19B)을 순차적으로 형성한다.
그후에, 마스크롬 소자는 데이타를 프로그램하기 위하여, 셀 어레이 영역의 모스 트랜지스터 영역이 노출되도록 셀 코딩용 마스크 패턴(20)이 형성된다. 이때, 셀 코딩용 마스크 패턴(20)은 마스크롬의 셀 어레이 영역 이외에도 정전기 방지회로의 입력측 필드 트랜지스터 부분과, 출력측 N모스 트랜지스터 부분이 노출되도록 형성된다. 이어서, 노출된 부분에 1013~1.4×1013ion/㎠의 농도 및 약 160 내지 180KeV의 이온 주입 에너지로 셀 코딩용 불순물(21) 바람직하게는 B11 이온이 주입된다. 그러면, 이후 드레인 영역(19B)에 소정의 전계가 가하여 졌을 때, 드레인 영역(19B) 하단의 디플리션 영역은 상기 P 타입 불순물과 카운터 도핑되어, 디플리션 영역의 깊이가 감소된다. 따라서, 전체적으로 볼 때, 디플리션 영역이 균일하게 분포된다.
상기 제 3 실시예에서는 상기 제 1 및 제 2 실시예와 같이, 별도의 정전기 방지 마스크를 형성하지 않고, 셀 코딩용 마스크를 이용하여 정전기를 방지시킴이 가능하므로, 공정 스텝이 감소되는 장점이 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 정전기 방지회로를 구성하는 N모스 트랜지스터의 접합 영역 부분에 접합 영역과 반대 타입의 불순물을 이온 주입하여, 디플리션 영역의 깊이를 균일하게 함으로서, 정전기의 발생을 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (16)

  1. 반도체 소자의 입력 패드에 연결되어, 입력 패드로 부터 발생되는 정전기를 방전시키는 필드 트랜지스터의 정전기 방지방법으로서,
    반도체 기판의 소정 부분에 P웰을 형성하는 단계;
    반도체 기판의 소정 부분에 필드 산화막을 형성하는 단계;
    상기 필드 산화막 및 필드 산화막 양측의 소정 부분이 노출되도록 정전기 방지 마스크 패턴을 형성하는 단계;
    상기 노출된 부분에 P형의 불순물을 소정 농도 및 소정 깊이로 이온 주입하는 단계;
    상기 마스크 패턴을 제거하는 단계; 및
    상기 필드 산화막 양측에 N형의 불순물을 이온 주입하여, 소오스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  2. 제 1 항에 있어서, 상기 P형의 불순물은 B11 이온인 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 B11 이온은 약 1012~2×1012ion/㎠의 농도 및 약 80 내지 100KeV의 이온 주입 에너지로 주입되는 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  4. 제 1 항에 있어서, 상기 소오스, 드레인 영역을 형성하는 단계는, 필드 산화막 양측에 저농도 N형 불순물을 이온 주입하는 단계; 상기 저농도 N형 불순물이 형성된 부분에 고농도 N형 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  5. 반도체 소자의 출력 패드에 연결되어, 출력 패드로 부터 발생되는 정전기를 방전시키는 C모스 트랜지스터를 구성하는 N모스 트랜지스터의 정전기 방지방법으로서,
    반도체 기판의 소정 부분에 P웰을 형성하는 단계;
    상기 P웰 상부의 소정 부분에 게이트 절연막과, 게이트 전극을 형성하는 단계;
    상기 게이트 전극 및 게이트 전극 양측 소정 부분이 노출되도록 정전기 방지 마스크 패턴을 형성하는 단계;
    상기 노출된 부분에 P형의 불순물을 소정 농도 및 소정 깊이로 이온 주입하는 단계;
    상기 마스크 패턴을 제거하는 단계; 및
    상기 게이트 전극 양측에 N형의 불순물을 이온 주입하여, 소오스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  6. 제 5 항에 있어서, 상기 P형의 불순물은 B11 이온인 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 B11 이온은 약 1012~2×1012ion/㎠의 농도 및 약 80 내지 100KeV의 이온 주입 에너지로 주입되는 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  8. 제 5 항에 있어서, 상기 소오스, 드레인 영역을 형성하는 단계는, 상기 게이트 전극 양측에 저농도 N형 불순물을 이온 주입하는 단계; 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 양측의 P웰 영역에 고농도 N형 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  9. 주변 회로 영역과, 셀 어레이 영역이 한정된 반도체 기판을 제공하는 단계;
    반도체 기판의 소정 부분에 필드 산화막을 형성하는 단계;
    상기 반도체 기판의 소정 부분에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계;
    상기 주변 회로 영역의 필드 산화막 및 그 양측 부분과, 게이트 전극 및 양측 부분이 노출되도록 정전기 방지용 마스크 패턴을 형성하는 단계;
    상기 노출된 부분에 P타입 불순물을 이온 주입하는 단계;
    상기 마스크 패턴을 제거하는 단계; 및
    상기 필드 산화막 양측 부분 및 게이트 전극 양측 부분에 소오스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  10. 제 9 항에 있어서, 상기 P형의 불순물은 B11 이온인 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 B11 이온은 약 1012~2×1012ion/㎠의 농도 및 약 80 내지 100KeV의 이온 주입 에너지로 주입되는 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  12. 제 9 항에 있어서, 상기 소오스, 드레인 영역을 형성하는 단계는, 상기 게이트 전극 양측에 저농도 N형 불순물을 이온 주입하는 단계; 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 양측의 P웰 영역에 고농도 N형 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  13. 소정의 불순물을 주입하여 셀 코딩하는 마스크롬 소자의 주변 회로 영역에 형성되며, 마스크롬 내에 정전기가 인가되는 것을 방지하는 반도체 소자의 정전기 방지 방법으로서,
    주변 회로 영역과, 셀 어레이 영역이 한정된 반도체 기판을 제공하는 단계;
    반도체 기판의 소정 부분에 필드 산화막을 형성하는 단계;
    상기 반도체 기판의 소정 부분에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계;
    상기 반도체 기판의 필드 산화막 양측 부분과 게이트 전극 양측 부분에 소오스, 드레인 영역을 형성하여 필드 트랜지스터 및 모스 트랜지스터를 형성하는 단계;
    상기 셀 어레이 영역의 모스 트랜지스터 부분들을 노출시킴과 아울러, 주변 회로 영역의 필드 트랜지스터와, 모스 트랜지스터 부분이 노출되도록 셀 코딩용 마스크 패턴을 형성하는 단계;
    상기 노출된 부분에 셀 코딩용 불순물을 이온 주입하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  14. 제 13 항에 있어서, 상기 셀 코딩용 불순물은 B11 이온인 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  15. 제 13 항 또는 제 14 항에 있어서, 상기 B11 이온은 약 1013~1.4×1013ion/㎠의 농도 및 약 160 내지 180KeV의 이온 주입 에너지로 주입되는 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
  16. 제 13 항에 있어서, 상기 소오스, 드레인 영역을 형성하는 단계는, 상기 게이트 전극 양측에 저농도 N형 불순물을 이온 주입하는 단계; 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 양측의 P웰 영역에 고농도 N형 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지 방법.
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