KR19990033864A - 씨모오스 트랜지스터 및 그의 제조 방법 - Google Patents

씨모오스 트랜지스터 및 그의 제조 방법 Download PDF

Info

Publication number
KR19990033864A
KR19990033864A KR1019970055299A KR19970055299A KR19990033864A KR 19990033864 A KR19990033864 A KR 19990033864A KR 1019970055299 A KR1019970055299 A KR 1019970055299A KR 19970055299 A KR19970055299 A KR 19970055299A KR 19990033864 A KR19990033864 A KR 19990033864A
Authority
KR
South Korea
Prior art keywords
mos transistor
conductive
conductive mos
transistor
gate
Prior art date
Application number
KR1019970055299A
Other languages
English (en)
Other versions
KR100263063B1 (ko
Inventor
이헌규
최정혁
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970055299A priority Critical patent/KR100263063B1/ko
Publication of KR19990033864A publication Critical patent/KR19990033864A/ko
Application granted granted Critical
Publication of KR100263063B1 publication Critical patent/KR100263063B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

개선된 씨모오스 트랜지스터의 구조는, 제2도전형 MOS 트랜지스터의 게이트의 측벽에 형성되고 제1,2절연막으로 이루어진 복합스페이서와; 제1도전형 MOS 트랜지스터의 게이트의 측벽에 형성되고 상기 제1절연막으로 이루어진 스페이서와; 상기 게이트들의 하부에서 상기 게이트들과 각기 중첩되는 접합 오버랩 영역의 사이즈가 서로 다르게 형성된 드레인 영역들을 LDD구조로서 가짐을 특징으로 한다.

Description

씨모오스 트랜지스터 및 그의 제조 방법
본 발명은 본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 트랜지스터들에 대한 소망하는 문턱전압 값들을 각기 얻을 수 있는 씨모오스 트랜지스터의 제조 방법에 관한 것이다.
반도체 메모리 장치를 구동시키기 위한 주변회로는 일반적으로 트랜지스터(transistor)로 구성되는 스위칭소자 및 캐패시터 그리고 저항등으로 구성되어 있다. 상기 주변회로내에 위치하는 스위칭 소자로서는 엔형 모오스와 피형 모오스 트랜지스터를 동일기판상에 함께 구성한 씨모오스(CMOS) 트랜지스터가 단일의 엔형 모오스나 피형 모오스 트랜지스터에 비해 보다 많이 사용되어진다. 그러한 이유는 출력논리 레벨, 파워 소모(power dissipation),천이타임(transition time), 또는 프리차아지 특성 등이 상대적으로 우수하기 때문이다. 그러한 장점을 지닌 씨모오스 트랜지스터는 통상적으로, 피형 벌크(p type bulk)위에 고농도 엔형 소오스/드레인(n+ source/drain)영역과 채널상의 게이트 절연막을 통해 형성된 게이트 전극을 가지는 엔형 모오스 트랜지스터와, 엔형 벌크위에 고농도 피형 source/drain 영역과 채널상의 게이트 절연막을 통해 형성된 게이트 전극을 가지는 피형 모오스 트랜지스터로 형성된다.
전기적으로 프로그램 및 소거가 가능한 노아형 플래쉬 메모리 등의 불휘발성 메모리 장치의 주변회로내의 씨모오스(CMOS) 트랜지스터는 프로그램이나 소거동작시의 고전압(약 10볼트)에 충분히 견딜 수 있는 동작특성을 가져야 한다. 따라서,최근의 서브 미크론 디자인 룰(sub micron design rule)을 사용하여 씨모오스 트랜지스터를 제조하는 경우에, 신뢰성을 개선하기 위해 LDD (Lightly Doped Drain)접합(junction) 구조를 채용하고 있다. 상기한 LDD 접합구조에서 고농도의 N+/P+영역에 비해 저농도의 N-/P-영역을 보다 넓게 함으로써 동작 전압의 마아진을 향상시킬 수 있는데, 이를 위하여 게이트로부터 상기 N+/P+영역까지의 이격거리는 게이트의 측벽에 형성된 스페이서에 의해 조절할 수 있다.
종래의 공정기술로 형성된 상기 스페이서는 엔형 모오스 트랜지스터와 피형 모오스 트랜지스터에 모두 동일한 폭을 가지고 있으므로, 엔형 모오스 트랜지스터의 특성은 개선되나, 피형 모오스 트랜지스터의 경우에 활성영역내에 존재하는 고농도의 P+영역이 그의 게이트와 오버랩(중첩)되지 못하는 문제가 발생된다. 따라서, LDD 접합(junction) 구조를 채용하면서도 피모오스 트랜지스터의 접합 오버랩 영역을 충분히 보장하여, 각 트랜지스터들에 대한 소망하는 문턱전압 값들을 각기 얻을 수 있는 기술이 강력히 요구된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 씨모오스 트랜지스터의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 제조공정을 간단히 할 수 있는 씨모오스 트랜지스터 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 LDD 접합 구조를 채용하면서도 피모오스 트랜지스터의 접합 오버랩 영역을 충분히 보장하여, 각 트랜지스터들에 대한 소망하는 문턱전압 값들을 각기 얻을 수 있는 방법 및 개선된 씨모오스 트랜지스터의 구조를 제공함에 있다.
본 발명의 또 다른 목적도 노아형 플래쉬 메모리 등의 불휘발성 메모리 장치의 주변회로내에 적합하게 사용될 수 있는 씨모오스 트랜지스터의 구조를 제공함에 있다.
상기의 목적을 달성하기 위해 본 발명에 따른 씨모오스 트랜지스터의 구조는, 제2도전형 MOS 트랜지스터의 게이트의 측벽에 형성되고 제1,2절연막으로 이루어진 복합스페이서와; 제1도전형 MOS 트랜지스터의 게이트의 측벽에 형성되고 상기 제1절연막으로 이루어진 스페이서와; 상기 게이트들의 하부에서 상기 게이트들과 각기 중첩되는 접합 오버랩 영역의 사이즈가 서로 다르게 형성된 드레인 영역들을 LDD구조로서 가짐을 특징으로 한다.
또한, 제1도전형 반도체 기판위에 제1도전형 MOS 트랜지스터와 제2도전형 MOS 트랜지스터를 제조하는 방법은, 상기 기판상에 상기 제2도전형 MOS 트랜지스터의 게이트를 형성하고 상기 기판내의 제2도전형 웰내에 상기 제1도전형 MOS 트랜지스터의 게이트를 형성 한 후, 상기 트랜지스터들의 드레인 및 소오스영역들이 형성될 영역들에 LDD형성을 위해 제2도전형 불순물을 저농도로 이온주입하는 단계와; 상기 게이트들의 상부 및 상기 이온 주입된 영역들의 상부에 전체적으로 제1 및 제2절연막을 도포하는 단계와; 상기 제1도전형 MOS 트랜지스터의 영역을 커버하고 상기 제2도전형 MOS 트랜지스터의 영역을 에치백하여 상기 제2도전형 MOS 트랜지스터의 게이트 측벽에 상기 제1,2절연막으로 이루어진 복합스페이서를 형성한 후, 상기 제2도전형 MOS 트랜지스터의 LDD형성구조를 만들기 위해 제2도전형 불순물을 고농도로 이온주입하는 단계와; 상기 제2도전형 MOS 트랜지스터의 영역을 커버하고, 상기 제1도전형 MOS 트랜지스터의 영역내의 상기 제1절연막만을 에치백하여 상기 제1도전형 MOS 트랜지스터의 게이트 측벽에 상기 제1절연막으로 이루어진 스페이서를 형성한 후, 상기 제1도전형 MOS 트랜지스터의 LDD형성구조를 만들기 위해 제1도전형 불순물을 고농도로 이온주입하는 단계와; 상기 제2도전형 MOS 트랜지스터의 영역을 오픈하고, 열처리를 행하여 상기 게이트들의 하부에 각기 중첩되는 접합 오버랩 영역의 사이즈가 상기 스페이서들의 폭에 따라 서로 다르게 형성된 상기 트랜지스터를 얻는 단계를 가짐을 특징으로 한다.
도 1 내지 도 6은 본 발명의 일실시예에 따른 CMOS 트랜지스터를 제조하는 순서를 보인 공정 단면도들
이하 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명되어질 것이다. 첨부된 도면들내에서 서로 동일한 층은 다른 도면내에 있더라도 이해의 편의를 위해서 동일 내지 유사한 참조부호 또는 명칭으로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 모오스 트랜지스터의 기본적 제조공정 및 특성은 본 발명의 요지를 흐리지 않게 하기 위해 상세히 설명되지 않는다.
본 발명의 일실시예에 의한 CMOS 제조공정의 순서가 도 1 내지 도 6에 도시된다. 도 1을 참조하면, p-sub 실리콘 기판 10상에 PMOS를 만들기 위해 n-웰 20을 형성한다. NMOS는 p-웰 또는 상기 기판 10상에 직접 형성될 수 있다. 상기 기판 10상에 N웰 20 및 P웰을 만드는 것은 하기의 공정으로 이루어질 수 있다. 먼저, 기판 10상에 산화막과 질화막을 각기 300 Å/1500Å 형성한 후, PMOS 트랜지스터가 형성될 영역을 한정하고 그 부분의 질화막을 제거한 다음 n type 불순물인 인(phosphorous)을 약 1.7E13 ions/cm2,100KeV 로써 주입한다. 이렇게 함으로써 엔형의 불순물이 기판 10의 일부표면에 주입되어 엔형 웰 20의 형성작업이 일부완료된다. 이후에, 상기 질화막이 제거된 부분에 3000Å의 산화막을 형성하고, 나머지 부분의 질화막을 제거하여 엔모오스가 만들어질 피웰을 형성하는 작업에 들어간다. 즉, p-type 불순물인 보론(boron)을 2.0E13 ions/cm2,100KeV로 주입하여 나머지의 질화막이 제거된 부분 하부에 있는 기판 10의 표면근방에 피형의 불순물이 주입되게 한다. 이후 1100℃에서 8hr정도로 확산공정(drive-in)을 실시하면 깊이 약 5um 내외의 n-well 20과 p-well이 완전히 형성된다.
웰 또는 웰들을 형성한 후, 액티브와 소자분리 영역을 구분하기 위해 LOCOS등의 일반적인 국부산화공정을 통하여 필드 절연막을 형성한다. 상기 필드 절연막은 도 1에서 미도시되었다. 이에 따라, 웰 20 및 기판 10의 상부에는 액티브 영역이 각기 정하여진다. 상기 액티브 영역들의 각 상부에는 게이트 절연막으로서의 산화막 40이 약 100Å정도의 두께로 형성된다. 그리고 그 상부에 게이트 전극으로서 언도프드 폴리실리콘(undoped polysilicon)을 약 4000Å정도로 침적시킨 후 게이트 패터닝을 행하여 엔모오스 트랜지스터의 게이트 50와 피모오스 트랜지스터의 게이트 51을 동시에 얻어낸다. 여기서, 상기 게이트 50,51를 폴리사이드 게이트 전극으로서 형성하는 경우에는 약 1500Å의 언도프드 폴리실리콘과 약 1500Å의 금속실리사이드가 적층될 수 있다. 도 1의 게이트 들을 완성한 후, NMOS의 LDD 형성을 위해 n- 불순물로서 인(phosphorus) 또는 비소(arsenic)를 2.0E13 ions/cm2,40KeV로서 웨이퍼 전면에 주입한다. 결과로서, 상기 트랜지스터들의 드레인 및 소오스영역들이 형성될 영역들 30,31,32,33에는 제2도전형 예컨대 N형 불순물이 저농도로 이온주입된다.
그리고 나서, 후술되는 스페이서(spacer)들을 형성하기 위해, 상기 게이트들 50,51의 상부 및 상기 이온 주입된 영역들 30-33의 상부에 전체적으로 제1 및 제2절연막 60,65을 도 2와 같이 도포한다. 여기서, 상기 제1절연막 60은 산화막, 제2절연막 65는 질화막, 폴리실리콘 막, 또는 이들의 복합막으로 형성될 수 있다. 상기 산화막 60이 상기 제1절연막으로서 채용되는 경우에 통상의 CVD법으로 약 1500Å의 두께로 침적될 수 있다.
도 3을 참조하면, PMOS영역을 한정하여 포토레지스트막 70등으로 마스킹 하고 나서, 상기 NMOS 트랜지스터의 영역에 있는 상기 절연막들 65,60을 에치백하여 상기 게이트 50의 측벽에 상기 제1,2절연막으로 이루어진 복합스페이서 64를 형성하는 것이 보여진다. 그 후, 상기 NMOS 트랜지스터의 LDD형성구조를 만들기 위해 제2도전형 불순물 예컨대 n+불순물인 아세닉(arsenic)을 5.0E15 ions/cm3, 50KeV로 서 고농도 주입한다.
도 4 및 도 5를 참조하면, 상기 NMOS 트랜지스터의 영역을 포토레지스트등의 마스크 71로서 커버하고, 상기 PMOS 트랜지스터의 영역내의 상기 제2절연막 65를 습식식각으로 제거하고 남은 상기 제1절연막 60만을 에치백하여 상기 PMOS 트랜지스터의 게이트 51의 측벽에 상기 제1절연막 60으로 이루어진 스페이서 62를 형성한 후, 상기 PMOS 트랜지스터를 만들기 위해 제1도전형 불순물 예컨대 p+불순물인 BF2를 5.0E15 ions/cm2, 50KeV로 고농도 이온주입하는 하는 것이 보여진다. 따라서, 상기 스페이서 62의 폭은 상기 복합 스페이서 64의 폭에 비해 작은 사이즈를 가진다.
도 6에는 상기 막 71을 제거하여 상기 NMOS 트랜지스터의 영역을 마저 오픈하고, 열처리를 행하여 상기 게이트들의 하부에 각기 중첩되는 접합 오버랩 영역의 사이즈가 상기 스페이서들의 폭에 따라 서로 다르게 형성된 상기 트랜지스터를 얻은 결과가 나타나 있다. 도 6에서, 상기 NMOS 트랜지스터의 P+ 접합 오버랩 영역 OL1은 NMOS의 그것에 비해 상대적으로 크다.
상기한 실시예에서, 2회의 에치백을 1회로 줄이기 위해서는 씨모오스 영역 전체에 대해 마스크 없이 에치백을 한 후, PMOS 트랜지스터의 소오스 및 드레인에 이온을 주입하기 전에 복합 스페이서를 단일의 스페이서로 만드는 단계를 가질 수있다.
또한, 트랜지스터의 드레쉬홀드 전압 조절을 위한 불순물의 채널 주입공정이나 PMOS LDD 공정이 추가될 수 있음을 알 수 있고, NMOS LDD공정이 제거될 수 있는 변형된 공정등이 가능하다. 또한, n+, p+ 주입공정순서가 바뀌는 것도 무관하다. 만약, PMOS에, LDD를 적용하기 위해서는 스페이서를 형성하기 전에 마스크를 추가하고 p- 불순물로서 보론을 4.0E13 ions/cm2,30KeV로 주입시키는 공정을 수행하면 된다. 또 다른 변형공정으로서 PMOS만을 LDD로 하고 NMOS는 전형적인 접합으로 형성시킬 경우에 n- 이온주입 공정을 없애면 된다. 주입되는 불순물의 주입길이를 보다 길게 하기 위해서는 인이나 보론 보다 비소나 BF2를 주입하는 것이 좋다.
본 발명에 따른 예시적 제조공정을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 다양한 변화 및 변경이 가능함은 물론이다.
상기한 본 발명에 따르면, 공정이 간단하므로 제조원가가 저렴하면서도 우수한 특성을 가진 CMOS 트랜지스터를 제공하는 이점과, LDD 접합 구조를 채용하면서도 피모오스 트랜지스터의 접합 오버랩 영역을 충분히 보장하여, 각 트랜지스터들에 대한 소망하는 문턱전압 값들을 각기 얻을 수 있는 효과가 있다.

Claims (12)

  1. 씨모오스 트랜지스터의 구조에 있어서:
    제2도전형 MOS 트랜지스터의 게이트의 측벽에 형성되고 제1,2절연막으로 이루어진 복합스페이서와;
    제1도전형 MOS 트랜지스터의 게이트의 측벽에 형성되고 상기 제1절연막으로 이루어진 스페이서와;
    상기 게이트들의 하부에서 상기 게이트들과 각기 중첩되는 접합 오버랩 영역의 사이즈가 서로 다르게 형성된 드레인 영역들을 LDD구조로서 가짐을 특징으로 하는 씨모오스 트랜지스터.
  2. 제1항에 있어서, 상기 제1절연막은 산화막임을 특징으로 하는 씨모오스 트랜지스터.
  3. 제1항에 있어서, 상기 제2도전형이 n형인 경우에, 상기 제1도전형은 p형임을 특징으로 하는 씨모오스 트랜지스터.
  4. 제1항에 있어서, 상기 제2절연막은 질화막임을 특징으로 하는 씨모오스 트랜지스터.
  5. 제3항에 있어서, 상기 복합스페이서의 폭은 상기 스페이서의 폭보다 큼을 특징으로 하는 씨모오스 트랜지스터.
  6. 제1항에 있어서, 상기 게이트는 금속 실리 사이드층으로 이루어짐을 특징으로 하는 씨모오스 트랜지스터.
  7. 씨모오스 트랜지스터의 구조에 있어서:
    제2도전형 MOS 트랜지스터의 게이트의 측벽에 형성되고 제1,2절연막으로 이루어진 복합스페이서와;
    제1도전형 MOS 트랜지스터의 게이트의 측벽에 형성되고 상기 제1절연막으로 이루어진 스페이서와;
    상기 게이트들의 하부에서 상기 게이트들과 각기 중첩되는 접합 오버랩 영역의 사이즈가 서로 다르게 형성된 드레인 영역들을 가짐을 특징으로 하는 씨모오스 트랜지스터.
  8. 제7항에 있어서, 상기 제2도전형 MOS 트랜지스터의 드레인 영역은 LDD구조를 가짐을 특징으로 하는 씨모오스 트랜지스터.
  9. 제1도전형 반도체 기판위에 제1도전형 MOS 트랜지스터와 제2도전형 MOS 트랜지스터를 제조하는 방법에 있어서:
    상기 기판상에 상기 제2도전형 MOS 트랜지스터의 게이트를 형성하고 상기 기판내의 제2도전형 웰내에 상기 제1도전형 MOS 트랜지스터의 게이트를 형성 한 후, 상기 트랜지스터들의 드레인 및 소오스영역들이 형성될 영역들에 LDD형성을 위해 제2도전형 불순물을 저농도로 이온주입하는 단계와;
    상기 게이트들의 상부 및 상기 이온 주입된 영역들의 상부에 전체적으로 제1 및 제2절연막을 도포하는 단계와;
    상기 제1도전형 MOS 트랜지스터의 영역을 커버하고 상기 제2도전형 MOS 트랜지스터의 영역을 에치백하여 상기 제2도전형 MOS 트랜지스터의 게이트 측벽에 상기 제1,2절연막으로 이루어진 복합스페이서를 형성한 후, 상기 제2도전형 MOS 트랜지스터의 LDD형성구조를 만들기 위해 제2도전형 불순물을 고농도로 이온주입하는 하는 단계와;
    상기 제2도전형 MOS 트랜지스터의 영역을 커버하고, 상기 제1도전형 MOS 트랜지스터의 영역내의 상기 제1절연막만을 에치백하여 상기 제1도전형 MOS 트랜지스터의 게이트 측벽에 상기 제1절연막으로 이루어진 스페이서를 형성한 후, 상기 제1도전형 MOS 트랜지스터의 LDD형성구조를 만들기 위해 제1도전형 불순물을 고농도로 이온주입하는 단계와;
    상기 제2도전형 MOS 트랜지스터의 영역을 오픈하고, 열처리를 행하여 상기 게이트들의 하부에 각기 중첩되는 접합 오버랩 영역의 사이즈가 상기 스페이서들의 폭에 따라 서로 다르게 형성된 상기 트랜지스터를 얻는 단계를 가짐을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 복합스페이서의 폭은 상기 스페이서의 폭보다 큼을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 제2도전형이 n형인 경우에, 상기 제1도전형은 p형임을 특징으로 하는 방법.
  12. 제1도전형 반도체 기판위에 제1도전형 MOS 트랜지스터와 제2도전형 MOS 트랜지스터를 제조하는 방법에 있어서:
    상기 기판내의 제1도전형 웰내에 상기 제2도전형 MOS 트랜지스터의 게이트를 형성하고 상기 기판내의 제2도전형 웰내에 상기 제1도전형 MOS 트랜지스터의 게이트를 형성 한 후, 상기 트랜지스터들의 드레인 및 소오스영역들이 형성될 영역들에 제2도전형 불순물을 저농도로 이온주입하는 단계와;
    상기 게이트들의 상부 및 상기 이온 주입된 영역들의 상부에 전체적으로 제1 및 제2절연막을 도포하는 단계와;
    상기 절연막들을 에치백하여 상기 제1,2도전형 MOS 트랜지스터의 게이트 측벽에 상기 제1,2절연막으로 이루어진 복합스페이서를 형성한 후, 상기 제1도전형 MOS 트랜지스터의 영역을 커버하고 상기 제2도전형 MOS 트랜지스터의 LDD형성구조를 만들기 위해 제2도전형 불순물을 고농도로 이온주입하는 하는 단계와;
    상기 제2도전형 MOS 트랜지스터의 영역을 커버하고, 상기 제1도전형 MOS 트랜지스터의 영역내의 상기 복합스페이서의 제2절연막을 제거하고 제1절연막만을 에치백하여 상기 제1도전형 MOS 트랜지스터의 게이트 측벽에 상기 제1절연막으로 이루어진 스페이서를 형성한 후, 상기 제1도전형 MOS 트랜지스터의 구조를 만들기 위해 제1도전형 불순물을 고농도로 이온주입하는 단계와;
    상기 제2도전형 MOS 트랜지스터의 영역을 오픈하고, 열처리를 행하여 상기 게이트들의 하부에 각기 중첩되는 고농도 접합 오버랩 영역의 사이즈가 상기 스페이서들의 폭에 따라 서로 다르게 형성된 상기 트랜지스터를 얻는 단계를 가짐을 특징으로 하는 방법.
KR1019970055299A 1997-10-27 1997-10-27 씨모오스트랜지스터의제조방법 KR100263063B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970055299A KR100263063B1 (ko) 1997-10-27 1997-10-27 씨모오스트랜지스터의제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970055299A KR100263063B1 (ko) 1997-10-27 1997-10-27 씨모오스트랜지스터의제조방법

Publications (2)

Publication Number Publication Date
KR19990033864A true KR19990033864A (ko) 1999-05-15
KR100263063B1 KR100263063B1 (ko) 2000-08-01

Family

ID=19523494

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970055299A KR100263063B1 (ko) 1997-10-27 1997-10-27 씨모오스트랜지스터의제조방법

Country Status (1)

Country Link
KR (1) KR100263063B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100949666B1 (ko) * 2003-04-29 2010-03-29 매그나칩 반도체 유한회사 반도체 소자의 제조방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110003A (ja) * 1991-10-16 1993-04-30 Nec Corp 半導体集積回路装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100949666B1 (ko) * 2003-04-29 2010-03-29 매그나칩 반도체 유한회사 반도체 소자의 제조방법

Also Published As

Publication number Publication date
KR100263063B1 (ko) 2000-08-01

Similar Documents

Publication Publication Date Title
JP4850174B2 (ja) 半導体装置及びその製造方法
US7118963B2 (en) Semiconductor memory integrated circuit and its manufacturing method
US7790554B2 (en) Method of manufacturing semiconductor integrated circuit device with high and low breakdown-voltage MISFETs
KR100221120B1 (ko) 반도체 장치의 제조 방법
US6211003B1 (en) Semiconductor integrated circuit device and process for manufacturing the same
US7741697B2 (en) Semiconductor device structure for anti-fuse
US20160247897A1 (en) Drain Extended MOS Transistors With Split Channel
US7166901B2 (en) Semiconductor device
US6586296B1 (en) Method of doping wells, channels, and gates of dual gate CMOS technology with reduced number of masks
US20110140189A1 (en) Electrically erasable programmable read-only memory and manufacturing method thereof
US5786252A (en) Method of manufacturing a semiconductor device, and semiconductor device manufactured by such a method
US5623154A (en) Semiconductor device having triple diffusion
KR100466194B1 (ko) 플래시 메모리 제조방법
KR100655069B1 (ko) 듀얼 게이트형 모스 트랜지스터 제조방법
US6362034B1 (en) Method of forming MOSFET gate electrodes having reduced depletion region growth sensitivity to applied electric field
KR100263063B1 (ko) 씨모오스트랜지스터의제조방법
US6501147B1 (en) Process for manufacturing electronic devices comprising high voltage MOS transistors, and electronic device thus obtained
US5610428A (en) Semiconductor integrated circuit
KR100624922B1 (ko) 플래쉬 메모리 소자의 제조방법
US5850360A (en) High-voltage N-channel MOS transistor and associated manufacturing process
US20060148185A1 (en) Method for manufacturing high voltage transistor
JP3970689B2 (ja) 半導体装置及びその製造方法
US6734085B1 (en) Anti-type dosage as LDD implant
KR0161393B1 (ko) 불휘발성 반도체 메모리장치의 제조방법
KR970011161B1 (ko) 불휘발성 반도체 메모리장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100429

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee