JP2001168326A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート電極間の層間絶縁膜内にボイドが発生
した際にも、ボイド近傍の導体部がショートを起こすこ
との無い半導体装置の製造方法を提供する。 【解決手段】 基板１上にゲート電極６、ゲート電極カ
バー窒化膜５、窒化膜サイドウォール８を形成し、基板
表面領域内にｎ-型半導体領域７、ｎ+型半導体領域拡散
層９を形成した後、全面にポリシリコンを堆積しエッチ
バックしてゲート電極間にポリシリコンを埋め込む。ｎ
型拡散層を有する領域１２上にフォトレジスト（図示せ
ず）を形成する。エッチングを行いフォトレジストを除
去すると、（ａ）に示すように、ｎ型拡散層を有する領
域１２内にゲート電極カバー窒化膜５を有するゲート電
極６の間にのみポリシリコンプラグ１１を形成するポリ
シリコンが残る。次に、全面に層間絶縁膜を堆積する
（ｂ）。
した際にも、ボイド近傍の導体部がショートを起こすこ
との無い半導体装置の製造方法を提供する。 【解決手段】 基板１上にゲート電極６、ゲート電極カ
バー窒化膜５、窒化膜サイドウォール８を形成し、基板
表面領域内にｎ-型半導体領域７、ｎ+型半導体領域拡散
層９を形成した後、全面にポリシリコンを堆積しエッチ
バックしてゲート電極間にポリシリコンを埋め込む。ｎ
型拡散層を有する領域１２上にフォトレジスト（図示せ
ず）を形成する。エッチングを行いフォトレジストを除
去すると、（ａ）に示すように、ｎ型拡散層を有する領
域１２内にゲート電極カバー窒化膜５を有するゲート電
極６の間にのみポリシリコンプラグ１１を形成するポリ
シリコンが残る。次に、全面に層間絶縁膜を堆積する
（ｂ）。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に半導体装置のゲート電極間に形成する
導電性プラグの製造方法に関する。
方法に関し、特に半導体装置のゲート電極間に形成する
導電性プラグの製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭは、１チップ当たりの記憶容量
の増大とチップサイズの抑制のため微細化、高密度化が
進められ、ＤＲＡＭの設計基準は縮小化されてきた。そ
のため、隣接したゲート電極間に形成する接続孔の径と
接続孔の深さとの比を表すアスペクト比が大きくなり、
接続孔の形成や接続孔の内部に配線材料を埋め込むこと
が困難になってきている。また、ゲート電極間に絶縁膜
を埋設する際にも困難を生じる。
の増大とチップサイズの抑制のため微細化、高密度化が
進められ、ＤＲＡＭの設計基準は縮小化されてきた。そ
のため、隣接したゲート電極間に形成する接続孔の径と
接続孔の深さとの比を表すアスペクト比が大きくなり、
接続孔の形成や接続孔の内部に配線材料を埋め込むこと
が困難になってきている。また、ゲート電極間に絶縁膜
を埋設する際にも困難を生じる。
【０００３】図７〜図９は、ゲート電極間の拡散領域上
にポリシリコンプラグを形成する製造工程を中心とし
た、従来のＤＲＡＭの製造方法を示す工程順の断面図で
ある。以下に、図面を参照して従来の製造方法を説明す
る。図７（ａ）に示すように、ｐ型シリコン基板１上
に、フィールド酸化膜２、ゲート酸化膜３を形成した
後、全面にポリシリコン膜４、ゲート電極カバー窒化膜
５をこの順に堆積する。次に、図７（ｂ）に示すよう
に、ポリシリコン膜４とゲート電極カバー窒化膜５を同
時にパターニングして上部にゲート電極カバー窒化膜５
を有するゲート電極６を形成する。その後、ゲート電極
６をマスクにしたイオン注入によりｎ- 型拡散領域７を
形成する。次に、ゲート電極６、ゲート電極カバー窒化
膜５の側面を含む全面に窒化膜を形成した後、ＲＩＥ
（Reactive IonEtching）により平坦部の窒化膜を除去
して、ゲート電極６とゲート電極カバー窒化膜５の側面
に窒化膜サイドウォール８を形成する。次に、ゲート電
極６と窒化膜サイドウォール８をマスクにしたイオン注
入によりｎ+型拡散領域９を形成する〔図７（ｃ）〕。
にポリシリコンプラグを形成する製造工程を中心とし
た、従来のＤＲＡＭの製造方法を示す工程順の断面図で
ある。以下に、図面を参照して従来の製造方法を説明す
る。図７（ａ）に示すように、ｐ型シリコン基板１上
に、フィールド酸化膜２、ゲート酸化膜３を形成した
後、全面にポリシリコン膜４、ゲート電極カバー窒化膜
５をこの順に堆積する。次に、図７（ｂ）に示すよう
に、ポリシリコン膜４とゲート電極カバー窒化膜５を同
時にパターニングして上部にゲート電極カバー窒化膜５
を有するゲート電極６を形成する。その後、ゲート電極
６をマスクにしたイオン注入によりｎ- 型拡散領域７を
形成する。次に、ゲート電極６、ゲート電極カバー窒化
膜５の側面を含む全面に窒化膜を形成した後、ＲＩＥ
（Reactive IonEtching）により平坦部の窒化膜を除去
して、ゲート電極６とゲート電極カバー窒化膜５の側面
に窒化膜サイドウォール８を形成する。次に、ゲート電
極６と窒化膜サイドウォール８をマスクにしたイオン注
入によりｎ+型拡散領域９を形成する〔図７（ｃ）〕。
【０００４】次に、全面に例えばＢＰＳＧ（Borophosph
osilicate Glass）を堆積して第１層間絶縁膜１４ｃを
形成し、そして、第１層間絶縁膜１４ｃ上に、拡散領域
７、９上に開口を有するフォトレジスト膜１３ｃを形成
する〔図８（ａ）〕。その後、ポリシリコンプラグ形成
用接続孔２４をゲート電極カバー窒化膜５と窒化膜サイ
ドウォール８をマスクとしたセルフアラインで形成する
と、図８（ｂ）に示すように接続孔の周りに第１層間絶
縁膜１４ｃが残る。次に、ポリシリコンを成長させ、エ
ッチバックを行って、図８（ｃ）に示すように、ポリシ
リコンプラグ２５を形成する。その後、図９に示される
ように、第２層間絶縁膜１４ｄを成長させた後、容量素
子形成部のポリシリコンプラグ２５の表面を露出させる
開口を形成して容量下部電極１７、容量絶縁膜１８およ
び容量上部電極１９を有する容量素子を形成する。そし
て、第３層間絶縁膜１４ｅを堆積し、容量素子の形成さ
れていないポリシリコンプラグ２５上にビット線コンタ
クトホールを開孔した後、コンタクトホール内を埋め込
むビット線接続用プラグ２０を形成し、第３層間絶縁膜
１４ｅ上にビット線接続用プラグに接続するビット線２
１を形成する。
osilicate Glass）を堆積して第１層間絶縁膜１４ｃを
形成し、そして、第１層間絶縁膜１４ｃ上に、拡散領域
７、９上に開口を有するフォトレジスト膜１３ｃを形成
する〔図８（ａ）〕。その後、ポリシリコンプラグ形成
用接続孔２４をゲート電極カバー窒化膜５と窒化膜サイ
ドウォール８をマスクとしたセルフアラインで形成する
と、図８（ｂ）に示すように接続孔の周りに第１層間絶
縁膜１４ｃが残る。次に、ポリシリコンを成長させ、エ
ッチバックを行って、図８（ｃ）に示すように、ポリシ
リコンプラグ２５を形成する。その後、図９に示される
ように、第２層間絶縁膜１４ｄを成長させた後、容量素
子形成部のポリシリコンプラグ２５の表面を露出させる
開口を形成して容量下部電極１７、容量絶縁膜１８およ
び容量上部電極１９を有する容量素子を形成する。そし
て、第３層間絶縁膜１４ｅを堆積し、容量素子の形成さ
れていないポリシリコンプラグ２５上にビット線コンタ
クトホールを開孔した後、コンタクトホール内を埋め込
むビット線接続用プラグ２０を形成し、第３層間絶縁膜
１４ｅ上にビット線接続用プラグに接続するビット線２
１を形成する。
【０００５】
【発明が解決しようとする課題】図１０は、上述した従
来技術の問題点を説明するための図である。図１０
（ａ）は、図７（ｃ）に示した工程の後層間絶縁膜を堆
積した状態を示す断面図であり、図１０（ｂ）は、図９
に示す、ビット線形成後のＤＲＡＭの基板上面から見た
平面図である。図１０（ｂ）で点線で四角く囲われた部
分はｎ型拡散層を有する領域１２であり、点線で丸く囲
われた部分はビット線接続用プラグ形成部１６であり、
楕円の点線で囲われた部分は容量素子形成部１５であ
る。半導体デバイスの微細化、高密度化が進むとゲート
電極の間隔が狭くなる。上述した従来の方法では、拡散
領域形成後に、ゲート電極間に第１層間絶縁膜１４ｃを
埋め込むとき、ゲート電極６間が狭ピッチであるため図
１０（ａ）に示した個所にボイド２６が発生し易い。こ
のボイドが発生すると、ポリシリコンがボイドを介して
ショートすることがある。すなわち、図１０（ｂ）に示
すように、隣接するポリシリコンプラグ間でボイドによ
ってショートが発生し易い。本発明の課題は、上述した
従来技術の問題点を解決することであって、その目的
は、狭ピッチ化したゲート電極間の層間絶縁膜内にボイ
ドが発生した際にもショートを起こすことのないように
することである。
来技術の問題点を説明するための図である。図１０
（ａ）は、図７（ｃ）に示した工程の後層間絶縁膜を堆
積した状態を示す断面図であり、図１０（ｂ）は、図９
に示す、ビット線形成後のＤＲＡＭの基板上面から見た
平面図である。図１０（ｂ）で点線で四角く囲われた部
分はｎ型拡散層を有する領域１２であり、点線で丸く囲
われた部分はビット線接続用プラグ形成部１６であり、
楕円の点線で囲われた部分は容量素子形成部１５であ
る。半導体デバイスの微細化、高密度化が進むとゲート
電極の間隔が狭くなる。上述した従来の方法では、拡散
領域形成後に、ゲート電極間に第１層間絶縁膜１４ｃを
埋め込むとき、ゲート電極６間が狭ピッチであるため図
１０（ａ）に示した個所にボイド２６が発生し易い。こ
のボイドが発生すると、ポリシリコンがボイドを介して
ショートすることがある。すなわち、図１０（ｂ）に示
すように、隣接するポリシリコンプラグ間でボイドによ
ってショートが発生し易い。本発明の課題は、上述した
従来技術の問題点を解決することであって、その目的
は、狭ピッチ化したゲート電極間の層間絶縁膜内にボイ
ドが発生した際にもショートを起こすことのないように
することである。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、（１）選択的に素子分離膜が形成されたシリ
コン基板上にゲート酸化膜、ゲート電極形成材料層、ゲ
ート電極カバー膜をこの順に堆積する工程と、（２）前
記ゲート電極カバー膜および前記ゲート電極形成材料層
をパターニングして上部にゲート電極カバー膜を有する
ゲート電極を形成する工程と、（３）前記上部にゲート
電極カバー膜を有するゲート電極側面に絶縁膜からなる
側壁を形成する工程と、（４）前記第（３）の工程の
前、および／または、後に、前記シリコン基板の表面領
域内に不純物を導入して不純物拡散層を形成する工程
と、（５）前記不純物拡散層上に、その表面高さが前記
ゲート電極カバー膜の表面高さとほぼ一致する導電性プ
ラグを選択的に形成する工程と、（６）全面に層間絶縁
膜を形成する工程と、を有することを特徴としている。
造方法は、（１）選択的に素子分離膜が形成されたシリ
コン基板上にゲート酸化膜、ゲート電極形成材料層、ゲ
ート電極カバー膜をこの順に堆積する工程と、（２）前
記ゲート電極カバー膜および前記ゲート電極形成材料層
をパターニングして上部にゲート電極カバー膜を有する
ゲート電極を形成する工程と、（３）前記上部にゲート
電極カバー膜を有するゲート電極側面に絶縁膜からなる
側壁を形成する工程と、（４）前記第（３）の工程の
前、および／または、後に、前記シリコン基板の表面領
域内に不純物を導入して不純物拡散層を形成する工程
と、（５）前記不純物拡散層上に、その表面高さが前記
ゲート電極カバー膜の表面高さとほぼ一致する導電性プ
ラグを選択的に形成する工程と、（６）全面に層間絶縁
膜を形成する工程と、を有することを特徴としている。
【０００７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１〜図５は、本発
明の第１の実施の形態の製造手順を示す図であって、図
１（ａ）、（ｂ）、図２（ａ）、図４（ｂ）、図５
（ｂ）は製造工程中の断面図、図２（ｂ）、図３、図４
（ａ）、図５（ａ）は製造工程中の平面図である。図１
（ａ）は、ｐ型シリコン基板上にゲート電極、窒化膜サ
イドウォール等を形成し、ソース・ドレイン領域（７、
９）形成工程までを完了した状態を示す断面図である。
図に示すように、ｐ型シリコン基板１上に、フィールド
酸化膜２、ゲート酸化膜３が形成され、その上にゲート
電極６とゲート電極カバー窒化膜５の積層体が形成さ
れ、その側面に窒化膜サイドウォール８が形成されてい
る。そして、ゲート電極間のシリコン基板中にはｎ- 型
拡散領域７、ｎ+ 型拡散領域９が形成されている。図１
（ａ）は、図７（ｃ）に相当する図であり、ここまでの
製造方法は、図７（ａ）〜図７（ｃ）を用いて説明した
従来の製造方法と同様であるので、図１（ａ）までの製
造方法の説明は省略する。なお、ゲート電極６上に、ゲ
ート電極カバー窒化膜５を形成しているのは、後の製造
工程でゲート電極間に形成するプラグをセルフアライン
で形成するためである。
て図面を参照して詳細に説明する。図１〜図５は、本発
明の第１の実施の形態の製造手順を示す図であって、図
１（ａ）、（ｂ）、図２（ａ）、図４（ｂ）、図５
（ｂ）は製造工程中の断面図、図２（ｂ）、図３、図４
（ａ）、図５（ａ）は製造工程中の平面図である。図１
（ａ）は、ｐ型シリコン基板上にゲート電極、窒化膜サ
イドウォール等を形成し、ソース・ドレイン領域（７、
９）形成工程までを完了した状態を示す断面図である。
図に示すように、ｐ型シリコン基板１上に、フィールド
酸化膜２、ゲート酸化膜３が形成され、その上にゲート
電極６とゲート電極カバー窒化膜５の積層体が形成さ
れ、その側面に窒化膜サイドウォール８が形成されてい
る。そして、ゲート電極間のシリコン基板中にはｎ- 型
拡散領域７、ｎ+ 型拡散領域９が形成されている。図１
（ａ）は、図７（ｃ）に相当する図であり、ここまでの
製造方法は、図７（ａ）〜図７（ｃ）を用いて説明した
従来の製造方法と同様であるので、図１（ａ）までの製
造方法の説明は省略する。なお、ゲート電極６上に、ゲ
ート電極カバー窒化膜５を形成しているのは、後の製造
工程でゲート電極間に形成するプラグをセルフアライン
で形成するためである。
【０００８】次に、図１（ｂ）に示すように、ポリシリ
コン膜１０を全面に成長させる。次に、ＣＭＰまたはエ
ッチバックにより、図２（ａ）、（ｂ）に示すように、
上部にゲート電極カバー窒化膜５を有するゲート電極６
間のみにポリシリコン膜が残るようにする。図２（ａ）
は、図２（ｂ）のＡ−Ａ′線の断面図である。図２
（ｂ）中の点線で四角く囲んだ部分は、ｎ-型拡散領域
７、ｎ+型拡散領域９を含むｎ型拡散層を有する領域１
２である。次に、拡散層上のみにプラグとなるポリシリ
コンを残すために、図３に示されるように、ｎ型拡散層
を有する領域１２上にフォトレジスト膜１３ａを形成
し、これをマスクとしてポリシリコン膜１０のエッチン
グを行う。
コン膜１０を全面に成長させる。次に、ＣＭＰまたはエ
ッチバックにより、図２（ａ）、（ｂ）に示すように、
上部にゲート電極カバー窒化膜５を有するゲート電極６
間のみにポリシリコン膜が残るようにする。図２（ａ）
は、図２（ｂ）のＡ−Ａ′線の断面図である。図２
（ｂ）中の点線で四角く囲んだ部分は、ｎ-型拡散領域
７、ｎ+型拡散領域９を含むｎ型拡散層を有する領域１
２である。次に、拡散層上のみにプラグとなるポリシリ
コンを残すために、図３に示されるように、ｎ型拡散層
を有する領域１２上にフォトレジスト膜１３ａを形成
し、これをマスクとしてポリシリコン膜１０のエッチン
グを行う。
【０００９】エッチング後にフォトレジスト膜を除去す
ると、図４（ａ）に示すように、ｎ型拡散層を有する領
域１２上のゲート電極カバー窒化膜５を有するゲート電
極６間のみにポリシリコンプラグ１１を形成するポリシ
リコンが残る。このように、ゲート電極カバー窒化膜と
ゲート電極の側面に窒化膜サイドウォールを形成した
後、ｎ型拡散層を有する領域上のゲート電極の間にのみ
ポリシリコンが残るようにしたこのポリシリコンプラグ
の製造方法を用いれば、ゲート電極の間隔の狭いパター
ン間にプラグを形成する場合でも、プラグがセルフアラ
インで形成されるので、フォトレジスト膜の位置ずれに
よる製造のばらつきを小さく抑えることができる。次
に、図４（ｂ）に示されるように、全面にＢＰＳＧを堆
積して第１層間絶縁膜１４ａを形成する。図４（ｂ）
は、図４（ａ）のＢ−Ｂ′線から見た、層間絶縁膜を堆
積した後の断面図である。このように、ゲート電極６間
のポリシリコンプラグ１１を形成した後、第１層間絶縁
膜１４ａを形成する製造方法によれば、間隔の狭いゲー
ト間に層間絶縁膜を埋め込む際にボイドが発生しても、
ポリシリコンプラグは既に形成された後であるため、ボ
イドを介してポリシリコンプラグ同士がショートするこ
とはない。
ると、図４（ａ）に示すように、ｎ型拡散層を有する領
域１２上のゲート電極カバー窒化膜５を有するゲート電
極６間のみにポリシリコンプラグ１１を形成するポリシ
リコンが残る。このように、ゲート電極カバー窒化膜と
ゲート電極の側面に窒化膜サイドウォールを形成した
後、ｎ型拡散層を有する領域上のゲート電極の間にのみ
ポリシリコンが残るようにしたこのポリシリコンプラグ
の製造方法を用いれば、ゲート電極の間隔の狭いパター
ン間にプラグを形成する場合でも、プラグがセルフアラ
インで形成されるので、フォトレジスト膜の位置ずれに
よる製造のばらつきを小さく抑えることができる。次
に、図４（ｂ）に示されるように、全面にＢＰＳＧを堆
積して第１層間絶縁膜１４ａを形成する。図４（ｂ）
は、図４（ａ）のＢ−Ｂ′線から見た、層間絶縁膜を堆
積した後の断面図である。このように、ゲート電極６間
のポリシリコンプラグ１１を形成した後、第１層間絶縁
膜１４ａを形成する製造方法によれば、間隔の狭いゲー
ト間に層間絶縁膜を埋め込む際にボイドが発生しても、
ポリシリコンプラグは既に形成された後であるため、ボ
イドを介してポリシリコンプラグ同士がショートするこ
とはない。
【００１０】その後、図５（ｂ）に示されるように、容
量素子形成部の第１層間絶縁膜１４ａを選択的にエッチ
ングしてポリシリコンプラグ１１の表面を露出させる開
口を形成した後、ＴｉまたはＷなどの金属膜を堆積し、
容量素子開口内壁面のみに残るように加工して容量下部
電極１７を形成する。次いで、容量絶縁膜１８となるシ
リコン窒化膜またはＰＺＴ（チタン酸ジルコン酸鉛）膜
と容量上部電極１９となるリンドープトポリシリコン膜
を堆積しこれをパターニングして、容量素子を形成す
る。次に、第２層間絶縁膜１４ｂを形成し、容量素子の
形成されていないポリシリコンプラグ２５上にビット線
コンタクトホールを開孔した後、コンタクトホール内を
ドープトポリシリコンによって埋め込んでビット線接続
用プラグ２０を形成する。その後、第２層間絶縁膜１４
ｂ上にＴｉＮ、Ｗを堆積し、これをパターニングしてビ
ット線接続用プラグ２０に接続するビット線２１を形成
する。図５（ｂ）は、図５（ａ）Ｃ−Ｃ′線の断面図で
ある。図５（ａ）中の丸く点線で囲った部分はビット線
接続用プラグ形成部１６、点線で楕円で囲った部分は容
量素子形成部１５である。
量素子形成部の第１層間絶縁膜１４ａを選択的にエッチ
ングしてポリシリコンプラグ１１の表面を露出させる開
口を形成した後、ＴｉまたはＷなどの金属膜を堆積し、
容量素子開口内壁面のみに残るように加工して容量下部
電極１７を形成する。次いで、容量絶縁膜１８となるシ
リコン窒化膜またはＰＺＴ（チタン酸ジルコン酸鉛）膜
と容量上部電極１９となるリンドープトポリシリコン膜
を堆積しこれをパターニングして、容量素子を形成す
る。次に、第２層間絶縁膜１４ｂを形成し、容量素子の
形成されていないポリシリコンプラグ２５上にビット線
コンタクトホールを開孔した後、コンタクトホール内を
ドープトポリシリコンによって埋め込んでビット線接続
用プラグ２０を形成する。その後、第２層間絶縁膜１４
ｂ上にＴｉＮ、Ｗを堆積し、これをパターニングしてビ
ット線接続用プラグ２０に接続するビット線２１を形成
する。図５（ｂ）は、図５（ａ）Ｃ−Ｃ′線の断面図で
ある。図５（ａ）中の丸く点線で囲った部分はビット線
接続用プラグ形成部１６、点線で楕円で囲った部分は容
量素子形成部１５である。
【００１１】図６は、本発明の第２の実施の形態を示す
工程順の断面図である。まず、ｐ型シリコン基板１上
に、フィールド酸化膜２、ゲート酸化膜３を形成した
後、全面にポリシリコン膜４、チタンシリサイド膜２
２、ゲート電極カバー窒化膜５をこの順に堆積する。次
に、ゲート電極カバー窒化膜５とチタンシリサイド膜２
２とポリシリコン膜４とを同時にパターニングして、上
部にゲート電極カバー窒化膜５を有する、ポリサイドか
らなるゲート電極６を形成する。次いで、ｎ- 型拡散領
域７、窒化膜サイドウォール８、ｎ+ 型拡散領域９を形
成する〔図６（ａ）〕。
工程順の断面図である。まず、ｐ型シリコン基板１上
に、フィールド酸化膜２、ゲート酸化膜３を形成した
後、全面にポリシリコン膜４、チタンシリサイド膜２
２、ゲート電極カバー窒化膜５をこの順に堆積する。次
に、ゲート電極カバー窒化膜５とチタンシリサイド膜２
２とポリシリコン膜４とを同時にパターニングして、上
部にゲート電極カバー窒化膜５を有する、ポリサイドか
らなるゲート電極６を形成する。次いで、ｎ- 型拡散領
域７、窒化膜サイドウォール８、ｎ+ 型拡散領域９を形
成する〔図６（ａ）〕。
【００１２】次に、図６（ｂ）に示すように、拡散領域
７、９が形成された領域を露出させる開口を有するフォ
トレジスト膜１３ｂ（図３に示すフォトレジスト膜１３
ａの逆パターン）を形成し、続いて、スパッタ法により
ＴｉＮを３０ｎｍの膜厚に堆積し、さらにＣＶＤ法によ
りタングステンをカバー窒化膜を有するゲート電極間を
充分に埋め込む膜厚に堆積してタングステン膜２３ａを
形成する。その後、ＣＭＰによりゲート電極カバー窒化
膜５の表面を露出させ、さらにフォトレジスト膜とその
上の金属膜とを除去すると、ｐ+ 型拡散領域９上にのみ
タングステンプラグ２３を形成することができる〔図６
（ｃ）〕。これ以降の工程は、先の第１の実施の形態と
同様であるので、その説明は省略する。
７、９が形成された領域を露出させる開口を有するフォ
トレジスト膜１３ｂ（図３に示すフォトレジスト膜１３
ａの逆パターン）を形成し、続いて、スパッタ法により
ＴｉＮを３０ｎｍの膜厚に堆積し、さらにＣＶＤ法によ
りタングステンをカバー窒化膜を有するゲート電極間を
充分に埋め込む膜厚に堆積してタングステン膜２３ａを
形成する。その後、ＣＭＰによりゲート電極カバー窒化
膜５の表面を露出させ、さらにフォトレジスト膜とその
上の金属膜とを除去すると、ｐ+ 型拡散領域９上にのみ
タングステンプラグ２３を形成することができる〔図６
（ｃ）〕。これ以降の工程は、先の第１の実施の形態と
同様であるので、その説明は省略する。
【００１３】以上好ましい実施の形態について説明して
きたが、本発明はこれらの実施の形態に限定されるもの
でなく、本発明の要旨を逸脱しない範囲内において適宜
の変更が可能なものである。例えば、ゲート電極は、シ
リサイド、高融点金属、ポリシリコンと高融点金属との
複合膜などにより形成してもよい。また、実施の形態で
のソース・ドレイン領域はＬＤＤ構造を有するものであ
ったが、ＳＤ（シングルドレイン）またはＤＤ（２重ド
レイン）構造に形成してもよい。これらの構造のソース
・ドレイン領域を形成する場合には、サイドウォールを
形成する前または形成後の何れかに不純物導入を行えば
よい。さらに、容量素子は、容量下部電極にポリシリコ
ンやシリサイド膜を用いてもよく、また、容量絶縁膜に
はシリコン窒化膜やＰＺＴに代え、ＳｉＯ2 とＴａ2 Ｏ
5 との複合膜やＳｉＯ2 ／Ｓｉ3Ｎ4 ／ＳｉＯ2 （ＯＮ
Ｏ）の３層膜を用いてもよい。
きたが、本発明はこれらの実施の形態に限定されるもの
でなく、本発明の要旨を逸脱しない範囲内において適宜
の変更が可能なものである。例えば、ゲート電極は、シ
リサイド、高融点金属、ポリシリコンと高融点金属との
複合膜などにより形成してもよい。また、実施の形態で
のソース・ドレイン領域はＬＤＤ構造を有するものであ
ったが、ＳＤ（シングルドレイン）またはＤＤ（２重ド
レイン）構造に形成してもよい。これらの構造のソース
・ドレイン領域を形成する場合には、サイドウォールを
形成する前または形成後の何れかに不純物導入を行えば
よい。さらに、容量素子は、容量下部電極にポリシリコ
ンやシリサイド膜を用いてもよく、また、容量絶縁膜に
はシリコン窒化膜やＰＺＴに代え、ＳｉＯ2 とＴａ2 Ｏ
5 との複合膜やＳｉＯ2 ／Ｓｉ3Ｎ4 ／ＳｉＯ2 （ＯＮ
Ｏ）の３層膜を用いてもよい。
【００１４】
【発明の効果】以上説明したように、本発明は、ゲート
電極間に導電性プラグを形成した後に層間絶縁膜を形成
するものであるので、ゲート電極間を層間絶縁膜で埋め
込んだ際にボイドが発生しても、導電性プラグ間のショ
ートを防止することができ、製造歩留りを向上させるこ
とができるとともに半導体装置の信頼性を向上させるこ
とができる。
電極間に導電性プラグを形成した後に層間絶縁膜を形成
するものであるので、ゲート電極間を層間絶縁膜で埋め
込んだ際にボイドが発生しても、導電性プラグ間のショ
ートを防止することができ、製造歩留りを向上させるこ
とができるとともに半導体装置の信頼性を向上させるこ
とができる。
【図１】本発明の第１の実施の形態の製造方法を説明す
る図（その１）（工程順の断面図）。
る図（その１）（工程順の断面図）。
【図２】本発明の第１の実施の形態の製造方法を説明す
る図（その２）（工程順の断面図と平面図）。
る図（その２）（工程順の断面図と平面図）。
【図３】本発明の第１の実施の形態の製造方法を説明す
る図（その３）（工程順の平面図）。
る図（その３）（工程順の平面図）。
【図４】本発明の第１の実施の形態の製造方法を説明す
る図（その４）（工程順の断面図と平面図）。
る図（その４）（工程順の断面図と平面図）。
【図５】本発明の第１の実施の形態の製造方法を説明す
る図（その５）（工程順の平面図と断面図）。
る図（その５）（工程順の平面図と断面図）。
【図６】本発明の第２の実施の形態の製造方法を説明す
る工程順の断面図。
る工程順の断面図。
【図７】従来の製造方法を説明するための工程順断面図
（その１）。
（その１）。
【図８】従来の製造方法を説明するための工程順断面図
（その２）。
（その２）。
【図９】従来の製造方法を説明するための工程順断面図
（その３）。
（その３）。
【図１０】従来の製造方法の問題点を説明する図。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ポリシリコン膜 ５ ゲート電極カバー窒化膜 ６ ゲート電極 ７ ｎ-型拡散領域 ８ 窒化膜サイドウォール ９ ｎ+型拡散領域 １０ ポリシリコン膜 １１ ポリシリコンプラグ １２ ｎ型拡散層を有する領域 １３ａ、１３ｂ、１３ｃ フォトレジスト膜 １４ａ、１４ｃ 第１層間絶縁膜 １４ｂ、１４ｄ 第２層間絶縁膜 １４ｅ 第３層間絶縁膜 １５ 容量素子形成部 １６ ビット線接続用プラグ形成部 １７ 容量下部電極 １８ 容量絶縁膜 １９ 容量上部電極 ２０ ビット線接続用プラグ ２１ ビット線 ２２ チタンシリサイド膜 ２３ タングステンプラグ ２３ａ タングステン膜 ２４ ポリシリコンプラグ形成用接続孔 ２５ ポリシリコンプラグ ２６ ボイド
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB30 CC01 CC05 DD04 DD37 DD43 DD91 DD99 FF13 FF14 GG14 GG16 HH20 5F033 HH04 HH19 HH27 HH33 JJ19 JJ33 KK03 KK04 MM05 MM07 MM12 MM18 NN06 NN31 PP06 PP15 QQ08 QQ32 QQ48 RR06 TT08 VV04 VV05 VV06 VV16 XX31 5F040 DA14 DB09 DC01 EA08 EC01 EC04 EC07 EC13 EF02 EH01 EH02 EH03 EJ02 EJ03 EJ04 EK01 FA03 FA07 FA17 FA18 FA19 FC00
Claims (10)
- 【請求項１】 （１）選択的に素子分離膜が形成された
シリコン基板上にゲート酸化膜、ゲート電極形成材料
層、ゲート電極カバー膜をこの順に堆積する工程と、 （２）前記ゲート電極カバー膜および前記ゲート電極形
成材料層をパターニングして上部にゲート電極カバー膜
を有するゲート電極を形成する工程と、 （３）前記上部にゲート電極カバー膜を有するゲート電
極側面に絶縁膜からなる側壁を形成する工程と、 （４）前記第（３）の工程の前、および／または、後
に、前記シリコン基板の表面領域内に不純物を導入して
不純物拡散層を形成する工程と、 （５）前記不純物拡散層上に、その表面高さが前記ゲー
ト電極カバー膜の表面高さとほぼ一致する導電性プラグ
を選択的に形成する工程と、 （６）全面に層間絶縁膜を形成する工程と、を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート電極形成材料層が、ポリシリ
コン膜、金属シリサイド膜、高融点金属膜、ポリサイド
膜、または、ポリシリコン膜と高融点金属膜との複合膜
の中の何れかであることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 前記第（５）の工程が、 （ａ）全面に導電性材料層を堆積するサブ工程と、 （ｂ）少なくとも前記ゲート電極カバー膜上の前記導電
性材料層を除去するサブ工程と、 （ｃ）前記不純物拡散層上の前記導電性材料層を残し他
をエッチング除去するサブ工程と、を有していることを
特徴とする請求項１または２記載の半導体装置の製造方
法。 - 【請求項４】 前記（ａ）のサブ工程における導電性材
料層がポリシリコンまたは金属であることを特徴とする
請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記（ｂ）のサブ工程が、化学的機械研
磨（ＣＭＰ：Chemical Mechanical Polishing）または
エッチバックにより行われることを特徴とする請求項３
または４記載の半導体装置の製造方法。 - 【請求項６】 前記第（５）の工程が、 （ａ）前記不純物拡散層上を露出させる開口を有するレ
ジスト膜を形成するサブ工程と、 （ｂ）全面に導電性材料層を堆積するサブ工程と、 （ｃ）前記不純物拡散層上の前記導電性材料層を残し他
を除去するサブ工程と、を有していることを特徴とする
請求項１または２記載の半導体装置の製造方法。 - 【請求項７】 前記不純物拡散層をＬＤＤ（Lightly Do
ped Drain ）構造に形成することを特徴とする請求項１
〜６の何れかに記載の半導体装置の製造方法。 - 【請求項８】 前記第（６）の工程の後、前記不純物拡
散層によって構成されるソース・ドレイン領域の何れか
一方に接続される容量素子を形成する工程が付加される
ことを特徴とする請求項１〜７の何れかに記載の半導体
装置の製造方法。 - 【請求項９】 前記ゲート電極カバー膜と前記層間絶縁
膜とが互いにエッチング性を異にする材料により形成さ
れることを特徴とする請求項１〜８の何れかに記載の半
導体装置の製造方法。 - 【請求項１０】 前記ゲート電極カバー膜がシリコン窒
化膜により形成されることを特徴とする請求項９記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34971199A JP2001168326A (ja) | 1999-12-09 | 1999-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34971199A JP2001168326A (ja) | 1999-12-09 | 1999-12-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168326A true JP2001168326A (ja) | 2001-06-22 |
Family
ID=18405592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34971199A Pending JP2001168326A (ja) | 1999-12-09 | 1999-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100638959B1 (ko) | 2004-12-29 | 2006-10-26 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| CN107507865A (zh) * | 2017-08-04 | 2017-12-22 | 睿力集成电路有限公司 | 晶体管及其制备方法、半导体存储器件及其制备方法 |
-
1999
- 1999-12-09 JP JP34971199A patent/JP2001168326A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100638959B1 (ko) | 2004-12-29 | 2006-10-26 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| CN107507865A (zh) * | 2017-08-04 | 2017-12-22 | 睿力集成电路有限公司 | 晶体管及其制备方法、半导体存储器件及其制备方法 |
| CN107507865B (zh) * | 2017-08-04 | 2023-09-29 | 长鑫存储技术有限公司 | 晶体管及其制备方法、半导体存储器件及其制备方法 |
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