KR950006473B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

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KR950006473B1
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유스케 고우야마
시즈오 사와다
도시하루 와타나베
기누요 다나카
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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내용 없음.

Description

반도체 기억장치 및 그 제조방법
제1a도 내지 1h도는 본 발명의 제1실시예에 따른 DRAM의 적층형 캐패시터셀을 제조공정순으로 나타낸 단면도.
제2a도 내지 2h도는 본 발명의 제2실시예에 따른 DRAM의 적층형 캐패시터셀을 제조공정순으로 나타낸 단면도.
제3a도 내지 3e도는 본 발명의 제3실시예에 따른 DRAM의 적층형 캐패시터셀을 제조공정순으로 나타낸 단면도.
제4도는 제2h도에 나타낸 적층형 캐패시터셀의 변형예를 나타낸 단면도.
제5도는 종래의 적층형 캐패시터셀의 단면구조를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘기판 11 : 필드산화막
12 : 게이트산화막 13 : 게이트전극(워드선)
14 : 소오스/드레인확산층 15 : 제1절연막
16 : 제2절연막 17 : 적층막
18, 23 : 접속구멍 19 : 하부캐패시터전극
20 : 캐패시터 게이트절연막 21 : 상부캐패시터전극
22 : 제3절연막 31 : 층간절연막
[산업상의 이용분야]
본 발명은 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히 적층형 캐패시터셀 구조를 갖춘 반도체 기억장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
다이나믹형 랜덤억세스메모리(DRAM)는 고집적화를 도모하고 있는 바, 그에 따라 캐패시터면적이 감소하여 메모리내용의 오독출이나 방사선에 의한 데이터 파괴 등이 커다란 문제로 되고 있다.
이러한 문제를 해결하기 위해, 캐패시터에 여러가지 구조를 갖게 하는 제안이 이루어지고 있다. 그 하나가 적층형 캐패시터셀 구조이고, 그 종래예를 제5도에 도시하고 있다.
제5도에 있어서, 참조부호 50은 반도체 기판, 51은 기판표면에 선택적으로 형성된 소자분리용의 필드산화막, 52는 기판표면에 형성된 게이트산화막, 53은 전송게이트용 MOS트랜지스터의 게이트전극(워드선), 54는 상기 MOS트랜지스터의 소오스/드레인확산층이다. 이와 같이 소자분리된 반도체 기판상에 형성된 MOS트랜지스터상이 층간절연막(55)으로 덮여지고, 이것에 접속구멍이 개공되며, 이 접속구멍을 통해 상기 MOS트랜지스터의 소오스/드레인확산층(54)의 한쪽에 접속되는 하부캐패시터전극(축적노드전극)(56)이 형성되고, 이 하부캐패시터전극(56)상에 캐패시터 게이트절연막(57)을 매개해서 상부캐피시터전극(셀플레이트전극)(58)이 형성되어, 하부캐패시터전극(56)과 캐패시터 케이트절연막(57) 및 상부캐패시터전극(58)으로 이루어진 전하축적용 MIM(금속-절연물-금속)캐패시터가 형성되고 있다.
이러한 적층형 캐패시터셀 구조에서는 평면적으로는 메모리셀의 점유면적을 증대시키지 않으면서 하부캐패시터전극(56)의 표면적을 크게 하여 캐패시터의 실질적인 면적을 보상할 수 있게 된다.
그러나, 메모리의 고집적화를 추진하는 경우, 종래의 적층형 캐패시터셀 및 그 제조방법에는 이하에 설명하는 바와 같은 문제가 있다.
즉, 하부캐패시터전극(56)의 표면적을 크게 하여 충분한 캐패시터용량을 얻기 위해서는, 하부캐패시터전극(56)의 측면을 유효하게 이용해야 하므로, 그 막두께를 적어도 3000Å 정도로 두껍게 형성하지 않으면 안된다. 이와 같은 두꺼운 하부캐패시터전극(56)을 미세하게 가공하는 것은 곤란하므로, 가공에 따라 하부캐패시터전극(56)끼리의 단락이 발생하는 등의 원인으로 된다.
상기한 바와 같이 종래의 반도체 기억장치 및 그 제조방법은, 고집접화를 추진하는 경우, 적층형 캐패시터셀의 하부캐패시터전극의 막두께를 두껍게 형성하지 않으면 안되는데, 두꺼운 하부캐패시터전극을 미세하게 가공하는 것은 곤란하므로, 가공에 따라 하부캐패시터전극끼리의 단락이 발생하는 등의 문제가 있다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 적층형 캐패시터셀의 하부캐패시터전극의 표면적을 크게 하여 충분한 캐패시터용량을 얻을 수 있게 되고, 또한 가공에 따른 하부캐패시터전극끼리의 단락의 발생을 방지할 수 있게 되어 메모리의 한층의 고집적화에 적합한 반도체 기억장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명은, 반도체 기판상에 형성된 전송게이트용 MOS트랜지스터와, 상기 MOS트랜지스터의 소오스/드레인확산층의 한쪽과 접속된 하부캐패시터전극 및, 이 하부캐패시터전극상에 캐패시터 게이트절연막을 매개해서 형성된 상부캐패시터전극을 갖춘 전하축적용 MIM캐패시터로 이루어진 적층형 캐패시터셀을 갖춘 반도체 기억장치에 있어서, 상기 MIM캐패시터가 제1절연막, 하부캐패시터전극, 캐패시터 게이트절연막, 상부캐패시터전극, 캐패시터 게이트절연막 및 하부캐패시터전극이 중첩된 계층구조를 적어도 1층 갖춘 것을 특징으로 한다.
(작용)
상기와 같이 구성된 본 발명에 따른 반도체 기억장치의 적층형 캐패시터셀에 의하면, 전송게이트용 MIM캐패시터가 제1절연막, 하부캐패시터전극, 캐패시터 게이트절연막, 상부캐패시터전극, 캐패시터 게이트절연막 및 하부캐패시터전극이 중첩된 계층구조를 적어도 1층 갖추고 있기 때문에, 평면적으로는 메모리셀의 점유면적을 증대시키지 않으면서 하부캐패시터전극의 표면적을 크게 하여 캐패시터의 실질적인 면적을 보상할 수 있게 된다. 게다가, 하부캐패시터전극의 막두께를 얇게 하더라도 그 표면적을 충분히 크게 할 수 있게 되고, 가공시의 곤란함도 극복할 수 있게 되어 가공에 따른 하부캐패시터전극끼리의 단락의 발생을 방지할 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1h도는 본 발명의 제1실시예에 따른 DRAM의 적층형 캐패시터셀의 단면구조를 나타낸 것으로, 이 적층형 캐패시터셀은 제5도를 참조해서 상술한 종래예의 적층형 캐패시터셀과 비교하여 MIM캐패시터부가 다르고, 그 이외는 동일하다. 즉, 제1h도중의 MIM캐패시터는 제1절연막(15), 하부캐패시터전극(19), 캐패시터 게이트절연막(20), 상부캐패시터전극(21), 캐패시터 게이트절연막(20) 및 하부캐패시터전극(19)이 중첩된 적어도 1층(본 실시예에서는 2층)의 계층구조를 구비하고 있다.
다음으로, 상기 제1실시예에 따른 적층형 캐패시터셀의 제조방법에 대해 제조공정순으로 나타낸 제1a도 내지 제1h도를 참조하면서 설명한다.
통상의 공정에 의해, 먼저 제1a도에 도시된 바와 같이, 예컨대 P형의 실리콘기판(10)의 표면에 선택적으로 소자분리용 필드산화막(11)을 형성한 후, 제1b도에 도시된 바와 같이 기판표면에 게이트산화막(12)을 형성되고, 그 위에 전송게이트용 MOS트랜지스터의 게이트전극(워드선)(13)을 형성하며, 기판표면에 선택적으로 상기 MOS트랜지스터의 소오스/드레인확산층(14)을 형성한다.
다음에, 상기 MOS트랜지스터상에 층간절연막을 형성한다. 먼저, 제1c도에 도시된 바와 같이, 제1절연막(예컨대, 실리콘산화막)(15)을 퇴적한다. 이어, 제1d도에 도시된 바와 같이 기판상의 전면에 제2절연막(예컨대, 실리콘산화막 또는 보론ㆍ인ㆍ게이트ㆍ유리막 ; BPSG막 또는 인ㆍ실리게이트ㆍ유리막 ; PSG막)(16)을 퇴적하고, 재차 제1절연막(15)을 퇴적한다. 이로써, 제1절연막(15)/제2절연막(16)이 중첩된 적층막(17)이 형성된다. 이 적층막(17)을 적어도 1층(본 실시예에서는 2층) 형성한다.
다음에, 제1e도에 도시된 바와 같이, 상기 MOS트랜지스터 소오스/드레인확산층(14)의 한쪽 확산층상의 상기 적층막(17)부 및 제1절연막(15)부에 하부캐패시터전극(축적노드전극)용 접속구멍(18)을 개공한다.
다음에, 제1f도에 도시된 바와 같이, 제2절연막(16)의 에칭제인 예컨대 NH4F 등에 의해 상기 접속구멍(18)의 내벽으로부터 제2절연막(16)만을 일부 제거하여 후퇴시킨다. 이 경우, 제1절연막(15)은 에칭되지 않으므로, 접속구멍(18)의 내벽에는 제1절연막(15)이 핀(fin) 형상으로 된구조가 형성된다.
이어, 제1g도에 도시된 바와 같이, 기판상의 전면에 다결정실리콘층막을 퇴적하고 접속구멍(18)을 통해 MOS트랜지스터의 소오스/드레인확산층(14)의 한쪽과 접속을 취한다. 이 경우, 접속구멍(18)의 내벽의 핀형상의 제1절연막(15)의 표면에도 다결정실리콘막이 퇴적되고, 접속구멍(18)의 내벽의 다결정실리콘막도 핀형상으로 된다. 그리고, 상기 다결정실리콘막을 패터닝가공하여 하부캐패시터전극(19)을 형성한다.
그 후, 하부캐패시터전극(19)상에 캐패시터 게이트절연막(20)을 매개해서 상부캐패시터전극(셀플레이트전극)(21)용의 다결정실리콘막을 형성함으로써, 제1h도에 도시된 바와 같은 적층형 캐패시터셀이 얻어진다. 이 경우, 접속구멍(18) 내벽의 핀형상의 다결정실리콘막(하부캐패시터전극)(19)의 표면에도 캐패시터 게이트절연막(20)이 형성되고, 접속구멍(18)의 내부를 매립하도록 상부캐패시터전극(21)용 다결정실리콘막이 형성된다.
상기한 바와 같은 제1실시예에 따른 적층형 캐패시터셀의 MIM캐패시터는, 제1절연막(15), 하부캐패시터전극(19), 캐패시터 게이트절연막(20), 상부캐패시터전극(21), 캐패시터 게이트절연막(20) 및 하부캐패시터전극(19)이 중첩된 적어도 1층(본 실시예에서는 2층)의 계층구조를 갖추고 있다. 따라서, 종래예의 적층형 캐패시터셀과 마찬가지로, 평면적으로는 메모리셀의 점유면적을 증대시키지 않고 하부캐패시터전극(19)의 표면적을 크게 하여 캐패시터의 실질적인 막두께를 얇게 하더라도 그 표면적을 충분히 크게 할 수 있게되고, 가공시의 곤란함도 극복할 수 있게 되어 가공에 따른 하부캐패시터전극(19)끼리의 단락의 발생을 방지할 수 있게 된다.
한편, 제2h도는 제2실시예에 따른 DRAM의 적층형 캐패시터셀의 단면구조를 나타낸 것으로, 이 적층형 캐패시터셀은 제1h도를 참조해서 상술한 제1실시예의 적층형 캐패시터셀과 비교하여 게이트전극(13)상에 예컨대 실리콘산화막 등의 제3절연막(22)이 형성되고, MOS트랜지스터의 게이트전극(13)의 상부에 하부캐패시터전극(19)의 단차부가 형성되어 있는 점이 다르고, 그 이외는 동일하므로 제1h도와 동일한 참조부호를 붙이고 있다.
다음에, 상기 제2실시에에 따른 적층형 캐패시터셀의 제조방법에 대해 제조공정순으로 나타낸 제2a도 내지 제2h도를 참조하면서 설명한다.
제2a, b도에 도시된 바와 같이, 전송게이트용 MOS트랜지스터를 형성할 때까지의 공정은 상기 제1실시예의 제조방법과 동일하다.
다음에, 상기 MOS트랜지스터의 게이트전극(13)의 산화 또는 CVD(화학기상성장)법 등에 의한 퇴적에 의해 게이트전극(13)상에 예컨대 실리콘산화막 등의 제3절연막(22)을 형성한다.
이어서, 제2c,d도에 도시된 바와 같이, 상기 MOS트랜지스터상에 상기 제1실시예의 제조방법과 마찬가지로 제1절연막(15)을 형성하고, 더욱이 제1절연막(15)/제2절연막(16)이 중첩된 적층막(17)을 적어도 1층(본 실시예에서는 2층)을 형성한다. 단, 최상층의 제1절연막(15)의 막두께는 최하층의 제1절연막(15)의 막두께와 동일하거나 또는 그 보다 얇아도 좋지만, 그 보다 두꺼운 것이 바람직하다.
다음으로, RIE(반응성 이온에칭)법 등에 의해 제2e도에 도시된 바와 같이 상 MOS트랜지스터의 소오스/드레인확산층(14)의 한쪽 확산층상의 최하층 제1절연막(15)의 거의 윗면부근까지 부분적으로 제거하여 접속구멍(23)을 개공한다.
이어서, 제2f도에 도시된 바와 같이, 제2절연막(16)의 에칭제인 예컨대 NH4F 등에 의해 상기 접속구멍(23) 저면의 제2절연막(16)만을 제거함과 더불어 접속구멍(23)의 측벽으로부터 제2절연막(16)만을 일부 제거하여 후퇴시킨다. 이 경우, 제1절연막(15)은 에칭되지 않으므로, 접속구멍(23)의 내벽에는 제1절연막(15)이 핀형상으로 된구조가 형성된다.
다음에, 기판상의 전면에 걸쳐 RIE법 등에 의한 에칭을 행하여, 제2g도에 도시된 바와 같이 접속구멍(23)의 저면의 제1절연막(15)을 제거함으로써, 상기 MOS트랜지스터의 소오스/드레인확산층(14)의 한쪽의 일부 및 상기 게이트전극(13)상의 제3절연막(22)의 일부를 노출시켜 상기 제3절연막(22)상에 제1절연막(15)의 유ㆍ무에 따른 단차를 형성한다. 이에 따라, 하부캐패시터전극(19)용 접속구멍(23)이 상기 MOS트랜지스터의 게이트전극(13)에 대해 자기정합적으로 개공된다. 이 경우, 상기한 바와 같이 최상층의 제1절연막(15)의 막두께가 최하층의 제1절연막(15)의 막두께보다 두꺼우면, 접속구멍(23)의 저면의 제1절연막(15)을 제거한 후에 최상층의 제1절연막(15)이 남는다. 또, 상기 에칭시에 중요한 것은, 게이트전극(13)이 노출되지 않도록 하는 것이지만, 게이트전극(13)상의 제3절연막(22)상의 제1절연막(15)의 일부가 완전히 제거된 후에는 게이트전극(13)상의 제3절연막(22)이 에칭ㆍ스토퍼로서 작용한다. 또, 최상층의 제1절연막(15)의 막두께가 최하층의 제1절연막(15)의 막두께와 동일하거나 또는 그 보다 얇으면, 최상층의 제1절연막(15)이 전면에 걸쳐 제거되지만, 그래도 상관없다.
이하, 제2h도 도시된 바와 같이, 하부캐패시터전극(19)을 형성하는 공정보다 이후의 공정은 상술한 제1실시예의 캐패시터셀의 제조공정과 동일하게 행한다. 즉 기판상의 전면에 다결정실리콘막을 퇴적하고, 접속구멍(23)을 통해 MOS트랜지스터의 소오스/드레인확산층(14)의 한쪽과 접속을 취한다. 이 경우, 상기 MOS트랜지스터의 게이트전극(13)상의 제3절연막(22)상에서 제1절연막(15)의 유ㆍ무에 따라 형성되고 있는 단차에 의해 게이트전극(13)의 상부에서 하부캐패시터전극(19)용 다결정실리콘막의 단차부가 생겨 하부캐패시터전극(19)의 표면적이 더욱 커지게 된다. 그리고, 상기 다결정실리콘막을 패터닝가공하여 하부캐패시터전극(19)을 형성한 후, 하부캐패시터전극(19)상에 캐패시터 게이트절연막(20)을 매개해서 상부캐패시터전극(21)용 다결정실리콘막을 형성한다.
상기한 바와 같은 제2실시예에 따른 적층형 캐패시터셀은, 제1실시예의 적층형 캐패시터셀과 동일한 효과를 얻을 수 있을 뿐만 아니라, 하바캐패시터전극(19)용 접속구멍(23)을 MOS트랜지스터의 게이트전극(13)에 대해 자기정합적으로 개공할 수 있으므로, MOS트랜지스터의 게이트전극(13)끼리의 간격도 작게 할 수 있게 되어 고집적화에 적합한 메모리셀 구조를 실현할 수 있게 된다.
또한, 상기한 바와 같은 각 실시예에 따른 적층형 캐패시터셀의 제조시에, 접속구멍(18, 23)의 측벽으로부터 제2절연막(16)만을 일부제거하여 후퇴시킨 때에 평면에서 보면 공동(空洞)이 동심원상으로 확대되고 극단적인 경우에는 워드선 길이방향으로 인접하는 메모리셀끼리의 공동이 연결되어, 후에 하부캐패시터전극(19)용 다결정실리콘막을 퇴적한 때에 인접하는 메모리셀의 하부캐패시터전극(19)끼리가 연결되어 버릴 염려가 있다.
이 문제를 회피하도록 한 제3실시예에 따른 적층형 캐패시터셀의 단면구조를 제3e도에 도시하고 있고, 그 제조공정순에 따른 단면구조를 제3a도내지 제3e도에 도시하고 있다. 이 적층형 캐패시터셀은, 상술한 각 실시예의 적층형 캐패시터셀과 비교하여 MIM캐패시터의 계층구조[제1절연막(15), 하부캐패시터전극(19), 캐패시터 게이트절연막(20), 상부캐패시터전극(21), 캐패시터 게이트절연막(20) 및 하부캐패시터전극(19)이 중첩된 구조]를 2층이상 갖추고, 더욱이 2층째이상의 제1절연막(15)의 외주부 및 최하층의 제1절연막(15)에 연결되어 하부캐패시터전극(19)의 외주부를 둘러싸는 제1절연막(15)을 갖춘 점이 다르며, 그 이외는 동일하다. 여기서, 제3e도중 제1h도와 동일한 부분에는 동일한 참조부호를 붙이고 있다.
다음으로, 상기 제3실시예에 따른 적층형 캐패시터셀의 제조방법을 설명한다.
제3a도에 도시된 바와 같이, 소자분리된 실리콘기판에 전송게이트용 MOS트랜지스터를 형성하고, 그위에 층간절연막(31)을 형성하며, 상기 층간절연막(31)중 상기 MOS트랜지스터의 소오스/드레인확산층(14)의 한쪽 확산층상의 부분을 제거한 후, 기판상에 상기한 바와 같은 제1절연막(15) 및 적어도 1층(본 실시예에서는 2층)의 적층막(17)을 순차형성한다.
다음에, 제3b도에 도시된 바와 같이, 적층형 캐패시터의 평면패턴에 거의 대응하도록 적층막(17)을 패터닝가공한다.
이어서, 제3c도에 도시된 바와 같이, 적층막(17)의 제1절연막(15)의 외주부 및 최하층의 제1절연막(15)에 연결되어 제2절연막(16)의 외주부를 둘러싸는 제1절연막(15)을 형성한다.
계속해서, 제3d도에 도시된 바와 같이, 상기 MOS트랜지스터의 소오스/드레인확산층(14)의 한쪽 확산층상의 상기 적층막(17)부 및 제1절연막(15)부에 하부캐패시터전극용 접속구멍(18)을 개공한다. 그리고, 제2절연막(16)의 에칭제인 예컨대 NH4F 등에 의해 상기 접속구멍(18)의 내벽으로부터 제2절연막(16)만을 제거한다. 이 경우, 제1절연막(15)은 에칭되지 않으므로, 접속구멍(18)의 내부에는 제1절연막(15)이 핀형상으로 남는다.
다음에, 제3e도에 도시된 바와 같이, 기판상의 전면에 다결정실리콘막을 퇴적하고, 접속구멍(18)을 통해 사기 MOS트랜지스터의 소오스/드레인확산층(14)의 한쪽과 접속을 취한다. 이 경우, 접속구멍(18) 내부의 핀형상의 제1절연막(15)의 표면에도 다결정실리콘막이 퇴적된다. 그리고, 상기 다결정실리콘막을 패터닝가공하여 하부캐패시터전극(19)을 형성한 후, 하부캐패시터전극(19)상에 캐패시터 게이트절연막(20)을 형성한다.
이어서, 기판상의 전면에 다결정실리콘막을 퇴적함으로써, 캐패시터 게이트절연막(20)상에 상부캐패시터전극(21)용 다결정실리콘막을 형성한다.
제4도는 제2h도에 도시한 적층형 캐패시터셀의 변형예를 나타낸 것으로, MOS트랜지스터상에 예컨대 CVD법에 의한 절연막(31)이 형성되고, 이 절연막(31)중 상기 MOS트랜지스터 소오스/드레인확산층(14)의 한쪽 확산층의 부분이 제거된 후에, 상기한 바와 같은 제2실시예와 마찬가지로 적층형 캐패시터셀이 형성되어 있으며, 제2h도와 동일한 부분에는 동일한 참조부호를 붙이고 있다.
[발명의 효과]
상술한 바와 같이 본 발명에 의하면, 적층형 캐패시터셀의 하부캐패시터전극의 표면적을 크게 하여 충분한 캐패시터용량을 얻을 수 있게 되고, 또한 가공에 따른 하부캐패시터전극끼리의 단락의 발생을 방지할 수 있게 되어 메모리의 한층의 고집적화에 적합한 반도체 기억장치 및 그 제조방법을 실현할 수 있게 된다.

Claims (8)

  1. 반도체 기체(基體)(10)와, 상기 반도체 기체내의 소오스 및 드레인영역(14)과, 이 소오스 및 드레인영역에 의해 규정된 채널영역상의 제1절연막(12) 및, 이 제1절연막상의 게이트전극(13)으로 이루어진 전계 효과 트랜지스터, 상기 게이트전극과 상기 소오스 및 드레인영역상의 제2절연막(15), 상기 제2절연막상의 제3절연막(16), 상기 제3절연막상의 제4절연막(15), 상기 제2, 제3, 및 제4절연막을 관통하여 상기 소오스 및 드레인영역의 한쪽을 노출시키는 개구(18), 상기 개구의 측벽에 형성된 홈, 상기 소오스 및 드레인영역의 한쪽과 상기 홈을 포함하는 상기 개구의 노출된 표면부상의 제1전극으로서의 제1도전층(19), 상기 제1도전층의 내측에 형성된 제5절연막(20) 및, 상기 제5절연막상의 제2전극으로서의 제2도전층(21)을 구비하고, 상기 제1 및 제2전극과 상기 제5절연막이 캐패시터를 구성하는 것을 특징으로 하는 반도체 기억장치.
  2. 반도체 기체(10)와, 상기 반도체 기체내의 소오스 및 드레인영역(14)과, 이 소오스 및 드레인영역에 의해 규정된 채널영역상의 제1절연막(12) 및, 제1절연막상의 게이트전극(13)으로 이루어진 전계효과 트랜지스터, 상기 게이트전극과 상기 소오스 및 드레인영역상의 제2절연막(15), 상기 제2절연막상에 형성된 제1 및 제2절연막으로 이루어진 적어도 하나의 적층막(17), 상기 제2절연막과 상기 적어도 하나의 적층막을 관통하여 상기 소오스 및 드레인영역의 한쪽을 노출시키는 개구(18), 상기 개구의 측벽에 형성된 홈, 상기 소오스 및 드레인영역의 한쪽과 상기 홈을 포함하는 상기 개구의 노출된 표면부상의 제1전극으로서의 제1도전층(19), 상기 제1도전층의 내측에 형성된 제5절연막(20) 및, 상기 제5절연막상의 제2전극으로서의 제2도전층(21)을 구비하고 상기 제1 및 제2전극과 상기 제5절연막이 캐패시터를 구성하는 것을 특징으로 하는 반도체 기억장치.
  3. 반도체 기체(10)와, 상기 반도체 기체내의 소오스 및 드레인영역(14)과, 이 소오스 및 드레인영역에 의해 규정된 채널영역상의 제1절연막(12) 및, 이 제1절연막상의 게이트전극(13)으로 이루어진 전계효과 트랜지스터, 상기 게이트전극 상면의 제2절연막(22), 상기 제2절연막과 상기 소오스 및 드레인영역상의 제3절연막(15), 상기 제3절연막상의 제4절연막(16), 상기 제4절연막상의 제5절연막(15), 상기 제3, 제4 및 제5절연막을 관통하여 상기 소오스 및 드레인영역의 한쪽과 상기 제2절연막의 일부를 노출시키는 개구(23), 상기 개구의 측벽에 형성된 홈, 상기 소오스 및 드레인영역의 한쪽과 상기 제2절연막의 상면 및 상기 홈을 포함하는 상기 개구의 노출된 표면부상의 제1전극으로서의 제1도전층(19), 상기 제1도전층의 내측에 형성된 제6절연막(20) 및, 상기 제6절연막상의 제2전극으로서의 제2도전층(21)을 구비하고, 상기 제1 및 제2전극과 상기 제6절연막이 캐패시터를 구성하는 것을 특징으로 하는 반도체 기억장치.
  4. 반도체 기체(10)와, 상기 반도체 기체내의 소오스 및 드레인영역(14)과, 이 소오스 및 드레인영역에 의해 규정된 채널영역상의 제1절연막(12) 및, 이 제1절연막상의 게이트전극(13)으로 이루어진 전계효과 트랜지스터, 상기 게이트전극과 상기 소오스 및 드레인영역상의 제2절연막(15), 상기 제2절연막상의 제3절연막(16), 상기 제2 및 제3절연막의 외측 표면상과 상기 제3절연막의 상면의 제4절연막(15), 상기 제2, 제3 및 제4절연막을 관통하여 상기 소오스 및 드레인영역의 한쪽을 노출시키는 개구(18), 상기 개구의 측벽에 형성된 홈, 상기 소오스 및 드레인영역의 한쪽과 상기 홈을 포함하는 상기 개구의 노출된 표면부상의 제1전극으로서의 제1도전층(19), 상기 제1도전층의 내측에 형성된 제5절연막(20) 및, 상기 제5절연막상의 제2전극으로서의 제2도전층(21)을 구비하고, 상기 제1 및 제2전극과 상기 제5절연막이 캐패시터를 구성하는 것을 특징으로 하는 반도체 기억장치.
  5. 반도체 기체(10)상에 소자분리산화막(11)을 형성하는 공정과, 상기 반도체 기체의 표면상에 제1절연막(12)을 매개해서 전계효과 트랜지스터의 게이트전극(13)을 형성하는 공정, 상기 반도체 기체의 표면상에 전계효과 트랜지스터의 소오스 및 드레인영역(14)을 형성하는 공정, 상기 게이트전극과 상기 소오스 및 드레인영역상에 제2절연막(15)을 퇴적하는 공정, 상기 제2절연막상에 제3절연막(16)을 퇴적하는 공정, 상기 제3절연막상에 제4절연막(15)을 퇴적하는 공정, 상기 제2, 제3 및 제4절연막을 제거하여 상기 소오스 및 드레인영역의 한쪽을 노출시키는 개구(18)를 형성하는 공정, 상기 개구의 측벽에 홈을 형성하는 공정, 상기 소오스 및 드레인영역의 한쪽과 상기 홈을 포함하는 상기 개구의 노출된 표면부상에 제1전극으로서의 제1도전층(19)을 형성하는 공정, 상기 제1도전층의 내측에 제5절연막(20)을 형성하는 공정 및, 상기 제5절연막상에 제2전극으로서의 제2도전층(21)을 형성하는 공정을 구비하고, 상기 제1 및 제2 전극과 상기 제5절연막이 캐패시터를 구성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  6. 반도체 기체(10)상에 소자분리산화막(11)을 형성하는 공정과, 상기 반도체 기체의 표면상에 제1절연막(12)을 매개해서 전계효과 트랜지스터의 게이트전극(13)을 형성하는 공정, 상기 반도체 기체의 표면상에 전계효과 트랜지스터의 소오스 및 드레인영역(14)을 형성하는 공정, 상기 게이트전극과 상기 소오스 및 드레인영역상에 제2절연막(15)을 퇴적하는 공정, 상기 제2절연막상에 제1 및 제2절연막으로 이루어진 적어도 하나의 적층막(17)을 퇴적하는 공정, 상기 제2절연막과 상기 적어도 하나의 적층막을 제거하여 상기 소오소 및 드레인영역의 한쪽을 노출시키는 개구(18)을 형성하는 공정, 상기 개구의 측벽에 홈을 형성하는 공정, 상기 소오스 및 드레인영역의 한쪽과 상기 홈을 포함하는 상기 개구의 노출된 표면부상에 제1전극으로서의 제1도전층(19)을 형성하는 공정, 상기 제1도전층의 내측에 제5절연막(20)을 퇴적하는 공정 및 , 상기 제5절연막상에 제2전극으로서의 제2도전층(21)을 형성하는 공정을 구비하고, 상기 제1 및 제2전극과 상기 제5절연막이 캐패시터를 구성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  7. 반도체 기체(10)상에 소자분리산화막(11)을 형성하는 공정과, 상기 반도체 기체의 표면상에 제1절연막(12)을 매개해서 전계효과 트랜지스터의 게이트전극(13)을 형성하는 공정, 상기 반도체 기체의 표면상에 전계효과 트랜지스터의 소오스 및 드레인영역(14)을 형성하는 공정, 상기 게이트전극의 상면에 제2절연막(22)을 퇴적하는 공정, 상기 제2절연막과 상기 소오스 및 드레인영역상에 제3절연막(15)을 퇴적하는 공정, 상기 제3절연막상에 제4절연막(16)을 퇴적하는 공정, 상기 제4절연막상에 제5절연막(15)을 퇴적하는 공정, 상기 제3, 제4 및 제5절연막을 제거하여 상기 소오스 및 드레인영역의 한쪽과 상기 제2절연막의 일부를 노출시키는 개구(23)을 형성하는 공정, 상기 개구의 측벽에 홈을 형성하는 공정, 상기 소오스 및 드레인영역의 한쪽과 상기 제2절연막의 상면 및 상기 홈을 포함하는 상기 개구의 노출된 표면부상에 제1전극으로서의 제1도전층(19)을 형성하는 공정, 상기 제1도전층의 내측에 제6절연막(20)을 퇴적하는 공정 및, 상기 제6절연막상에 제2전극으로서의 제2도전층(21)을 형성하는 공정을 구비하고, 상기 제1 및 제2전극과 상기 제6절연막이 캐패시터를 구성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  8. 반도체기체(10)상에 소자분리산화막(11)을 형성하는 공정과, 상기 반도체기체의 표면상에 제1절연막(12)을 매개해서 전계효과 트랜지스터의 게이트전극(13)을 형성하는 공정, 상기 반도체기체의 표면상에 전계효과 트랜지스터의 소오스 및 드레인영역(14)을 형성하는 공정, 상기 게이트전극과 상기 소오스 및 드레인영역상에 제2절연막(15)을 퇴적하는 공정, 상기 제2절연막상에 제3절연막(16)을 퇴적하는 공정, 상기 제2 및 제3절연막의 외측 표면상과 상기 제3절연막의 상면에 제4절연막(15)을 퇴적하는 공정, 상기 제2, 제3 및 제4절연막을 제거하여 상기 소오스 및 드레인영역의 한쪽을 노출시키는 개구(18)를 형성하는 공정, 상기 개구의 측벽에 홈을 형성하는 공정, 상기 소오스 및 드레인영역의 한쪽과 상기 홈을 포함하는 상기 개구의 노출된 표면부상에 제1전극으로서의 제1도전층(19)을 형성하는 공정, 상기 제1도전층의 내측에 제5절연막(20)을 퇴적하는 공정 및, 상기 제5절연막상에 제2전극으로서의 제2도전층(21)을 형성하는 공정을 구비하고, 상기 제1 및 제2전극과 상기 제5절연막이 캐패시터를 구성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
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