DE19643904C1

DE19643904C1 - Kondensatoranordnung in einer dynamischen Speichereinrichtung und Herstellverfahren

Info

Publication number: DE19643904C1
Application number: DE19643904A
Authority: DE
Inventors: Thomas Chang; Liang-Choo Hsia
Original assignee: Mosel Vitelic Inc
Current assignee: Promos Technologies Inc
Priority date: 1996-10-30
Filing date: 1996-10-30
Publication date: 1998-05-14
Anticipated expiration: 2016-10-31

Description

Die Erfindung betrifft eine Kondensatoranordnung in einer dynamischen Speichereinrichtung nach dem Oberbegriff des Patentanspruches 1 sowie ein Verfahren zum Herstellen einer solchen Anordnung.

Aus der Druckschrift DE 42 29 361 A1 geht eine Kondensa toranordnung der eingangs genannten Art hervor. Sie weist auf einem Halbleitersubstrat eine Gate-Anordnung sowie eine Isolation auf. Auf dieser Isolation befindet sich eine wei tere Gate-Anordnung. Eine Mehrzahl von Schichten überdecken die Gate-Anordnung und die Isolation mit der darauf befind lichen weiteren Gate-Anordnung, wobei jede abwechseln de Schicht eine Dichte besitzt, die sich von derjenigen der unmittelbar benachbarten Schichten unterscheidet. Ein Kon taktloch ist in der Mehrzahl der Schichten ausgebildet und legt das Halbleitersubstrat frei, wobei die Mehrzahl der Schichten Ränder besitzen, die in dem Kontaktloch mit einer gerippten Konfiguration freiliegen. Es sind zwei Schichten aus einem halbleitenden Material und eine Schicht aus einem dielektrischen Material in dem Kontaktloch abge schieden.

Bei sogenannten DRAM-Anordnungen (Dynamische RAM-Anordnungen) sind kleine Abmessungen und hohe Kapazitäts werte pro Flächeneinheit der Kondensatoranordnung wün schenswert, um große Ladungsspeicherkapazitäten zu errei chen. Die Kondensatoren werden üblicherweise durch wenig stens zwei Schichten aus Polysilizium und eine Schicht aus einem dielektrischen Material gebildet. Die Polysilizium kondensatoren werden bei DRAM-Anwendungen in einem großen Maße verwendet, die eine dünne Oxidschicht zur Bildung ei ner Oxid-Sandwichschicht zwischen zwei Polysiliziumschich ten erfordern, um eine Kondensatoranordnung mit einer hohen Kapazität zu bilden.

In modernen Speichereinrichtung werden, während die Dimen sionen der Einrichtungen fortwährend weiter miniaturisiert werden, Verfahren zur Verringerung der Kondensatorgröße in horizontaler Richtung immer kritischer. Bei einem solchen Verfahren wird eine Kondensatoranordnung über die Bitlei tung auf der Oberfläche eines Siliziumsubstrates geschich tet. Die geschichtete Kondensatoranordnung besteht aus ei ner Schicht aus einem dielektrischen Material, wie bei spielsweise aus Siliziumoxid oder Oxid-Nitrid-Oxid, das zwischen zwei Schichten aus Polysilizium angeordnet ist. Die effektive Kapazität einer geschichteten Kondensatoran ordnung ist wegen ihres vergrößerten Flächenbereiches grö ßer als diejenige einer herkömmlichen planaren Anordnung.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Kondensatoranordnung der eingangs genannten Art dahingehend zu verbessern, daß sie eine verbesserte Kapazität aufweist, wobei jedoch die Höhe der Kondensatoranordnung nicht we sentlich vergrößert werden soll. Zudem soll durch die Er findung ein Verfahren zur Herstellung dieser Kondensatoran ordnung geschaffen werden.

Diese Aufgabe wird durch eine Kondensatoranordnung mit den Merkmalen des Patentanspruches 1 und ein Verfahren mit den Merkmalen des Patentanspruches 7 gelöst.

Ein wesentlicher Vorteil der Erfindung besteht darin, daß die vorliegende Kondensatoranordnung eine vergrößerte La dungskapazität besitzt. Vorteilhafterweise beinhaltet die vorliegende Kondensatoranordnung die Abscheidung einer Mehrzahl von Oxidschichten, wobei jedoch die Gesamthöhe der Anordnung erhalten bleibt. Vorteilhafterweise weist die er findungsgemäße Kondensatoranordnung durch die Abscheidung einer Mehrzahl von Oxidschichten eine vergrößerte Seiten wandfläche auf, wobei jede Schicht durch eine Abscheide technik abgeschieden wird, die sich von derjenigen unter scheidet, die zur Abscheidung der unmittelbar benachbarten Schichten angewendet wird. Vorteilhafterweise weist die vorliegende Kondensatoranordnung für eine DRAM-Einrichtung eine vergrößerte Seitenwandfläche auf, die durch eine Mehr zahl von Oxidschichten erreicht wird, wobei jede Schicht abwechselnd durch eine andere Technik abgeschieden wird, die aus einer thermischen CVD-Technik und einer Plasma-CVD-Technik ausgewählt wird. Jede Oxidschicht besitzt eine Dichte, die sich von derjenigen der unmittelbar benachbar ten Schichten unterscheidet. Ein weiterer Vorteil besteht darin, daß die erfindungsgemäße Kondensatoranordnung eine vergrößerte Seitenwandfläche aufweist, die durch Vorsehen einer Mehrzahl von Oxidschichten erhalten wird, die durch ein Ätzmittel geätzt werden können, die für unterschiedli che Oxidschichten unterschiedliche Ätzselektivitäten besit zen. Vorteilhafterweise wird durch die Erfindung eine Kon densatoranordnung geschaffen, die eine vergrößerte Seiten wandfläche aufweist, die durch eine Mehrzahl von Oxid schichten erzeugt wird, wobei die Schichten mit einer Säure geätzt werden, die ein Ätz-Selektivitätsverhältnis von we nigstens 1 : 4 für die verschiedenen Oxidschichten besitzt.

Im folgenden werden die Erfindung und deren Ausgestaltungen im Zusammenhang mit den Fig. näher erläutert. Es zeigen:

Fig. 1 in vergrößerter Darstellung ein Halbleiter substrat mit einer Mehrzahl von auf seiner oberen Seite abgeschiedenen Oxidschichten;

Fig. 2 in vergrößerter Darstellung das Halbleiter substrat der Fig. 1, wobei auf dem Halbleiter substrat eine Kontaktöffnung ausgebildet ist und

Fig. 3 in vergrößerter Darstellung einen Querschnitt durch die erfindungsgemäße Kondensatoranordnung mit einer Mehrzahl von Oxidschichten, die zur Bildung einer gerippten Oberflächenkonfiguration mit unterschiedlichen Selektivitäten geätzt sind.

Bei zukünftigen modernen DRAM-Anordnungen ist eine vergrö ßerte Ladungsspeicherung der Kondensatoranordnung von gro ßer Bedeutung. Ein Verfahren zur Herstellung einer solchen Kondensatoranordnung besteht darin, die Fläche des Spei cherknotens zu vergrößern, ohne daß die Gesamtabmessungen der Kondensatoranordnung in horizontaler Richtung vergrö ßert werden. Erfindungsgemäß wird eine in vertikaler Rich tung gerippte Seitenwandstruktur der Oxidschichtanordnung zur Vergrößerung der Fläche der Speicherzelle der Kondensa toranordnung geschaffen. Bei dem Herstellungsverfahren wer den abwechselnd nach einem thermischen CVD-Verfahren und einem Plasma-CVD-Verfahren Oxidschichten abgeschieden und diese werden selektiv naßgeätzt.

Die Erfindung betrifft ein Verfahren zur Herstellung einer Kondensatoranordnung mit einer vergrößerten Ladungsspei cherkapazität und eine Kondensatoranordnung, die nach die sem Verfahren hergestellt wird. Gemäß Fig. 1 wird auf ei nem P-Halbleitersubstrat 40 aus einem Halbleitermaterial eine Feld-Oxidschicht 44 zuerst bis zu einer Dicke, die zwischen etwa 300 nm und etwa 550 nm liegt, durch einen thermischen Oxidationsprozeß ausgebildet. Die Feld-Oxidschicht 44 wird verwendet, um die auf dem Halbleiter substrat 40 auszubildenden IC-Einrichtungen zu isolieren. Ein Metall-Oxid-FET (Feldeffekttransistor), der aus einer Gate-Oxidschicht 32, einer Gate-Anordnung 42, Seitenwand-Zwischenschichten 34 und einem N⁺ dotierten Source-Bereich 36 sowie einem N⁺ dotierten Drain-Bereich 38 besteht, wird in dem Halbleiter-Substrat 40 ausgebildet. Die Gate-Oxidschicht 32 wird durch einen thermischen Oxidationspro zeß auf der Oberfläche des Halbleitersubstrates 40 bis zu einer Dicke hergestellt, die zwischen etwa 5 nm und 20 nm liegt. Die Gate-Anordnung 42 wird im allgemeinen durch eine chemische Dampfabscheidung bei einem niedrigen Druck (LPCVD) hergestellt, wobei eine Polysiliziumschicht von et wa 100 nm bis etwa 300 nm Dicke zuerst abgeschieden wird, woraufhin eine nicht dargestellte Oxidschicht durch einen weiteren LPCVD-Prozeß aus einer Mischung eines Reaktionsga ses von TEOS, N₂O und O₂ abgeschieden wird. Die Oxidschicht, die eine Dicke zwischen etwa 50 nm und etwa 120 nm besitzt, wird bei einer Reaktionstemperatur von etwa 720°C und einem Kammerdruck von etwa 250 mTorr abgeschieden. Nach der Ab scheidung der Oxidschicht wird die Gate-Anordnung 42 durch Fotolithographie- und Ätzprozesse zum Wegätzen des unnöti gen Oxids und Polysiliziums ausgebildet. Ein Ionenimplanta tionsprozeß, der Phosphorionen verwendet, wird dann ausge führt um die leicht N⁻ dotierten Source- und Drainbereiche (nicht dargestellt) auszubilden.

Beim nächsten Herstellungsschritt wird die dielektrische Schicht abgeschieden und durch einen isotropen Ätzprozeß geätzt, um die Seitenwandzwischenschichten 34 an der Gate-Anordnung 42 zu bilden. Die dielektrische Schicht wird im allgemeinen aus Siliziumdioxid durch einen LPCVD-Prozeß ab geschieden, wobei eine Reaktionsgasmischung von TEOS, N₂O und O₂ verwendet wird. Die Dicke der abgeschiedenen dielek trischen Schicht liegt zwischen etwa 50 nm und etwa 150 nm. Eine Ionenimplantationstechnik wird dann angewendet, um die stark dotierten N⁺ Source- und Drainbereiche 36, mit Arsenionen herzustellen. Auf der Oberfläche der Feldoxidschicht 44 wird ebenfalls eine durchgehende Gate-Anordnung 46 aus gebildet.

Eine dünne Nitrid-Ätz-Stoppschicht (nicht dargestellt) wird vor der Abscheidung der Oxidzwischenschicht abgeschieden.

Die Nitrid-Ätzstoppschicht sollte vor der Ausbildung des Kontaktes der Kondensatoranordnung entfernt werden. Es wird eine Mehrzahl von Oxidschichten abwechselnd nach einer thermischen CVD-Technik und einer Plasma-CVD-Technik abge schieden werden. Wie dies die Fig. 1 zeigt, werden die Schichten 50, 52, 54 und 56 nach einem thermischen CVD-Verfahren abgeschieden, das bei einer Kammertemperatur von 800°C oder mehr ausgeführt werden kann. Beispielsweise kann dies durch die folgenden Reaktionen erfolgen:

SiH₄+N₂O→SiO₂+H₂O+N₂ bei 800°C

SiCl₂H₂+2N₂O→SiO₂+N₂+HC bei 900°C

Die Dicke jeder einzelnen Schicht liegt im Bereich zwischen etwa 10 nm und etwa 50 nm. Abwechselnd werden die Schichten 58, 60 und 62 nach einem Plasma-CVD-Verfahren abgeschieden, wobei die Abscheidetemperatur zwischen 400°C und 500°C liegt. Beispielsweise werden sie durch ein CVD-Verfahren bei einem Unteratmosphärendruck

SiH₄+O₂→SiO₂+H₂ bei <500°C

oder einem CVD-Verfahren beim Atmosphärendruck

SiH₄+O₂→SiO₂+H₂ bei 400°C

abgeschieden.

Es wurde auch herausgefunden, daß beim erfindungsgemäßen Verfahren ein TEOS-Oxid nicht bevorzugt wird. Eine geeigne te Dicke für die einzelnen Schichten des Plasma-CVD-Oxids liegt zwischen etwa 10 nm und etwa 50 nm. Die Gesamtdicke aller Oxidschichten, die in der Fig. 1 gezeigt sind, liegt in einem Bereich zwischen etwa 100 nm und etwa 500 nm.

Die thermische CVD-Abscheidung und die Plasma-CVD-Abscheidung der Oxidschichten kann in einer üblichen Ab scheidekammer ausgeführt werden.

Nachdem die abwechselnden Oxidschichten abgeschieden sind, werden die Prozesse zur Herstellung des Musters für die Kontaktöffnung der Kondensatoranordnung und die fotolitho graphischen Prozesse an der oberen Seite der Oxidschicht 56 ausgeführt. Durch die Anwendung einer Plasma-Ätztechnik (oder einer reaktiven Ionen-Ätztechnik) die an der Nitrid-Ätzstoppschicht anhält, wird ein gerades Kontaktloch 66 ausgebildet, um einen Kontaktbereich 68 des Halbleiter substrates 40 freizulegen. Die Seitenwände 70 und 72 des Kontaktloches 66 sind nach dem Plasma-Ätz-Prozeß relativ glatt, weil das Plasma zwischen den Oxidschichten nicht un terscheidet, die nach dem thermischen CVD-Verfahren und nach dem Plasma-CVD-Verfahren hergestellt wurden.

In einem nachfolgenden Naßätzprozeß mit Fluorwasserstoff (der auch als HF-Naßdekorationsprozeß bezeichnet wird), der auf den verschiedenen Dichten der Oxidschichten 50, 52, 54, 56, 58, 60, 62, die durch das thermische CVD-Verfahren und das Plasma-CVD-Verfahren hergestellt wurden, beruht, be trägt die Ätzselektivität zwischen dem thermischen CVD und dem Plasma-CVD in einem auf Säure basierenden Ätzmittel, wie beispielsweise Fluorwasserstoff, etwa 1 : 4. Wie dies die Fig. 3 zeigt, sind, nachdem ein Naßätzprozeß in Fluorwas serstoff ausgeführt wurde, die Seitenwände 70 und 72 des Kontaktloches 66 zu einer gerippten Konfiguration geätzt.

Das Ätzmittel Fluorwasserstoff weist in Bezug auf die Oxid schichten 58, 60, 62, die nach dem Plasma-CVD-Verfahren hergestellt wurden, eine höhere Selektivität und in Bezug auf die Oxidschichten 50, 52, 54, 56, die nach dem thermi schen CVD-Verfahren hergestellt wurden, eine niedrigere Se lektivität auf. Es wird vermutet, daß die Dichten der bei den Schichtarten sich um etwa wenigstens 10% unterscheiden. Als Ergebnis werden die nach dem Plasma-CVD-Verfahren her gestellten Oxidschichten 58, 60, 62 mehr geätzt als die nach dem thermischen CVD-Verfahren hergestellten Schichten 50, 52, 54, 56. Dies führt zu einer gerippten Struktur an den Seitenwänden 70 und 72. Diese gerippte Seitenwand ver größert den an den Seitenwänden der Kondensatoranordnung verfügbaren Oberflächenbereich beträchtlich. Die Ätzselek tivität der Oxidschichten 50, 52, 54, 56, 58, 60, 62 kann auch durch Prozeßparameter gesteuert werden, die beim Ab scheideprozeß verwendet werden. Beispielsweise können der Spalt (oder der Elektrodenabstand), der Gasdruck des Reak tionsmittels und der Plasma-Leistungspegel die Eigenschaf ten der erhaltenen Oxidschicht und folglich auch ihre Ätz selektivität beeinflussen.

In einem nachfolgenden Herstellungsschritt werden die Ni tridschicht am Bereich des Zellkontaktes weggeätzt. Ein Knoten-Polysilizium (2P) von etwa 100 nm bis etwa 200 nm Dicke wird abgeschieden und in-situ zur Bildung eines Kno tens dotiert. Nach dem 2P-Fotolithographie- und einem 2P-Ätzprozeß wird eine flüssige Säure (Fluorwasserstoff) ver wendet, um die Oxidschicht zu strippen. Es endet an der Ni tridschicht. Eine Schicht aus dünnem zerklüfteten Polysili zium wird dann abgeschieden und in-situ mit einer dünnen dielektrischen Schicht aus Oxid-Nitrid-Oxid (oder Oxyni trid) von etwa 3 nm bis etwa 10 nm Dicke, auf der oberen Seite dotiert. In dem letzten Herstellungsschritt wird ein P3-Polysilizium (oder eine Kondensator-Plattenschicht) mit einer Dicke von etwa 150 nm bis etwa 300 nm auf der oberen Seite abgeschieden, um die Kondensatoranordnung 66 zu bil den. Auf diese Weise wird nach dem erfindungsgemäßen Ver fahren eine Kondensatoranordnung mit einer wesentlich ver besserten Ladungs-Speicherkapazität hergestellt. Nachdem die üblichen Polysiliziumschichten und eine dielektrische Schicht (nicht dargestellt) in dem Kontaktloch 66 abge schieden sind, ist eine Kondensatorzelle hergestellt, die eine beträchtlich verbesserte Ladungs-Speicherkapazität be sitzt.

Es wird darauf hingewiesen, daß Fluorwasserstoff nur als ein Mittel für die Naßätzung genannt wurde, das eine geeig nete Selektivität zwischen den Oxidschichten 50, 52, 54, 56, 58, 60, 62 aufweist, die nach den verschiedenen Techni ken hergestellt wurden. Andere Ätzmittel, die eine ähnlich geeignete Selektivität zwischen den Oxidschichten aufwei sen, können ebenfalls verwendet werden, um dasselbe ge wünschte Ergebnis zu erzielen, das mit Fluorwasserstoff er reicht wird.

Claims

1. Kondensatoranordnung in einer dynamischen Speicherein richtung mit:

a) einem Halbleitersubstrat (40),
b) einer Gate-Anordnung (42) und einer Isolation (44) auf der Oberfläche des Halbleitersubstrates (40), wobei sich auf der Oberfläche der Isolation (44) eine weitere Gate-Anordnung (46) befindet.
c) einer Mehrzahl von Schichten (50, 52, 56; 58, 60, 62), die die Gate-Anordnung (42) und die Isolation (44) mit der darauf befindlichen weiteren Gate-Anordnung (46) überdecken, wobei jede abwechselnde Schicht eine Dichte besitzt, die sich von derjenigen der unmittelbar benach barten Schichten unterscheidet,
d) einem Kontaktloch (66), das in der Mehrzahl der Schichten (50, 52, 56; 58, 60, 62) ausgebildet ist und das Halbleitersubstrat (40) freilegt, wobei die Mehrzahl der Schichten Ränder besitzen, die in dem Kontaktloch (66) mit einer gerippten Konfiguration freiliegen, und
e) wenigstens zwei Schichten aus einem halbleitenden Material und einer dazwischen angeordneten Schicht aus einem dielektrischen Mate rial, die in dem Kontaktloch (66) abgeschieden sind, da durch gekennzeichnet, daß die Mehrzahl der Schichten Oxidschichten sind.

2. Kondensatoranordnung nach Anspruch 1, dadurch gekenn zeichnet, daß die Isolation (44) eine durch örtliche thermische Oxidation des Halbleitersubstrates (40) er zeugte Oxidation ist.

3. Kondensatoranordnung nach Anspruch 1 oder 2, dadurch ge kennzeichnet, daß die Mehrzahl der Oxidschichten wenig stens zwei Schichten umfaßt.

4. Kondensatoranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Mehrzahl der Oxidschich ten 2 bis 20 Schichten umfaßt.

5. Kondensatoranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jede der abwechselnden Oxid schichten eine Dichte aufweist, die wenigstens 10% größer oder kleiner ist als diejenige der unmittelbar benachbar ten Schichten.

6. Kondensatoranordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Mehrzahl der Oxidschich ten eine Gesamtdicke aufweist, die zwischen etwa 50 nm und etwa 500 nm, vorzugsweise zwischen etwa 100 nm und etwa 300 nm liegt.

7. Verfahren zur Herstellung einer Kondensatoranordnung mit den folgenden Schritten:

a) Herstellung einer Gate-Anordnung (32) und einer Isolation (44) auf der Oberfläche eines Halbleiter substrates (40), sowie einer weiteren Gate-Anordnung (46) auf der Isolation,
b) Abscheiden einer Mehrzahl von Schichten (50, 52, 56; 58, 60, 62) oberhalb der Gate-Anordnung (42) und der Isolation (44) mit der weiteren Gate-Anordnung (46) ab wechselnd nach einem thermischen CVD-Abscheideverfahren und einem Plasma-CVD-Abscheideverfahren,
c) Ätzen durch die Mehrzahl der Schichten (50, 52, 56; 58, 60, 62) zur Herstellung eines Kontaktloches (66) des Kondensators mit einer Plasma-Ätztechnik,
d) Ätzen der Mehrzahl der Schichten (50, 52, 56; 58, 60, 62) mit einem Ätzmittel, das zwischen den thermisch abgeschiedenen CVD-Oxidschichten und Plasma-CVD-Oxidschichten eine ausreichende Ätzselektivität besitzt, so daß eine gerippte Seitenwand in dem Kontaktloch (66) nach dem Ätzschritt erzeugt wird, und
e) Abscheiden von halbleitenden Schichten und einer isolierenden Schicht in dem Kontaktloch (66) zur Bildung des Kondensators, dadurch gekennzeichnet, daß die Mehr zahl der Schichten durch Oxidschichten gebildet werden.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Isolation (44) durch eine örtliche thermische Oxida tion des Halbleitersubstrates (40) erzeugt wird.

9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Mehrzahl der Oxidschichten wenigstens zwei Schichten umfaßt.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Mehrzahl der Oxidschichten 2 bis 20 Schichten umfaßt. 11. Verfahren nach einem der Ansprüche 7 bis 10, dadurch ge kennzeichnet, daß als Ätzmittel eine Fluorsäure verwendet wird.

12. Verfahren nach einem der Ansprüche 7 bis 11, dadurch ge kennzeichnet, daß die Plasma-Ätztechnik aus einer Gruppe ausgewählt wird, die eine magnetisch verstärkte reaktive Ionenätztechnik, eine elektronische Zykloton-Resonanztechnik und eine reaktive Ionenätztechnik umfaßt.

13. Verfahren nach einem der Ansprüche 7 bis 12, dadurch ge kennzeichnet, daß als Ätzmittel Fluorwasserstoff verwen det wird.

14. Verfahren nach einem der Ansprüche 7 bis 13, dadurch ge kennzeichnet, daß die Mehrzahl der Oxidschichten eine Ge samtdicke zwischen etwa 50 nm und etwa 500 nm und vor zugsweise etwa zwischen 100 nm und etwa 300 nm besitzt.

15. Verfahren nach einem der Ansprüche 7 bis 14, dadurch ge kennzeichnet, daß jede Schicht der Mehrzahl der Oxid schichten eine Dicke besitzt, die zwischen etwa 10 nm und etwa 50 nm liegt.