JP2786029B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2786029B2 JP2786029B2 JP3196349A JP19634991A JP2786029B2 JP 2786029 B2 JP2786029 B2 JP 2786029B2 JP 3196349 A JP3196349 A JP 3196349A JP 19634991 A JP19634991 A JP 19634991A JP 2786029 B2 JP2786029 B2 JP 2786029B2
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- JP
- Japan
- Prior art keywords
- semiconductor device
- photoresist
- protective film
- manufacturing
- semiconductor
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- Expired - Lifetime
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- Formation Of Insulating Films (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に配線の腐食やデバイスの劣化を防ぐための
保護膜の製造方法に関する。
に関し、特に配線の腐食やデバイスの劣化を防ぐための
保護膜の製造方法に関する。
【０００２】
【従来の技術】図２を用いて従来の半導体装置の保護膜
形成方法を説明する図２（ａ）までの製造フローを簡単
に説明する。まずＭＯＳトランジスタを形成するために
必要であるＰ型領域２，Ｎ型領域３となるウエル領域
（Ｐウエル，Ｎウエル）を形成する。さらに素子分離領
域を形成するために局所酸化方式により、厚い酸化膜領
域４（フィールド）とそれに囲まれたＭＯＳトランジス
タを形成する拡散層領域を形成する。次に素子領域に相
当するウエハ表面を酸化してゲート酸化膜を形成し、そ
の上にゲートとなる多結晶シリコン膜を堆積させる。次
にゲート部５を残して他の部分をエッチングし、ゲート
部とフィールド酸化膜をマスクにしてイオン打込みを行
ない、熱処理を行って拡散層６を形成する。この後配線
間の絶縁性を保つための層間膜７を堆積させ、拡散層へ
配線を接続するためのコンタクト穴あけのエッチング処
理を行ない配線となるアルミニウム８を堆積させ、パタ
ーンニングを行う。次に図２（ｂ）に示すように保護膜
９を成長させ、図２（ｃ）に示すようにフォトレジスト
を塗布し、露光，現像してパターニングを行う。そし
て、図２（ｄ）に示すように電極部となる部分の保護膜
をエッチングし、最後に図２（ｅ）に示すようにフォト
レジストを除去することにより、従来まで保護膜を形成
していた。
形成方法を説明する図２（ａ）までの製造フローを簡単
に説明する。まずＭＯＳトランジスタを形成するために
必要であるＰ型領域２，Ｎ型領域３となるウエル領域
（Ｐウエル，Ｎウエル）を形成する。さらに素子分離領
域を形成するために局所酸化方式により、厚い酸化膜領
域４（フィールド）とそれに囲まれたＭＯＳトランジス
タを形成する拡散層領域を形成する。次に素子領域に相
当するウエハ表面を酸化してゲート酸化膜を形成し、そ
の上にゲートとなる多結晶シリコン膜を堆積させる。次
にゲート部５を残して他の部分をエッチングし、ゲート
部とフィールド酸化膜をマスクにしてイオン打込みを行
ない、熱処理を行って拡散層６を形成する。この後配線
間の絶縁性を保つための層間膜７を堆積させ、拡散層へ
配線を接続するためのコンタクト穴あけのエッチング処
理を行ない配線となるアルミニウム８を堆積させ、パタ
ーンニングを行う。次に図２（ｂ）に示すように保護膜
９を成長させ、図２（ｃ）に示すようにフォトレジスト
を塗布し、露光，現像してパターニングを行う。そし
て、図２（ｄ）に示すように電極部となる部分の保護膜
をエッチングし、最後に図２（ｅ）に示すようにフォト
レジストを除去することにより、従来まで保護膜を形成
していた。
【０００３】
【発明が解決しようとする課題】従来までは、保護膜を
形成するために、保護膜成長フォトレジスト塗布・パタ
ーンニング，保護膜エッチング，フォトレジスト除去と
いった工程が必要であり、保護膜形成においては工期短
縮，コスト低減を達成するのは困難であった。
形成するために、保護膜成長フォトレジスト塗布・パタ
ーンニング，保護膜エッチング，フォトレジスト除去と
いった工程が必要であり、保護膜形成においては工期短
縮，コスト低減を達成するのは困難であった。
【０００４】本発明の目的は、半導体装置の保護膜形成
において、工期短縮、コスト低減を達成することを目的
とする。
において、工期短縮、コスト低減を達成することを目的
とする。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に本発明の半導体装置の製造方法は、アルミニウム堆
積、パターンニング後アルミニウム上に直接フォトレジ
ストを塗布し、電極部を開孔するために露光、現像す
る。その後フォトレジストをシリコン原子の高ドーズイ
オン打込みで硬化させ、このレジスト自体を保護膜とす
るものである。
に本発明の半導体装置の製造方法は、アルミニウム堆
積、パターンニング後アルミニウム上に直接フォトレジ
ストを塗布し、電極部を開孔するために露光、現像す
る。その後フォトレジストをシリコン原子の高ドーズイ
オン打込みで硬化させ、このレジスト自体を保護膜とす
るものである。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例を説明するための工程順
に示した半導体素子の断面図である。図１（ａ）は配線
となるアルミニウムのパターンニングまで終わった状態
を示している。この状態から従来までは、保護膜となる
膜を成長させていたが、本発明では、図１（ｂ）に示す
ように、フォトレジストをウエハ全面に塗布し、電極部
を開孔するために露光，現像を行う。この後図１（Ｃ）
に示すように、フォトレジストに対し高ドーズのイオン
打込みを行う。有機物であるフォトレジストは、この高
ドーズのイオン打込みで表面が焼け、硬くなるわけであ
る。このイオン打込みに関しては、注入原子の種類に気
をつける必要があり、例えば、金属原子をレジストに打
込むとリークの原因となったり、デバイスの劣化を招く
ことになるのでシリコン原子等の半導体あるいは絶縁体
の原子を打込むのが適切である。またドーズ量に関して
も、アルミニウム電極部の導電性が損なわれず、かつ充
分レジストが硬化するよう制御しなければならない。例
えばシリコン原子を打込む時は１×１０ 14 乃至１×１０
18 ａｔｏｍｓ／ｃｍ 2 の間に最適点がある。もちろんレ
ジストの種類によってこの値も多少増減する。このよう
にして得られたフォトレジストは、保護膜として充分耐
性を持ち組立工程でのモールド封入に対しても従来まで
の保護膜と同等の強度・保護能力を備えている。
る。図１は、本発明の一実施例を説明するための工程順
に示した半導体素子の断面図である。図１（ａ）は配線
となるアルミニウムのパターンニングまで終わった状態
を示している。この状態から従来までは、保護膜となる
膜を成長させていたが、本発明では、図１（ｂ）に示す
ように、フォトレジストをウエハ全面に塗布し、電極部
を開孔するために露光，現像を行う。この後図１（Ｃ）
に示すように、フォトレジストに対し高ドーズのイオン
打込みを行う。有機物であるフォトレジストは、この高
ドーズのイオン打込みで表面が焼け、硬くなるわけであ
る。このイオン打込みに関しては、注入原子の種類に気
をつける必要があり、例えば、金属原子をレジストに打
込むとリークの原因となったり、デバイスの劣化を招く
ことになるのでシリコン原子等の半導体あるいは絶縁体
の原子を打込むのが適切である。またドーズ量に関して
も、アルミニウム電極部の導電性が損なわれず、かつ充
分レジストが硬化するよう制御しなければならない。例
えばシリコン原子を打込む時は１×１０ 14 乃至１×１０
18 ａｔｏｍｓ／ｃｍ 2 の間に最適点がある。もちろんレ
ジストの種類によってこの値も多少増減する。このよう
にして得られたフォトレジストは、保護膜として充分耐
性を持ち組立工程でのモールド封入に対しても従来まで
の保護膜と同等の強度・保護能力を備えている。
【０００７】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法では、アルミニウム配線後に保護膜を成長さ
せ、エッチングするという工程を省き、フォトレジスト
を塗布し、その上に非導電性のシリコン原子を高ドーズ
でイオン注入して硬化させて、その硬化したフォトレジ
スト自体を保護膜とするため、配線間のリーク、即ち、
デバイスの劣化が無く、更には工期短縮，コスト低減と
いう効果も得られる。
の製造方法では、アルミニウム配線後に保護膜を成長さ
せ、エッチングするという工程を省き、フォトレジスト
を塗布し、その上に非導電性のシリコン原子を高ドーズ
でイオン注入して硬化させて、その硬化したフォトレジ
スト自体を保護膜とするため、配線間のリーク、即ち、
デバイスの劣化が無く、更には工期短縮，コスト低減と
いう効果も得られる。
【図１】本発明の一実施例を説明するために工程順に示
した半導体素子の断面図である。
した半導体素子の断面図である。
【図２】従来の半導体装置の製造方法を説明するために
工程順に示した半導体素子の断面図である。
工程順に示した半導体素子の断面図である。
１ 半導体基板 ２ Ｐウエル ３ Ｎウエル ４ フィールド酸化膜 ５ 多結晶シリコンゲート ６ 拡散層 ７ 層間絶縁膜 ８ アルミニウム配線 ９ 保護膜 １０ フォトレジスト
Claims (2)
- 【請求項１】 半導体基板に半導体素子及び半導体素子
を保護する絶縁膜を形成する工程と、前記半導体素子を
相互に接続するために前記絶縁膜の所定領域に開孔部を
開孔する工程と、前記半導体素子を相互に接続するため
にアルミニウム配線を形成する工程と、前記アルミニウ
ム配線の形成された前記半導体基板上にフォトレジスト
を塗布する工程と、前記フォトレジストを露光，現像し
パット部を開孔する工程と、前記パット部の開孔された
フォトレジスト自体を硬化させる工程と、前記硬化され
たフォトレジストをそのまま保護膜とする工程と、から
なる半導体装置の製造方法において、前記フォトレジス
ト自体を硬化させる工程がシリコン原子をイオン注入す
る工程であることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記イオン注入が、ドーズ量が１×１０
14 乃至１×１０ 18 ａｔｏｍｓ／ｃｍ 2 である請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196349A JP2786029B2 (ja) | 1991-08-06 | 1991-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196349A JP2786029B2 (ja) | 1991-08-06 | 1991-08-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541373A JPH0541373A (ja) | 1993-02-19 |
| JP2786029B2 true JP2786029B2 (ja) | 1998-08-13 |
Family
ID=16356365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196349A Expired - Lifetime JP2786029B2 (ja) | 1991-08-06 | 1991-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786029B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103646869B (zh) * | 2013-11-29 | 2016-08-17 | 上海华力微电子有限公司 | 晶圆的清洗方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141963A (en) * | 1974-10-07 | 1976-04-08 | Suwa Seikosha Kk | Shusekikairosochino kozo |
| JPS5932895B2 (ja) * | 1974-10-07 | 1984-08-11 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPS5632731A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Semiconductor device |
-
1991
- 1991-08-06 JP JP3196349A patent/JP2786029B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0541373A (ja) | 1993-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980428 |