TW319900B - - Google Patents

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經濟部中央標準局員工消費合作社印製 3.9900 A7 ' B7 五、發明説明（丨） 發明背景 發明範圍 本發明係關於一 MOS電晶體及其製造方法。更特定言之 ，本發明係關於一矽LSI電路用之MOS電晶體，及其製造方 法。 先前技藝描述 於尖端科技之矽MOS-LSI技術中，大約每三年即已將電晶 體之閘極長度降至70%，以增進電晶體之性能。每個晶片電 晶體之集積度均已增加，以製成較快速及更高功能之丄SI電 路。 早於開發階段即已確定，可正確地操作具較實際製造之 LSI更小尺寸之MOS。更特定言之，當開始以具0.35微米至 0.4微米閘極長度之電晶體開始製造LSI電路時，即已確認閘 極長度不大於〇. 1微米之電晶體的操作係可行者。 試作小尺寸電晶體，特定言之爲閘極電極圖案化，並不 能藉製造習知LSI電路所使用之曝光設備完成，而必須藉如 電子槍曝光裝置等一般不於LSI電路大量製造使用、具低產 量之研發用設備完成。因此，使用研發型設備很難開始產 品之量產。 減少晶片之功率消耗對製造高性能可攜式裝置來説是必 要的。爲了完成此一目的，降低操作電壓係最有效之方法 。更特定言之，將操作電壓降低一半可使功率降至1/4。然 而，操作電壓之降低將造成LSI電路之操作速率明顯減少。 例如，於相同設計原則下，於與3.3伏特相同操作速率下在 -4- 本紙柒又度適用中國國家標準（CNS ) A4規格（210X 297公釐） I---------扣衣------、1T------0 (請先閔讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 五、發明説明（2 ) 1.5伏特至1.0伏特般低電壓下操作LSI電路幾乎是不可 。爲了降低操作電歷’將電晶體之尺寸減少，以改善 路之性能則爲必須的。 ％ 已嘗試將現正開發中不爲其量產用之微影蚀刻技術之限 制所偈限之相當微小之電晶體量產化。 其中一種嘗試首先形成具實用以實際曝光裝置之曝光極 限之最窄可能寬度之光阻圖案，然後藉等向性氧氣電聚蚀 刻或類似方式將其窄化，以形成微圖案（光阻磨光.製程 )。例如，藉i-lme曝光技術形成具0·35微米線寬之圖^案， 然後蝕刻大約0.1微米，以形成具大約〇15微米線寬之間極 圖案。 爲了以低電壓達成高速操作，寄生電容之減少，特定言 之爲源-没極電容之減少，係必要的。 -爲了減少源/没極電容，提供一種方法，將不純物離子只 植入電晶體形成區之一部分，藉遮蔽罩於通道部份散布高 濃度不純物，及於源/汲極區散布低濃度。另一種降低源/ 汲極電容之方法係使用SOI(絕緣層上有矽）基板。 爲了同時冗成閘極長度之減少及源/没極電容之降低，提 供一種製造堆疊擴散層類型之M0S電晶體之方法，如圖 2 1 (a)至21⑷所示（應用物理，第61卷，第11號（1992)第 1143 至 1146頁）。 參考圖21(a)，於基板61表面形成元件絕緣膜62，並於生 成基板61之全表面上形成多晶矽膜63及一氧化物膜64。 於多晶矽膜63内擴散一不純物，然後將多晶矽膜63及氧 -5 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 297公釐） ---------夢------1T------it f t (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 31 δ 9 Ο ο Α7 _^_Β7 五、發明説明（3 ) 化物膜64圖案化，以使其將成爲擴散層之部份如圖21(b)地 殘留。這會造成將作爲通道區65之基板61的表面層因其相 對於多晶矽爲相當低之選擇性蝕刻速率而遭蝕刻完畢，然 而位於已蝕刻完之多晶矽膜63及氧化膜64下方之元件絕緣 膜62幾乎並未被蝕刻。 然後，如圖21(c)所舉例説明，於包括多晶矽膜63及氧化 物膜64之生成基板61之全表面上形成一層氧化物膜，隨後 將之蚀刻形成位於多晶矽膜63及氧化物膜64側壁上之側壁 間隔物66。通道區65之尺寸將因側壁間隔物66而減火。利 用多晶矽膜63、氧化物膜64及側壁間隔物66爲遮蔽軍植入 不純物，以控制電晶體臨界電壓並抑制短通道效應。離子 植入只於通道區開口部份67上進行，以使擴散層下之不純 物濃度保持在相當低之水準，藉以使源/汲極電容降低。施 予熱處理以使不純物自多晶矽膜63擴散進入基板61。 如圖21(d)中所示，於開口部份67上形成一閘極絕緣膜68 。依序於閘極絕緣膜68上形成一多晶矽膜，然後將之圖案 化成所需形狀以形成閘極電極69。再形成一層間絕緣膜70 及鋁線71。如此，即完成電晶體。 上述光阻磨光製程對於開發階段形成少量電晶體係有 效的，但具有下列缺點。 (a)難於確保晶圓表面所有地區内均呈均勻之蝕刻速率， 而造成光阻圖案之線寬多有不同。 (b )蚀刻量僅能由蚀刻時間所控制。這表示由於蚀刻速率 的變化，在確保蝕刻量之再現性上有困難。 -6- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） I---------¾-------ir------0 - ί (請先閱讀背面之注意事項再填寫本頁)
AT AT 經濟部中央標準局員工消費合作社印製 _^_B7 五、發明説明（4 ) (c) 由於如LOCOS膜等元件隔離區邊界上高度之稍許差距 ，及光學特性之差異造成的不均勻曝光量將形成窄化之線 寬。此種線寬差異現象在線寬減小後仍然殘留。因此，即 使線寬差異在線寬減少前係於一可接受範圍内，但之後仍 將爲嚴重之問題。例如，0.03微米對一 0.35微米線寬而言， 係低於10%之誤差，位於可接受範圍内。然而，在藉蝕刻光 阻圖案而使線寬減少〇. 1微米之後，其線寬僅0 j 5微米。此 時0.03微米對0.15微米線寬係呈20%誤差，已超出可接受範 圍。 (d) 由於閘極電極之線寬很小，在〇丨微米至〇 2微米之間 ，因而將使閘極電極間之連接電阻增加。爲了避免閘極電 極之連接電阻增加’可將閘極電極加厚，或以如C〇si2等具 較低電阻値之材料形成。但是，閘極電極之厚度増加將導 致基板表面明顯地不均勻，因而於形成金屬連接之後續步 驟期間造成困擾。更特定言之，當採用0丨微米厚之WSi膜 /0.1微米厚多晶矽膜形成具有0.35微米線寬之閘極電極時， 每邊減少0.1微米即成43%，形成0.15微米寬之閘極電極，但 是閘極電阻之電阻卻增加大約2.3倍。爲了避免增加連接電 阻’若欲使用多晶矽形成閘極電極之加厚部份，則閘極電 極必須加厚大約2.3倍。由於只藉WSi膜/多晶矽膜即欲將閘 極電極内之WSi膜加厚係困難的，因此閘極電極之厚度必須 加倍，亦即大約0.4微米，以將連接電阻降低至希望之程度 。另一方面，已知當使用具低電阻之Tisi2鹽化物（salici^ )時，閘極電極之線寬的減小將使電阻突然増加，導致鹽 CNS ) A4規格（210X297公着） I--------批衣------1T------.^. (請先H-讀背面41-注意事項再填寫本f ) 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（5 ) 化物（salicide)之無效使用。 降低源/汲極電容之方法具有下列問題： (e) 將1不純物植入電晶體形成區部分内需要一特殊之遮蔽 步驟，因而使製造程序步驟之數目及製造成本增加。 (f) 使用SOI基板對降低源/汲極電容之效果很大，但SOI基 板之成本大約爲習知矽基板之3至10倍。除此之外，SOI基 板通常品質較習知矽基板爲差。 此外，製造堆疊式擴散層型之M0S電晶體出現下列問題 〇 (g) 由於CMOS電晶體之形成包含一元件絕緣膜、一 N井區 '一 P井區、一多晶矽擴散層、一多晶矽N+區、一多晶矽P+ 區、一 NM0S通道區（不純物植入NM0S電晶體之通道開口 部分）、一 PM0S通道區、一閘極電極、一接觸孔及一鋁連 接部分，因此至少需要11個曝光顯影步驟。亦即，形成堆 疊式擴散層型M0S電晶體較習知CMOS形成方法需要額外3 個曝光顯影步驟。特定言之，3個額外曝光顯影步驟其中2 個係爲分別藉P+多晶矽膜及N+多晶矽膜形成PMOS及NMOS 電晶體之閘極電極時所需要的（在閘極長度不大於0.25微米 之狀況下用以抑制PM0S短通道效應之所謂的雙閘極結構係 不可或缺的）。3個額外曝光顯影步驟中剩餘之步驟係用以 將多晶矽擴散層圖案化。 (h) 在蝕刻形成在矽基板上之多晶矽膜及氧化物膜以將擴 散層圖案化之步驟期間，會蚀刻作爲通道區之矽基板的表 面部分，並於側壁間隔物形成時，裸露在一氧化物膜蝕刻 I---------^------ΐτ------i I * (請先閲讀背面之注意事項再填寫本頁) 8 * 本紙乐尺度適用中國國家標準（CNS ) A4規格（2I0X297公釐） &9G0 A7 B7 五、發明説明（ 經濟部中央橾準局員工消費合作社印製 氛圍下。這將使閘極絕緣膜受損，並由於電子或電洞之移 動率減低，而使電晶體電流減小。 (i)將擴散層圖案化並決定閘極長度之曝光顯影步驟係於 形成元件絕緣區之後進行。在曝光期間，些微高度差異及 光學特性之差異即會使光阻圖案線寬局部變窄，造成光阻 圖案線寬之差異。 (j )由於閘極電極與擴散層須與彼此絕緣，因此於當作擴 散層之多晶矽膜上塗佈一絕緣膜。然而於此狀況下，即不 可能應用鹽化物（salicide )技術在閘極電極上及擴i層上 同時形成TiSL (當閘極長度不大於0.25微米時，鹽化物（ salicide )技術被認爲係必須的）。 (k) 閘極電極及擴散層間挾著一層相當厚之氧化物膜（最 大至0.1微米），將導致閘極電極與擴散層間較先前技藝更 -大之寄生電容。 (l) 擴散層及氧化物膜（例如〇· 1微米）用之多晶矽膜（例 如〇. 1微米）係形成於元件絕緣區上’而且閘極電極用之多 晶石夕膜（例如0.2微米）係形成於其上。基板上之高度差大 約0.4微米，幾乎已爲CM0S電晶體（爲〇 2微米）之兩倍。 發明摘述 本發明係提供一 MOS電晶體，包含：一半導體基板，具 有一場區；—閘極電極，經由閘極絕緣膜之中間層形成於 該半導體基板上；以及源/没極區，形成在半導體基板内； 其中Μ場區包括至少一下絕緣膜及一上絕緣膜，由允許 遺上絕緣膜與該下絕緣膜行選擇性蚀刻之材料製成；該閘 冬紙張尺度適用中國國家標準（CMS ) Α4規格（210Χ297公釐 -9- (請先閱讀背面之注意事項再填寫本頁) -裝. --3 線.
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9QQ 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（7 ) 極電極之外形係形成爲其頂表面之閘極長度係較其朝向位 於源/汲極區間之通道區的底表面閘極長度爲長；該閘極電 極具有一由侧壁絕緣層形成之側壁間隔物，此絕緣層係由 一下絕緣膜及一允許側壁絕緣層與上絕緣膜行選擇性蝕刻 之材料所製成，此側壁間隔物係與閘極電極之側壁接觸， 用以將通道區之外圍蓋住；以及該通道區基本上係與源/汲 極區南度相等。 此外，本發明提供一用以製造一 MOS電晶體之製程，包 含下列步驟： (1 )於半導體基板之全表面上形成一下絕緣膜及一上絕緣 膜，並於通道區及通道區之周圍部分上之該上絕緣膜内形 成一開口延伸至該下絕緣膜；（ii)在形成於該上絕緣膜内之 開口側壁上形成一側壁絕緣層，其材料允許侧壁絕緣層與 該上絕緣膜行選擇性蝕刻，並將位於開口底部、且不位於 側壁絕緣層下將半導體基板裸露之該下絕緣膜部分移除； (iii)在裸露半導體基板上形成—閘極絕緣膜；（iv)在閘極絕 緣膜上形成一閘極電極，以將至少一部分之侧壁絕緣層蓋 住；以及（V)將位於即將形成源/汲極區下之上絕緣膜之一 部分移除’以形成一側壁間隔物與閘極電極之側壁接觸。 圖形簡述 圖1 (a)及1 (b)分別係橫截面示意視圖及縱向截面示意視 圖，舉例説明根據本發明之一具體實施例之1^1〇8電晶體； 圖 2(a)至 2(d)、圖 3(e)至 3(h)、圖 4(i)至 4(1)、囷 5(m)至 5(〇) 以及圖6(p)及6(q)係截面示意視圖，舉例説明圖1⑷及丨（b) -10- 尽紙張尺度適用中國國家標隼（CNS) A4規格（2l0x 297公釐 I I 裝 i 線 . i (請先閲讀背面之注意事項再填寫本頁) A7 B7 3^^300 五、發明説明（ 之MOS電晶體之第一種製程； 圖7 (a)、7 (b)、8 (c)及8 (d)係平面視圖，用以解釋圖1 (a)及 1 (b)之MOS電晶體用製程中所使用光阻遮蔽罩之外形； 圖9係截面示意圖，舉例説明根據本發明另一個具體實施 例之MOS電晶體； 圖10及11係截面視圖，用以解釋圖1(a)及1(b)之MOS電晶 體製造過程中離子植入之角度； 圖12係圖形顯示，舉例説明圖1(a)及1(b)之MOS電晶體之 源/汲極區四周不純物濃度之分布狀況； _ 圖13係圖形顯示，舉例説明圖1(a)及1(b)之MOS電晶體之 通道區四周不純物濃度之分布狀況； 圖 14(a)至 14(d)、圖 15(e)至 15(h)、圖 16(i)至 16(1)，以及圖 17(m)至17(〇)係截面示意視圖，舉例説明根據本發明之MO S 電晶體之第二種製造程序； 圖18(a)至18(c)係平面視圖，用以解釋根據本發明MOS電 晶體之第二種製造程序中所使用之光阻遮蔽罩的外形； 圖19(a)及19(b)係截面示意視圖，舉例説明根據本發明 MOS電晶體之第三種製造程序； 圖20(a)及20(b)係截面示意視圖，舉例説明根據本發明 ---------^------ir------.^ 1 - (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 MOS電晶體 四種製造程序；以及 圖21(a)^·^^係截面示意視圖，舉例説明習知MOS電晶 體之製造_:$ 隱例詳述 較佳具 根據本發明之MOS電晶體係形成於一半導體基板上。所 -11 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐〉 A7 B7 經濟部中央標隼局員工消費合作社印製 -12 五、發明説明（ 使用之半導體基板較佳係一如矽基板。於半導體基板上形 成一場區，用以定義出將形成M〇S之區域。於半導體基板 内务·必要亦可形成一個或多個p型井、N型井、p型區或n 型區。 該場區包含至少一下絕緣膜及一上絕緣膜。 該下絕緣膜包含一如氧化矽膜或氮化矽膜之單層膜、一 如氮化矽膜/氧化矽膜或氧化矽膜/氮化矽膜之雙層膜，或 一如氧化矽膜/氮化矽膜/氧化矽膜（簡稱爲0N0膜）之三層 膜。於這些膜當中’以由氮化矽膜/氧化矽膜所構成之雙層 膜爲較佳。於此例中’構成該雙層之各層厚度應可使該下 絕緣膜有效且足以做爲絕緣膜及蚀刻終止膜。舉例來説， 該雙層之氮化矽膜及氧化矽膜較佳係分別具有大約5毫微米 至大約50毫微米及大約5毫微米至大約3〇毫微米之厚度。 上絕緣膜可用選自可做爲下絕緣膜之材料形成，此材料 允許上絕緣膜可與下絕緣膜進行選擇性蝕刻^本文中所定 義的是，對允許上絕緣膜可與下絕緣膜行選擇性蝕刻之材 料而上下絕緣膜同時爲一如反應性離子蚀刻之已知 蚀刻方法進行蝕刻時，該下絕緣膜對該上絕緣膜之蝕刻速 度係可控制在大約i : 5至大約1 : 3 〇。換句話説，應可定 義成’當上、下絕緣膜於相同狀況下進行蝕刻時，上絕緣 膜材料之蚀刻速率可較下絕緣膜材料快5至30倍。可藉著 選擇正確之材料、後文將述之膜形成方法或其類似者，而 獲得上下絕緣膜之需要蝕刻速率β在下絕緣膜係一包含如 氮化碎膜/氧化矽膜之雙層膜之處，上絕緣膜較佳係—可與 卜紙張尺度適用中國國家標準（CNS ) Α<(規格（21〇><297公釐） (請先Μ讀背面之注意事項再填寫本頁) -裝. 31&900 A7 B7 經濟部中央標準局員工消費合作社印製 -13- 五、發明説明（ 下絕緣膜之表面郅份内之氮化矽膜進行選擇性蝕刻之氧化 石夕膜。於此例中’上絕緣膜較佳應具有可有效地與下絕緣 膜共同作爲％區之厚度，如大約100毫微米至大約3〇〇毫微 米。 於未形成場區之半導體基板部分上形成一閘極絕緣膜， 其上再形成一閘極電極。閘極絕緣膜較佳係使用一厚度大 約15埃至大約60埃之氧化矽膜。此閘極電極包含如由多晶 矽、一高熔點金屬之矽化物、一矽化物及多晶矽之聚合物 (polycide ) ’或其類似物製成之單層或者二或多層l於使 用如多晶碎時’該膜厚較佳係大約50毫微米至大約300毫微 米。使用如聚合物時，係將—大約5〇毫微米至大約2〇〇毫微 米厚如Ti、Ta或W之高熔點金屬的矽化物膜形成在一大約5〇 毫微米至大約200毫微米厚之多晶矽膜上。 閘極電極之外形係形成爲其頂表面之閘極長度係較朝向 通道區之底表面爲長。更特定言之，應將閘極電極之側壁 之下層部份形成刻紋或凹處向内凹進成直線、曲線或階梯 狀。此凹處較佳係成對稱，但亦可爲非對稱型。此向内之 刻纹可於整個閘極電極側壁上形成，但其側壁之上層部份 較佳係與基板表面呈垂直。底表面朝向通道區之閘極長度 較佳係較頂表面之閘極長度小1〇〇毫微米至3〇〇毫微米。更 特疋S之’底表面朝向通道區之閘極長度係大約〇 〇5微米至 大約0.3微米，而且頂表面之閘極長度係大約〇 35微米至大 約〇 · 4微米。然而，閘極電極亦可具有一較短之閘極長度。 於閘極電極之側壁上形成一側壁間隔物與閘極電極接觸 私紙張尺度適用中國國家梯準（CNS ) A4規格（210 X 297公釐 ^------1T------ii *-* (請先閲讀背面之注意事項再填寫本頁) 3.9900 經濟部中央標準局員工消费合作社印製 A7 B7_^__五、發明説明（u ) ’將MOS電晶體之通道區的外圍蓋住。此側壁間隔物較佳 係形成於閘極電極之凹處内。此側壁間隔物包含構成場區 之下絕緣膜，及形成在下絕緣膜上之側壁絕緣層。此侧壁 絕緣層可包含一單層膜、一雙層膜，或一三層膜，基本上 係由與下絕緣膜相同之材料所形成，這可允許側壁絕緣層 與上絕緣膜行選擇性蝕刻。若上絕緣膜係如氧化矽膜，則 側壁絕緣層可爲一單層氮化矽膜（於圖9中以編號1 6 b代表 之）。考慮與下絕緣膜之選擇性蝕刻速率，側壁絕緣層較 佳係包含一位於閘極電極凹處之氧化矽膜，及一形成^用以 蓋住氧化矽膜之氮化矽膜。於此例下，侧壁絕緣層較佳係 成形爲具有基本上與半導體基板表面垂直之表面。侧壁間 隔物之厚度可依閘極電極之線寬而適當調整，但就在半導 體基板上方大約50毫微米至最大大約ι5〇毫微米最大値較佳 〇 源/汲極區係形成在半導體基板上未形成場區之部份内^ 該通道區係位於源/汲極區之間之閘極電極下方。源/汲極 區及通道區之半導體基板部分的表面基本上爲平坦的。源/ 汲極區較佳係包括一些如磷、坤或硼離子等不.純物，其濃 度大約1 X l〇19cm-3至1 X 1021cm-3，並且可能係一 LDD結構。 於製造根據本發明之^1〇3電晶體之製程中，可於步驟 中在半導體基板之全表面上形成一下絕緣膜及一上絶緣膜 舉例來說，連續形成一氧化矽膜及—氮化矽膜做爲下絕 緣膜’並形成-氧化妙膜做爲上絕緣膜。氧切膜可藉教 乳化、大氣壓CVD或低壓CVD等方式形成，而氮切膜可
---一 -14 · 本紙張尺度朗中ΐΐ家縣（CNS*]~A4規格⑽心7公楚）—--------I (請先閲讀背面之注意事項再填寫本頁) -裝
、1T 五、發明説明（ 12 A7 B7 經濟部中央標準局員工消費合作社印裝 藉大氣壓CVD或低壓CVD等方式形成。然後，於通道區及 通道區之外圍部份上之上絕緣膜内形成一開口，並向下絕 緣膜延伸》開口之形成可藉形成具與開口相當之開口部分 的光阻暉案，以如曝光顯影及蝕刻製程等已知技術將之完 成，然後藉反應性離子蝕刻，以光阻圖案爲遮蔽罩，於只 允許上絕緣膜行選擇性蝕刻之狀況下蝕刻上絕緣膜。更特 定S之，當下及上絕緣膜分別爲氮化矽膜及氧化矽膜時， 此蝕刻過程可於大約5毫托耳之壓力下一氧化物膜蝕刻裝置 (例如得自AMAT之HDP_53〇〇 )内藉使用々氣體 之感應式耦合電漿完成。於此法中，以具較上絕緣膜更小 疋姓刻速率之材料形成之下絕緣膜的製備將允許只有上絕 緣膜進行選擇性蝕刻，以形成延伸至下絕緣膜之開口。開 口之形成將與後續形成側壁間隔物之步骤共同決定閘極長 •度。 於製程之步驟（ii)中’係於上絕緣膜内之開口妁侧壁上形 成一側壁絕緣層。首先，於包括開口之上絕緣膜上形成一 側壁絕緣層形成用之絕緣層。此絕緣層較佳係以允許此絕 緣層與於步驟⑴中所形成之上層絕緣層行選擇性蝕刻之材 料製成。舉例來説，使用氧化矽膜爲上絕緣膜時，此絕緣 層較佳係以下列方式形成，首先於上絕緣膜之全表面上形 成一氮化矽膜當作上絕緣膜之氧化矽膜用蝕刻停止層，然 後在薄氮化矽膜上形成一氧化矽膜。應用選擇性蝕刻製程 將可使用單層氮化矽膜作爲絕緣層。隨後，異向性地蝕刻 此絕緣層，以允許只有在形成侧壁絕緣層用之開口側壁上 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公釐 -15- (請先閲讀背面之注意事項再填寫本頁) 裝 -訂 ^i&eoo Α7 Β7 五 發明説明（ 13 經清部中央標準爲員工消費合作社印家 殘留一部分絕緣層。於此狀況下，由於絕緣層係由允許絕 緣層與上絕緣膜行選擇性蝕刻之材料製成，因此將可避免 由於半導體基板過蝕刻所引起之損傷。本文中所形成之側 壁絕緣層將於最後階段作爲侧壁間隔物之一部分，而且側 壁絕緣層用之絕緣層厚度將可控制最後之閘極長度L。接 下來’將並未位於侧壁絕緣層下方之開口底部内之下絕緣 膜部分移除，以使半導體基板裸露。可藉如反應性離子蝕 刻等乾式蚀刻製程、濕式蝕刻製程或其類似製程將下絕緣 膜移除。當例如使用如氮化矽膜/氧化矽膜爲下絕緣藏時， 此氮化矽膜係於大約1〇〇毫托耳之氣壓下、一 SiN蝕刻裝置 (例如，得自AMAT之p-5000 )内藉使用CI^F/CyAr氣體之 磁性電漿進行選擇性蝕刻，之後藉一使用氫氟酸水溶液或 其#似物之濕式触刻製程將氧化碎膜移除。此種製程將可 避免因其過蝕刻所導致之損傷。 於製程 < 步驟（Hi)中，在丰導體基板之裸露部分上形成一 閘極..’s ..彖膜。閘極絕緣膜之形成較佳係藉熱氧化於大約攝 氏7〇〇度至大約1000度之溫度下或藉由氫氣酸氧化而獲得， 可允許閘極絕緣膜具有更小之厚纟。在形成閘極絕緣膜之 前，若需要T先藉RCA清洗方法進行半導體基板表面清潔 及潤濕之步驟。爲了抑制不純物自閘極電極擴散至丰導體 基板：在閉極絕緣膜與半導體基板之界面上可使閉極絕= 數個百分比之氮。於此種狀況下，在問極絕 緣膜形成心後，可於包含數個百分比至百分之9〇之^〇的氛 圍、大約攝氏800度至大約1〇〇〇度之溫度下進行大约"5分浐 -I ϋ - ^-- -- (請先閲讀背面之注意事項再填寫本頁) *1Τ ά.----- I I I I .
1^/ ί III A7 B7 14 300 五、發明説明（ 至大約1小時之退火程序。 於製程之步驟（iv)中，係於閑極絕緣膜上形成—閘極電極 。首先，於包括閘極絕緣膜之生成半導體基板之全表面上 沈積一如多晶矽之閘極電極材料，然後再以例如曝光顯影 及蝕刻製程之已知技術將之圖案化形成具所需外形之閘= 電極β藉如大氣壓CVD或低氣壓CVD沈積多晶矽，而且所 沈積之多晶矽較佳係如所要求地摻雜p型或N型不純物離子 。考慮配向邊界AM( alignment margin)及側壁間隔物寬度 SW( sidewall spacer width)，應將閘極電極材料囷案_化^ 閘極電極寬度Ls(閘極電極頂表面之閘極長度，參考圖.ι〇 )較閘極長度Lb(閘極電極朝向通道區之底表面的閘極長 度）大至少2(AM-SW)，以2AM爲較佳。換句話說，閘極電 極材料較佳係圖案化成至少將側壁絕緣層之一部分遮客住 •。其圖案並不需要可提供比上絕緣膜大得多之選擇性：刻 速率，此乃因在閘極電極材料下方已形成相當厚之上絕緣 膜。此外，於此步驟内之圖案化並未直接決定閑極長度， 因此並不要求高精度。例如，傳統之方法在具有相當高反 射係數之多晶矽膜上需要不大於大約最小線寬之百分之十 的線寬控制精度。然而，此步驟之圖案化只需要不大於最 小線寬大約百分之三十之線寬控制精度”卜圍連接線之連 接部分與其它電晶體之閘極電極的連接部分可與閘極電極 之圖案化同時形成。 於製程之步驟(ν)中，將形成在即將形成源/汲極之地區 上的上絕緣膜邵分移除β例如只有上絕緣膜係以如步驟⑴ W尺度適用中国國家) Α4· ^iT'^ -" (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明（ ID 形成開口之相同姓刻方法進行選擇性蚀刻。這可避免半導 體基板表面遭過度蝕刻。於某些例子中，於此步驟之蝕刻 過私中並未能將閘極電極下方之上絕緣膜完全移除。若此 種狀況發生時，可繼續使用例如HF水溶液之濕式蝕刻製程 將位於即將形成源/没極區位置上方之上絕緣膜部分完全 牙夕除。若於閘極電極圖案化期間並未有誤對位之情況發生 則這些蚀刻製程將造成閘極電極具突出之外形。包括下 絕緣膜及侧壁絕緣層之側壁間隔物將會位於突出閘極電極 之凹處内。 於製造根據本發明之M0S電晶體之製程中，較佳係以離 子植入之方式在步驟⑴至⑺完成之後形成源/汲極區。只要 定義源/汲極區之擴散層能具有所需之不純物濃度、深度及 外形，此離子植入所使用之掺雜量、植入能量、角度及次 .數均不受限制。然而，如上所述，若閘極電極之最後外形 係—突出形狀，則離子較佳係於一預設角度植入，且離子 植入較佳係於不同角度進行數次。舉例來説，形成_NM〇s 電晶體所進行之第一個離子植入製程係以將坤離子或其類 似物以^或更大之角度、於一大約3〇仟電子伏特至大約15〇 仟電子伏特之植入能量下、摻雜量爲IX 1〇15cm_2至1 χ l〇16cm_2，並藉閘極電極及側壁間隔物爲遮蔽罩之方法完成 如圖1 0所示。然後，進行第二個離子植入製程，較佳係 以將砷離子、磷離子或其類似物以θ2或更大之角度、於— 大约50什電子伏特至大約200仟電子伏特之植入能量下摻 雜量爲1 X 10%πγ2至1 X 10l5cm-2之方法完成，如圖丨丨所示。 (請先閱讀背面之注意事項再填寫本頁) .-I 1 I m -- - - Μι · -裝- 訂 線 本紙張尺度國國家標準胁（21〇><297公 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（16 ) 於另一方面，欲形成一 PMOS電晶體之第一個離子植入製程 係以將硼離子或其類似物以β i更大之角度、於一大約5仟電 子伏特至大約40仟電子伏特之植入能量下、摻雜量在lx 1015cm·2至1 X 1016cm_2，並藉閘極電極及側壁間隔物爲遮蔽 罩之方法完成，如圖10所示。然後，進行第二個離子植入 製程，較佳係以將硼離子或其類似物以θ2或更大之角度、 於一大約10仟電子伏特至大約50什電子伏特之植入能量下 、摻雜量在1 X 1013crrr2至1 X 1015cm_2之方法完成，如圖1 1所 示。 __ 角度<9丨之定義如下所示： tan Θ丨=SG/Sh，其中SG指的是側壁間隔物末端與閘極電極 末端間之距離，Sh指的是側壁間隔物之高度。 角度(9 2之定義如下所示： tan θ2= BS/Sh，其中BS指的是於其朝向通道區之底表面上 側壁間隔物末端與其頂表面上閘極電極末端間之距離。 摻雜量大約1 X l〇15cm_2之斜角離子植入需要更多之時間， 造成較差之生產力。於此狀況下，較佳之作法係適當調整 離子植入之不純物摻雜量及植入角度。在離子植入之後， 先進行熱處理較佳，例如於大約攝氏800度至大約攝氏1000 度之溫度下持續大約1分鐘至大約60分鐘。或者亦可進行快 速熱處理，係於大約攝氏900度至大約攝氏1200度之溫度下 持續大約1秒至大約60秒。
接下來，可進行如層間絕緣膜、接觸孔及連接層等已知 製程步驟之形成，以完成MOS電晶體。層間絕緣膜可以SiN 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） ---------1------IT------^ ·- (請先閱讀背面之注意事項再填寫本頁) -19- 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（17 ) 、Si〇2、BSG、BPSG、SOG或其類似物形成，藉如大氣麼 CVD、低氣壓CVD、電漿CVD或類似方法將之完成。在形成 層間絕緣膜之後，可於大約攝氏300度至大約攝氏900度下 進行大約1分鐘至大約60分鐘之快速熱處理，或於大約攝氏 1000度之溫度下持續大約30秒之快速熱處理。 於根據本發明MOS電晶體之製造製程中，臨界電壓控制 、通道停止或貫穿停止、防摻雜及其類似功能用之離子植 入可任選地於步驟（i)至（v)之間進行。更特定言之，此離子 植入較佳係於步驟⑴之後進行。 〜 對一 PMOS電晶體而言，係沈積一光阻將NMOS電晶體形 成區遮蓋住，而且使N型不純物離子佈植穿透上絕緣膜，以 使佈植離子分布之尖峰位於半導體基板表面之附近，方可 形成不同PMOS電晶體彼此間絕緣用之通道停止物。舉例來 説，此離子植入製程係使用磷離子，植入能量大約80仟電 子伏特至大約300什電子伏特，摻雜量大約lx 1012cnr2至大 約5 X 1013cm·2 (不純物濃度大小在1 X 1016cnr3至大約1 X l〇18cm-3)。由於上絕緣膜已移除，因此此一離子佈植製程 允許不純物離子佈植進入接近PMOS電晶體之通道區的半導 體基板之内（於圖13中以代號B表示），而且允許不純物 離子佈植在與源/汲極區（於圖1 2中以代號A表示）相鄰之 半導體基板之表面部分之内。此時，爲了降低井電阻以避 免門閂效應，可將如磷離子以大約250仟電子伏特至大約 600仟電子伏特之植入能量深深植入井内，摻雜量大約1 X 1012cm·2至大約5 X 1015cnr2 (不純物濃度大約1 X 1017cm-3至 -20- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ----------I------、玎------^ I- (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（18 ) 大约5xl〇18cm·3)(在圖12中以代號C表示，在圖13中以 代號D表示）。此外，爲了控制PMOS電晶體之臨界電壓， 可將N型不純物離子佈植穿透上絕緣⑮，以使佈㈣子分布 之尖峰位於與通道區相鄰之半導體基板表面附近。例如， 此離子植入製程係使用砷離子，植入能量大約2〇仟電子伏 特至大約200仟電子伏特，摻雜量大約1χ 1〇12cm·2至大約 〇 cm (不純物濃度大約3 x i〇17cni-3至大約3 x i〇18cm-3 ) 此離子佈植製程允許不純物離子佈植進入pM〇s電晶體 心通道區的表面層之内（於圖13中以代號£表示），但虹於上 絕緣膜之形成，基本上將可避免不純物離子進入半導體基 板内非通道區之地區。離子佈植製程並不需要單—佈植能 量及單一離子類型，而可於不同佈植階段將如嶙離子、砷 離子及其類似離子等不同N型不純物植入至不同深度。爲 了形成埋入通道型PM〇S電晶體，可將p型不純物佈植穿透 上絕緣膜用以抗摻雜，以使佈植離子分布之尖峰位於通道 更上層表面。例如’此離子佈植製程使用硼離子、大約5仟 私子伏特至大約2〇仟電子伏特之佈植能量，及大約2 X l〇12cm-2至大約8 X i〇l2cm-2(不純物濃度大約3 X 1〇i7cm_3至大 約3 X 1〇18cnr3)的摻雜量。此離子佈植製程允許不純物離子 佈植進入PMOS電晶體之通道區内更上層表面層内，但基本 上係避免不純物離子進入半導體基板非通道區之地區内。 此離子佈植製程並不需使用單一佈植能量及單一離子型態 ’但於一些佈植階段内將如BF2離子及其類似物之不同！>型 不純物佈植至不同深度。 —-— _______ - 91 本錄尺規格（2〖〇X 297公釐） 請 kj 閱_ 讀 背 ώ 之， 注 意 事 項 再 填 寫 本 頁 裝 訂 經濟部中央標準局員工消費合作杜印製 A7 B7 五 發明説明（19 NMOS甩晶體而言，係沈積一光阻將pM〇s電晶體形 成區遮蓋住，而且將P型不純物離子佈植穿透上絕緣膜，以 使佈植離子分布之尖峰位於半導體基板表面之附近，方可 形成不同NMOS電晶體彼此間絕緣用之通道停止物。舉例來 説’此離子植入製程係使用鱗離子，植入能量大約3〇什電 子伏特至大約130仟電子伏特，摻雜量大約} χ i〇12cm_2至大 約3x10ncm-2e由於上絕緣膜已㈣，因此此一離子佈植 製程允許不純物離子佈植進人接近麵s電晶體通道區之半 導體基板内’而且允許不純物離子佈植在與源/没極區相鄰 〈丰導體基板表面部分内。此時，爲了降低井電阻以避免 門閂效應，可將如鱗離子以士 # q ， 卞以大約100仟電子伏特至大約300 仟電子伏特之植入能量深深綠λ Α + L把重冰木植入井内，摻雜量大約1χ cm·至大約5 X 10l3cm-2。此外，爲了控制ν_電晶體《 臨界電壓’可將Ρ型不純物離子佈植穿透上絕緣膜，以使佈 ^子分布之料位於細❹_之半㈣基板表面附 近。例如，此離子植入製程係使㈣離子，植入能量大约5 仟電子伏特至大約辦電子伏特，摻雜量大約ixH)iW4 經濟部中央標準局員工消費合作社印製 ::_Cm-2。此一離子佈植製程允許不純物離子佈植 進入NMOS電晶體之通道區表面層之内，但由於上絕緣膜之 本上將可避Μ純物離子進人半導體基板内非通 道區足地區。離子佈植製程並不需 时 離子類型，而可於不同佈植階段將^植能量及單一 寺不同Ρ型不純物 植入至不同深度。 於此法中，若於㈣⑴之後進行料料，心使用-本紙伕尺度適用中國國家標準（CNS ) A4規格（21 Οχ 297公着 -22- B7 五、發明説明（20 ) 經濟部中央標準局員工消費合作杜印製 個遮蔽罩形成步驟即可獨立地控制與通道區相鄭之不純物 漢度之分布及半導體基板其它地區内不純物濃度之分布。 -般而言，可將與通道區相鄭地區内之不純物濃度調整至 相當高之預設濃度値（例如當閘極長度係〇4微米至〇5微米 或更小時’大約IX l〇ncnr3) ’與閘極長度及閘極絕緣膜 之：度有關，用以控制電晶體之臨界電壓及短通道效應。 先前技藝方法並無法不以額外之遮蔽罩形成步驟獨立地來 控制源/没極區下及半導體基板其它地區内之不純物濃度。 若未以額外之遮蔽罩形成步驟進行離子佈植，則與源值極 區相鄭之地區以及與通道區相郝之地區的不純物濃度將相 同，因此源/汲極接合地區之電容將增加。即使已使用額外 遮蔽軍形成步驟來獨立地進行通道區附近之離子佈植用以 控制不純物濃度，在遮蔽罩形成步驟所需之足夠之配向邊 界將使通道區相鄰之地區以及與源/汲極區相鄰之地區重疊 現象増加，而降低控制電容增加之效應。然而上述根據本 發明足離子佈植步驟可不使用額外之遮蔽罩形成步驟，只 於與通道區相鄰處形成具高不純物濃度地區而完成，如圖 12及中所不。通道停止層之離子佈植允許不純物離子佈 植在較與通道區相鄰地區更深的深度、具更低之濃度，藉 此對電晶體特性產生少許效果。此外，可進行佈植離子以 形成源/汲極區之後續步驟，將整個通道停止層地區（於圖 1 2中以代號G表示）或至少具高不純物濃度區（於圖】2中 以代號Η表示）遮蓋住，藉以使源/汲極區下之不純物濃度 大幅減少’可降低源/汲極接合區之電容。 23- 衣紙張尺度 CNS ) A4規格（210X297公釐） A7 3iS9〇〇 B7 五、發明説明（21 ) 下文中參考附圖描述根據本發明之MOS及其製造程序。 具體實施例1 (請先閱讀背面之注意事項再填寫本頁) 參考圖1 (a)及1 (b)，根據本發明之MOS電晶體主要包含一 當作半導體基板之矽基板1 ;形成在由一場區所定義之矽基 板1之一部分上之閘極絕緣膜17上的閘極電極19 ;以及一源 /汲極區31。該場區包括一由氮化矽膜3及氧化矽膜2疊層所 構成之下絕緣膜，及由氧化矽膜4所構成之上絕緣膜。閘極 電極19之外形係形成爲其頂表面之閘極長度較其朝向通道 區之底表面之長度爲長。一側壁間隔物16係形成在亂極電 極19之側壁的一部分上。側壁間隔物16將通道區之外圍遮 蓋住，且係由氮化矽膜3/氧化矽膜2所構成之下絕緣膜，以 及由内側矽膜16a及外側氧化矽膜15所構成之側壁絕緣層所 製成。源/汲極區3 1基本上係與通道區同高度。 接下來描述製造該MOS電晶體之製程。 參考圖2(a)將大約厚10毫微米之氧化矽膜2及大約厚10毫 微米之氮化矽膜3依此順序形成在矽基板1上，當作下絕緣 膜，分別藉一熱處理或CVD製程以及一 CVD製程完成。然 後將厚約200毫微米之氧化矽膜4形成在下絕緣膜上，作爲 上絕緣膜。 經濟部中央標準局員工消費合作社印製 隨後，將包括具最小寬度爲0.35微米及0.45微米之開口部 分的光阻圖案7(見圖7(a))分別形成在NMOS及PMOS電晶體形 成區内NMOS及PMOS通道區5a及6a内，藉使用i波長之步進 式曝光機之曝光顯影及蚀刻製程完成。以光阻圖案爲遮蔽 罩，藉採用感應式電漿系統之反應式離子蝕刻製程蝕刻氧 -24- 本纸乐尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） A7 A7 經濟部中夹梂隼局貝工消費合作社印裝 - B7 7、發明説明（22 ) 化石夕膜4，以於氧化梦膜4内各別通道區5a及6a上形成開口 ，如圖2 (b)所示。此一蝕刻製程，其中Si〇2/SiN之選擇性蝕 刻速率爲10或更大，可提供氮化石夕膜3不大於6毫微米之姓 到量，即使氧化矽膜4產生大約30%之過蝕刻，允許氮化矽 膜3足以當作蝕刻停止層。這可避免矽基板1受損。由蝕刻 定義出來的通道區5a及6a寬度，再加上於後續步驟形成之 侧壁間隔物，將決定閘極長度。 參考圖2 (c)，沈積光阻8將NMOS電晶體形成區5遮蓋住， 將N型不純物之磷離子9佈植在PMOS電晶體形成區之内 ，摻雜量大約4 X 1012/cm2，佈植能量大約180仟電子伏特， 如此植入離子分布之尖峰係位於矽基板1之表面附近氧化矽 膜4下方。此離子植入離子分布之尖峰係位於矽基板1之表 面附近氧化矽膜4下方。此離子植入製程可做爲PMOS電晶 體之通道停止植入。由於在PMOS通道區6a上並無氧化矽膜 4，因此離子將進入珍基板1内。然後，爲了控制埋入式通 道蜇PMOS電晶體之臨界電壓’將P型不純物之硼離子10逆 植入矽基板1之POMS通道區6a之表面部分内，換雜量大約4 x l〇l2/cm2，植入能量大約7什電子伏特，並將n型不純物坤 離子11植入較棚離子1 〇更深之深度，其摻雜量大約5 X 1 〇 口/cm2 ’植入能量大約180什電子伏特。雖然棚離子1〇及砰 離子11進入氧化矽膜，但是仍很難到達矽基板丨表面上 通道區6a外之地區。 接下來’將光阻8移除’並沈積光阻12將pm〇s電晶體形 成區6遮蓋住，如圖2(d)所示。將硼離子13佈植在NM〇s電晶 _____-25- 本纸張尺度適用中国國家標準（CNS ) A4規格（210X297公釐） 装------、玎------^ -- (請先閎讀背面之注意事項再填寫本頁} 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（23 ) 體形成區5之内，摻雜量大約4x 1012/cm2，佈植能量大約65 仟電子伏特，如此植入離子分布之尖峰係位於矽基板1表面 、氧化矽膜4下方附近。此離子植入製程可做爲NMOS電晶 體之通道停止植入。由於在NMOS通道區5a上並無氧化矽膜 4，因此離子將進入矽基板1内。然後，爲了控制表面通道 型NMOS電晶體之臨界電壓，因此將硼離子植入矽基板1内 NMOS通道區5a之表面部分，在大約7什電子伏特之植入能 量下，摻雜量大約5 X 1012/cm2，以及在大約30什電子伏特 之植入能量下，摻雜量大約lx l〇13/cm2。雖然硼離子_13進 入氧化矽膜4，但是仍很難到達矽基板1表面NMOS通道區5a 以外之地區。 如圖3(e)中所示，於生成矽基板1之全表面上，包括具開 口之氧化矽膜4，形成厚大約10毫微米之薄氮化矽膜15。. 參考圖3 (f)，藉低壓CVD在生成基板1之全表面上形成厚 約120毫微米之氧化矽膜，然後藉反應性離子蝕刻將之異向 性地蝕刻，以使氧化矽膜16a只殘留在氧化膜4内開口之側 壁上。此時，開口底部之氧化矽膜16a大約厚100毫微米。 蓋在通道區5a及6a上且未爲氧化碎膜16a所遮蓋住之氮化 矽膜15部份係藉反應性離子蝕刻將之蚀刻形成由氮化矽膜 15及氧化矽膜16a之側壁絕緣膜。接下來，將氮化矽膜3蝕 刻。這使得氧化矽膜2裸露在開口底部。使生成矽基板1經 清洗製程，其中以氫氟酸水溶液蝕刻開口底部之氧化矽膜2 進行RCA清洗。随後，如圖3 (g)所示，於大約攝氏800度下 藉氫氣酸氧化形成厚約5毫微米之閘極絕緣膜17。 -26- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I---------扣衣------iT------0 •- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A 7 ' B7 五、發明説明（24 ) 參考圖3 (h)，於生成矽基板1之全表面上藉已知低壓CVD 製程形成厚約200毫微米之多晶矽膜18。随後，藉已知技術 將N型不純物之磷離子擴散至大約1 X l〇2〇/cm3至大約2 X 102〇/cm3之濃度。 接下來，藉已知曝光顯影及蚀刻製程形成光阻圖案。以 光阻圖案爲遮蔽罩，藉反應性離子蝕刻將多晶矽膜18圖案 化，如圖4(i)所示，以分別形成寬0.45微米及0.55微米之 NMOS及PMOS電晶體閘極電極19及20，較開口寬度大0.1微 米，以完全遮蓋住開口。閘極電極19及20圖案包括氣外部 連接線之連接部分19a及20a，或與形成在通道區5a及6a外其 它電晶體之閘極電極之連接線（參見圖7 (b))。 如圖4⑴所示，藉曝光顯影及蝕刻製程在生成基板上於 NMOS電晶體形成區5及PMOS電晶體形成區6内形成具開口 部分21a之光阻圖案21(圖8(c))。形成在NMOS電晶體形成 區5内之開口部份21a(作爲NMOS電晶體之源/汲極區）不可以 包含通道區5a之末端。形成在PMOS電晶體形成區6内之開口 部分21a(作爲接觸區）不可以與通道區6a及閘極電極20重疊 。以光阻圖案21爲遮蔽罩，蝕刻氧化矽膜4形成氧化物膜開 口部分22。此時，氧化膜4之蚀刻較佳係停在氮化矽膜3上 〇 參考圖4 (k)，在光阻21殘留狀況下，以HF水溶液蝕刻氧化 矽膜4，將殘留在閘極電極19下之氧化矽膜4部份移除。若 無誤對位發生，這將可使閘極電極具有自氮化矽膜15向外 延伸之突出外型。使用光阻圖案21作爲遮蔽罩，在90什電 本紙乐尺度適用中國國家標準（CNS ) A4規格（210X297公釐） . 批衣 訂 線 I (請先閱讀背面之注意事項再填寫本頁) -27- A7 3i£900 B7 五、發明説明（25 ) 子伏特之植入能量下，以與基板表面法線成35度之角度植 入離子至4 X 1015/cm2的摻雜量，形成砷摻雜層25。於此具 體實施例中此植入製程係分成4個90度步驟，但亦可分割成 8個45度步驟。於此具體實施例中，閘極電極突出之量最差 爲0· 15微米，此乃因在閘極電極19之圖案化期間最大的圖案 偏移量爲0.1微米，且若無圖案偏移產生，突出量爲0.05微 米。由於閘極電極高度爲0.22微米，因此根據下列公式所決 定之植入角^爲34.3度： 1311^=0.15/0.22。 _ 如圖4 (1)所示，在保留光阻21之狀況下，以大約150仟電 子伏特植入坤離子至大約lx 1013/cm2之摻雜量，從與基板 表面法線成大約60度之角度，形成低濃度之坤植入層26。 此離子植入製程係分成4個90度步驟。此一離子植入製程希 望在大於（9 2角之角度下進行，於此角度下將神離子植入由 氮化矽膜15及氧化矽膜16a所構成之側壁絕緣層下方之地區 内，即使閘極電極19之圖案由於曝光設備間之誤對位及透 鏡扭曲的差距造成與通道圖案最大量之偏移，使突出量增 加至最大値。於此狀況下，若無偏移產生，圖案偏移之最 大量應爲0.1微米，且其突出量爲0.05微米。因此突出量最 大爲0.15微米。假若側壁厚度、閘極高度及預定離子植入深 度分別爲0.1微米、0.22微米，及0.03微米，則可依下列公式 決定植入角<92爲45度： tan θ2= (0」+0.1+0.05)/(0.22+0.03)=0.25/0.25。 參考圖5 (m)，以與圖4⑴及圖8 (c)基本上相同之方法，於 -28- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 批衣 訂 線 t (請先閱讀背面之注意事項再填寫本1) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（26 ) PMOS及NMOS電晶體形成區5及6内形成具開口部分27a之光 阻圖案27(圖8 (d))。形成在PMOS電晶體形成區6内之開口 部份27a(作爲PMOS電晶體之源/汲極）不能包含通道區6a之 末端。形成在NMOS電晶體形成區5内之開口部分27a(當作 接觸區）不可與通道區5a及閘極電極19重疊。使用光阻圖案 27爲遮蔽罩，蚀刻氧化碎膜4，形成氧化物膜開口部分28。 如圖5 (η)所示，在光阻27保留狀況下，以HF水溶液蝕刻 氧化矽膜4，將殘留在閘極電極20下之氧化矽膜4部份移除 。這可允許閘極電極20具有自氮化矽膜15向外延伸之突出 外型，若無誤對位現象發生。使用光阻圖案27作爲遮蔽罩 ，在15仟電子伏特之植入能量下，與基板表面法線成35度 之角度植入硼離子至大約4x 1015/cm2之摻雜量，以形成硼 摻雜層29。此植入製程係區·分成4個90養步驟。若誤對位達 到最差之狀況，將有大約0.05微米至大約0.1微米寬之地區 無法形成P+區，並具有增加之電阻，此乃因只有藉如下所 述之P-植入方能形成擴散區。然而，由於電阻增加之壓降 只有0.1伏特這麼小，因此在邏輯操作上可避免產生大問題 〇 如圖5 (〇)所示，於保留光阻27之狀況下，在大約25仟電子 伏特之植入能量下，與基板表面法線成大約60度之角度下 ，將硼離子植入至大約8x 1013/cm2之摻雜量，形成低濃度 之硼植入層30。此植入製程係分成4個90度步驟。 如圖6(p)所示，於攝氏850度進行持續30分鐘之熱處理， 以形成具LDD結構之N+源/汲極區31及P+源/汲極區32，並以 -29- 本紙伕尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） ΐ衣 訂 線 _- (請先Ε讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消費合作社印製 99Q0 a? — B7 五、發明説明（27 ) 電漿CVD形成一層間絕緣膜33。 最後，於層間絕緣膜33内形成接觸孔，並如圖6 (q)所示地 形成金屬連接處34。 以上根據此具體實施例所述之製造程序可完成閘極長度 爲0.15微米（有效閘極長度大約0.1微米）之NMOS電晶體，及 閘極長度0.25微米（有效閘極長度大約0· 1微米）之PMOS電晶 體的生成。 如上所述，此具體實施例之製程可形成電晶體，而未使 用需較高製造成本如電子束曝光裝置等特殊設備。形_成閘 極電極之多晶矽電極寬度爲0.45微米，爲先前技藝製程所形 成0.15微米寬閘極電極之3倍，因此其電阻降爲1/3。於此具 體實施例中，具有用以控制臨界電壓之高濃度（最大至1 X 1018/cm3 )通道區只形成於通道區下，而作爲源/汲極區之基 板表面部分則具相當低之濃度（1 X 1016/cm3至1 X 1017/cm3 ) 。這驚人地將源/汲極電容自1/3降低至1/10，對於改進電路 之操作速率相當有效。此外，此具體實施例之製程需要8道 曝光顯影製程步驟，用以形成相當簡化之CMOS電路的通道 區形成圖案、閘極電極圖案、N井區、P井區、N+井區、P+ 井區、接觸圖案及金屬圖案。 此外，此具體實施例之製程中，於一完全平坦之結構上 進行決定閘極長度之曝光顯影製程。因此，具上述結構之 電晶體本質上並無局部變窄圖案之問題，此種問題可能發 生在形成不均勻LOCOS氧化膜圖案作爲元件隔絕區後，以 曝光顯影製程形成閘極電極圖案之習知情況。如此，即可 -30- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） . 訂 線 I - (請先鬩讀背面之注意事項再填寫本頁) 3 經濟部中央標準局員工消費合作社印製 J-S9Q0 Μ ' Β7五、發明説明（28 ) 輕易地將閘極長度控制於高精度下。 具體實施例2 具體實施例2基本上與具體實施例1相同，除了將離子佈 植在通道區内之步驟與側壁間隔物之形成步驟交換。 首先，分別於NMOS及PMOS電晶體形成區5及6内形成通 道區5a及6b，以與圖2(a)及2(b)中所示相同之方法完成。氮 化矽膜15係如圖3 (e)所示般形成，随後如圖3 (f)所示地形成 氧化矽膜16a。 參考圖2 (c)及2 (d)，將不純物離子佈植於PMOS電晶_體形 成區6之内，此外再將不純物離子佈植在NMOS電晶體形成 區5之内。由於這些離子並未植入位於由氮化石夕膜15及氧化 矽膜16a所構成之側壁絕緣層下方的矽基板1之表面部分内 ，因此用以決定電晶體之臨界電壓的高濃度區已變窄，進 一步則可改善降低源/汲極電容之效果。然而於此狀況下， 欲離子植入之通道區亦變窄，且可促進橫向不純物之擴散 ，增加通道區中央部分不純物滚度減少之可能性。因此， 與具體實施例1相較，其離子佈植之摻雜量應增加。舉例來 説，N型不純物磷離子9係於大約180仟電子伏特之植入能量 下，植入大約4 X 1012/cm2之摻雜量，以使植入離子分布之 尖峰位於氧化矽膜4下方之矽基板1之表面。然後，爲了控 制埋入式通道型PMOS電晶體之臨界電壓，將P型不純物之 硼離子10逆佈植在與PMOS通道區6a表面相鄰之矽基板1部 分内，於大約7什電子伏特及大約4.4 X 1012/cm2之摻雜量下 ，而且將N型不純物之坤離子11植入在較硼離子10更深之深 ^衣 訂 線 i ^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -31 - 經濟部中央標準局員工消资合作社印製 - A7 __·______B7___ 五、發明説明（29 ) 度’以大約180仟電子伏特及大約6 X i〇l3/cin2之掺雜量（參見 圖 2(c))。 將硼離子13植入NMOS電晶體形成區5内，係於大約65仟 電子伏特之植入能量下，植入大約4x 1012/cm2之摻雜量， 以使植入離子分布之尖峰位於氧化矽膜4下方之矽基板1之 表面。接下來，爲了控制表面通道型NMOS電晶體之臨界電 壓，將P型不純物之硼離子佈植在與NMOS通道區5a表面相 鄰之碎基板1郅分内，於大約7计電子伏特植入大約6x 1012/cm2之摻雜量，然後再以大約30仟電子伏特植入大_約i .2 X 1013/cm2之摻雜量（參見圖2(d))。 用以完成MOS之後續步驟則以如圖3 (g)至6 (q)所示相同方 法進行3 具體實施例3 具體實施例3基本上與具體實施例1相同，除了其PMOS電 晶體係一表面通道型。 參考圖14(a)，將氧化膜2、氮化矽膜3及氧化矽膜4以與具 體實施例1之相同方法依序形成在矽基板1上。 如圖1 4(b)所示，將最小寬度0.35微米之開口以與具體實 施例1基本上相同之方法分別形成在NMOS及PMOS電晶體形 成區5及6之NMOS及PMOS通道5a及6a (作爲通道用）之氧化 矽膜4内。與埋入式通道型電晶體相較，表面通道型之 PMOS電晶體存在一抑制短通道效應，因此與具體實施例1 相較可將其最小閘極長度減小* 如圖1 4 (c)所示，沈積一光阻8遮蓋住NMOS電晶體形成區5 ______-32- 本紙張尺度適用中國國家榡率（CMS ) A4規格（210X 297公釐） 裝 訂 線 (請先W*讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（ 30 經濟部中央標準扃負工消費合作社印製 ，而將一N型不純物之磷離子9植入pM〇s電晶體形成區6内 ，於大約180什電子伏特下，至大約4 χ 1〇12/cm2之摻雜量， 以使植入離子分布之尖峰位於與矽基板丨之表面相鄰之氧化 矽膜下。随後，爲了控制表面通道型pM〇s電晶體之臨 界電蜃，將N型不純物之砷離予11佈植在與pM〇s通道區& 表面栂^之矽基板1部分内，於大約3〇仟電子伏特至大約& 10 /cm (捧雜量，，然後以大約8〇仟電子伏特下佈植罐離子 至大約IX納cm2之摻雜量（或者可改爲於大約⑽什電子伏 特之佈植能量下植入神_子至大約1><1〇13/娜2之掺雜〜量） 〇 將光阻8移除，並以如圖14(d)所示、與具體實施例1相同 之方法沈積光阻12將PM0S電晶體形成區6遮蓋住。將硼離 子13以大为65仟屯子伏特之佈植能量植入NM〇s電晶體形 區5内達大約4xl〇12/cm2之摻雜量，以使植人離子分布^尖 峰位於與矽基板1表面相鄰之氧化矽膜4下方。接下來，爲 了控制表面通道型NM0S電晶體之臨界電麼，將p型不純= 之硼離子佈植在與NMOS通道區5a表面相鄰之矽基板〗部分 内，於大約7仟電子伏特之佈植能量下完成大約5 χ 1〇u^w 之摻雜量，然後再以大約30仟電子伏特之佈植能量完成大 約1 X 1013/cm2之掺雜量。 如圖15(e)所示，將氮化碎膜15以如具體實施例1之相同 方法形成在生成矽基板1之全表面上。 以如圖1 5 (f)所示、與具體實施例1相同之方法，只將氧化 矽膜16a留在氧化矽膜4之開口内側壁上。 -33- 本紙張尺度適用中國國家榡率（CNS ) Μ规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) .裝 、-° 線 A7 B7 31 五、發明説明（ 將位於通道區5a及6a上，且並未爲氧化膜16a所遮蓋住之 氮化矽膜15部分藉反應性離子蝕刻法蝕刻完畢’形成由氮 化矽膜15及氧化矽膜16a所構成之側壁絕緣膜。然後，蝕刻 氮化矽膜3。這將使氧化矽膜2在開口之底部裸露出現。 如圖1 5 (g)所示，形成閘極絕緣膜37。然後於Η]0之氛圍 、攝氏800度至1000度之溫度下，進行大約5分鐘至大約1小 時之退火製程，使閘極絕緣層37在閘極絕緣膜37與矽基板1 之界面包含一至數個百分比之氮。這可避免電晶體之臨界 電壓產生波動，此波動亦可因PMOS電晶體之閘極電極於後 續步驟中由具硼擴散之多晶矽所形成，而硼離子擴散穿過 閘極絕緣膜37進入通道内所造成。 參考圖1 5 (h)，將多晶矽18藉已知低壓CVD製程沈積在生 成矽基板1之全表面上。由於在進行源/汲極區之離子佈植 的同時亦將離子植入閘極電極，因此在沈積多晶矽18之後 將不再進行任何不純物擴散製程》 如圖1 6 (i)所示，以與具體實施例1相同之方法將多晶矽膜 18圖案化，以形成一 NMOS電晶體閘極電極39及一 PMOS電 晶體閘極電極40。 藉曝光顯影及蝕刻製程分別在NMOS及PMOS電晶體形成 區5及6内形成具開口部分41a及41b之光阻圖案41(圖1 8(a)) 。形成於NMOS電晶體形成區5内之開口部分41 a(當作NMOS 電晶體之源/没極）並不包含通道區5a之末端。形成於PMOS 電晶體形成區6内之開口部分41a(當作接觸區）不與通道區6a 及閘極電極40重疊。形成於PMOS電晶體形成區6内之開口 34 - 本紙浪尺度適用中國國家操準（CNS ) A4規格（2丨OX297公釐） ----------¾------.玎------ii (請先83-請背面<'注意事項再填寫本頁) 經濟部中央樣準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A 7 ' B7 五、發明説明（32 ) 部分41b(當作PMOS電晶體之源/汲極）並不包含通道區6a之 末端。形成於NMOS電晶體形成區5内之開口部分41b(當作 接觸區）並未與通道區5a及閘極電極39重疊。以光阻41爲 遮蔽罩，蝕刻氧化矽膜4，以形成氧化物膜開口部分42。若 無誤對位發生，這可使閘極電極40具有一自氮化矽膜15向 外延伸之突出外形。 參考圖1 6 (k)，藉曝光顯影及蝕刻製程於NMOS及PMOS電 晶體形成區5及6之内形成具開口之光阻圖案43(圖1 8 (b))。 以光阻圖案43爲遮蔽罩，將坤離子於90仟電子伏特之植入 能量與基板表面法線成35度之角度下.，植入大約4x 1015/cm2之摻雜量，以形成砷佈植層44。 如圖1 6 (1)所示，於保留光阻43狀況下，以大約150仟電子 伏特之植入能量，於與基板表面法線成大約60度之角度下 植入砷離子至大約lx 1013/cm2之摻雜量，形成具低濃度之 神植入層45。 將光阻圖案43移除，藉如圖17 (m)所示之曝光顯影及蝕刻 製程於PMOS及NMOS電晶體形成區6及5内形成具開口之光 阻圖案46(圖1 8 (c))。以光阻圖案46爲遮蔽罩，於15仟電子 伏特之植入能量下，從與基板表面法線成35度之角度植入 棚離子至大約4X 1015/cm2之摻雜量，以形成棚植入層47。 如圖1 7 (η)所示，於保留光阻46狀況下，以大約25仟電子 伏特之植入能量，於與基板表面法線成大約60度之角度下 植入硼離子至大約8x 1013/cm2之摻雜量，以形成具低濃度 之硼植入層48。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ---------种衣------1T------^ -- (請先閲讀背面之注意事項再填寫本頁) -35- 經濟部中央標準局員工消費合作社印製 A 7 ' B7五、發明説明（33 ) 此外，如圖1 7 (ο)所示，以與具體實施例1相同方法進行 熱處理，形成具LDD結構之Ν+源/汲極區49及Ρ+源/汲極區50 ，並形成摻雜成負極之Ν+閘極電極39做爲NMOS電晶體之閘 極電極，及摻雜成正極之Ρ+閘極電極40爲PMOS電晶體之閘 極電極。 具體實施例3之MOS電晶體基本上與具體實施例1者係相 同的，但包括具0.15之較短閘極長度之PMOS電晶體，以改 善驅動電流並使PMOS閘極電容降低40%。然而，此一具體 施例之製程需要9個曝光顯影步驟進行通道圖案、閘板圖案 、Ν井區、Ρ井區、佈植區、Ν+區、Ρ+區、接觸圖案以及金 屬圖案之形成，較具體實施例1之曝光顯影製程步驟數目更 多。 具體實施例4 具體實施例4基本上與具體實施例3之MOS電晶體相同， 除了係以自我對位方式將一高熔點金屬矽化物層形成在源/ 及閘極電極上。 更特定言之，係以如圖1 4 ( a)至1 7 (〇)所示、與具體實施 例3同之方法，形成具LDD結構之N+源/汲極區49及P+源/汲 極區5 0。 參考圖1 9 (a)，將源/汲極區49及50上，或於氧化膜開口分 42内之氮化矽膜3藉乾式蝕刻蝕刻完畢。於此步驟中希望能 將閘極電極39及40，以及氧化矽膜4之蚀刻量減至最低。於 此具體實施例中，使用確保對矽爲最大選擇性蝕刻速率之 條件，使閘極電極39及40之蚀刻最小化，但允許些微之氮 I--------批衣------ΐτ------0 (請先I讀背面.5*注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CN'S ) A4規格（210X297公釐） -36- 31&800 經濟部中央標準局員工消費合作社印製 ' A 7 ' B7五、發明説明（34 ) 化矽膜3被蚀刻。隨後，以HF之水溶液蝕刻殘留之氧化矽膜 2，以將矽基板1之表面裸露。 於生成之矽基板1之全表面上藉濺鍍形成一厚約10毫微米 至大約50毫微米之鈦薄膜，並於一氮氛圍内、攝氏600至 700度之溫度範圍内進行大約10秒至60秒之熱處理。將生成 之石夕基板1浸入一包含硫酸及過氧化氫之水性混合物，將氧 化矽膜4上之鈦溶解，如此於矽或只於閘極電極39及40及源 汲極區49及50上形成矽化鈦層51，如圖1 9(b)所示。此具體 實施例之後續步驟係與具體實施例3相同。 _ 於此具體實施例中，矽化物閘極電極較多晶矽電極之電 阻更低。雖然已知閘極長度較短之矽化鈦閘極電極具較大 之電阻，但本發明由於閘極電極寬度較閘極長度更寬故可 解決此一問題。此外，此具體實施例可輕易地使用鹽化物 (salicide )技藝，此乃因閘極電極並未爲絕緣膜所遮蓋， 且源/汲極區只爲非常薄之絕緣膜所遮蓋。具體實施例4之 其它特徵均與具體實施例3相同。 具體實施例5 具體實施例5基本上與具體實施例4相同，除了其高熔點 矽化物層係以不同方式形成。 閘極電極39及40係以與圖1 4 (a)至1 6⑴内所示、與具體實 施例3相同之方法形成。 參考圖2 0 (a)，於將形成源/汲極區之地區上，或氧化物膜 開口部分42内之氮化矽膜3藉乾式蝕刻法將之蝕刻。然後， 以HF水溶液將殘餘之氧化矽膜2蝕刻完畢，以將矽基板1之 ---------扣衣------ir------it * ♦ (請先閲讀背面之注意事項再填寫本頁) -37- 本纸柒尺度適用中國國家標準（CNS ) A4規格（2丨OX 297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（35 ) 表面裸露出來。 於矽基板1之全表面上形成鈦薄膜，然後進行熱處理，並 使用一包含硫酸及過氧化氫之水性混合物，以與具體實施 例4中所使用相同方法來蚀刻生成之碎基板1。如此，只於 閘極電極39及40，以及源/汲極區49及50上形成矽化鈦層51 ，如圖2 0 (b)中所示。 後續步驟係依如圖1 6 (k)至1 7 (η)、與具體實施例3相同之 方法進行，以完成如圖1 9 (b)所示之MOS電晶體。 於根據本發明之MOS電晶體中，閘極電極之外形係_形成 爲其頂表面之閘極長度較其朝向通道區底表面之閘極長度 爲長。側壁間隔物係形成爲與閘極電極之側壁接觸，以將 通道區之外圍遮蓋住。這可使得製造具相當小且穩定閘極 長度之MOS電晶體將不受製程步驟中所使用曝光顯影技術 之極限所限制。亦即，可使用習知0.35微米至0.4微米微影 蝕刻技術形成相當微小之MOS電晶體，而不須明顯增加製 程步驟。此外，亦可降低源/汲極區内之寄生電容。閘極電 極與源/汲極區間之側壁間隔物可允許MOS電晶體之低電壓 高速操作，而不增加閘極電極及源/汲極區間之寄生電容。 根據本發明之MOS電晶體的製造程序，可製造出具低電 壓高速操作之MOS電晶體，同時可抑制與習知MOS電晶體 製造程序相較明顯增加之製程步驟數。在製程期間，可有 效地運用絕緣膜作爲蝕刻停止層，且不使半導體基板受到 蝕刻，以避免半導體基板表面受損。在製程順序初期即進 行可決定閘極長度之曝光顯影步驟，因此並不因下層圖案 (請先閱讀背面之注意事項再填寫本頁) .裝. -β 線 -38- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ' A 7 ' B7 五、發明説明（36 ) 之高度不同而受影響。由於不需要於高反射係數材料上進 行決定閘極長度之曝光顯影步驟，因此可輕易形成閘極電 極之微細圖案。已由曝光顯影步驟所決定之閘極長度可藉 後續即將形成之絕緣層厚度再調整得更精細。這將可對閘 極長度達成更穩定及更精細之控制。由於通道區基本上係 與源/汲極高度相同，因此半導體基板上之高度差係與非常 微小之閘極電極高度相等。因此，曝光顯影步驟可於MOS 電晶體製造後之連接步驟中馬上進行。 ---------批衣------，玎------0 '· (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -39- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）

Claims (1)

  1. 2. 經濟部中央標率局員工消費合作社印製 申利範圍 A8 B8 C8 D8 e:,jos電晶體，包含： 靡丰導體基板，具有-場區； 一閘極電極，經由—閘極絕緣膜之中間物形成於半導 體基板上；以及 源/没極區形成在半導體基板内； 其中該場區包括至少一下絕緣膜及一上絕緣膜，係由 一允許上絕緣膜與下絕緣膜進行選擇性蝕刻之材料所製 成； 孩閘極電極之外形係形成爲其頂表面之閘極長I係 較其朝向置於源/汲極區之間的通道區之底表面的閘極長 度更長；該閘極電極具有一側壁間隔物，係由該下絕緣 膜及一允許該側壁絕緣層與該上絕緣膜行選擇性蝕刻之 材料所製成，該側壁間隔物與該閘極電極之一侧壁接觸 ，用以將該通道區之外圍遮蓋住；以及 該通道區基本上與源/没極區高度相同。 根據申請專利範圍第1項之MOS電晶體， 其中該上絕緣膜係由蝕刻速率較下絕緣膜材料快5至％ 倍之材料所形成。 根據申請專利範圍第i項之MOS電晶體， 其中該上絕膜係由一氧化矽膜所形成，而且該下絕緣 膜係由一包含氮化矽膜/氧化矽膜之雙層膜所形成。 根據申請專利範圍第1項之MOS電晶體， 其中該側壁絕緣層包括一氧化矽膜及一遮蓋住氧化發 膜之氮化矽膜。 -40- 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐〉 • m- 裝-- • m (請先閎讀背面之注意事項再填寫本I) 訂 線 (Ss〇〇 A8 B8 C8 D8 經濟部中夬標準局員工消費合作社印製 '、申請專利範圍 5·根據申請專利範圍第1項之MOS電晶體’ 其中該上絕緣膜係由一氧化膜所形成’該下絕緣膜係 由包含氮化碎膜/氧化碎膜之雙層膜所形成’而且該侧壁 絕緣層包括一氧化矽膜及一遮蓋住該氧化矽膜之氮化矽 膜。 6’ —種製程，用以製造MOS電晶體，包含下列步驟： ⑴於半導體基板之全表面上形成一下絕緣膜及一上絕 緣膜，並於通道區及通道區之外圍部分上之該上絕緣膜 内形成一開口延伸至該下絕緣膜； 〜 (ii) 形成一側壁絕緣層，其材料允許側壁絕緣層與形成 在該上絕緣膜内該開口之側壁上的該上絕緣膜進行選擇 性姓刻，並將位於該開口底部且並未位於該側壁絕緣層 下之該下絕緣膜部分移除，以使該半導體基板裸露出來 1 (iii) 於裸露之半導體基板上形成一閘極絕緣膜； (iv) 於該閘極絕緣膜上形成一閘極電極，以使至少該側 壁絕緣層之一部分爲其所覆蓋；以及 (v) 將蓋住即將形成源/没極區地區之該上絕緣膜部分移 除’以形成一側壁間隔物與該閘極電極之側壁接觸。 根據申请專利範圍第6項之製程， 其中孩下絕緣膜係由一第一種絕緣膜及第二種絕緣膜 所形成，係以一允許第二種絕緣膜可與第一種絕緣膜進 行選擇性蝕刻之材料製成，於步驟（丨）中。 8·根據申請專利範圍第6項製程， (CNS ) 111 _ — I ! I. 「 —I— 訂 .I , I . II 各 ** (請先閲讀背面之注意事項再填寫本頁} A8 B8 C8 D8 六、申請專利範圍 其中該下絕緣膜係由氮化矽膜/氧化矽膜所形成，且該 上絕緣膜係由氧化石夕膜形成，於步驟（i)中。 9·根據申請專利範圍第6項之製程， 其中該側壁絕緣層係由氮化矽膜及氧化矽膜，依此順 序形成在包括該開口之該上絕緣膜上，於步驟（ii)中。 10.根據申請專利範圍第6項之製程，更包含下列步驟： (vi)形成源/汲極區，係藉於不小於$ 1 (加$ 1 =SG/Sh，其 中SG係侧壁間隔物之—端及閘極電極之一端間之距離， Sh係側壁間隔物之高度）之角度下進行第一次離子板入， 然後於不小於Θ2 (tan Θ2 = BS/Sh，其中BS係朝向該通道區 之該閉極電極底表面之-端及該閘極電極頂表面之一端 間之距離)之角度下進行第二次離子植入而完成，使用該 閘極電極及該侧壁間隔物爲遮蔽罩。 (請先閱讀背面之注意事項再填寫本頁) •裝· *-* 線- 經濟部中央標準局員工消費合作社印製 I用 |適 尺 張 -纸 本 準 家 :國 國 釐 42ΤΓ
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