TWI668838B - 高壓元件及其製造方法 - Google Patents

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Abstract

本發明提出一種高壓元件及其製造方法。高壓元件用於切換式電源供應電路之功率級中，用以作為下橋開關。高壓元件包含至少一橫向擴散金屬氧化物半導體(Lateral Diffused Metal Oxide Semiconductor, LDMOS)元件以及至少一蕭特基位障二極體(Schottky barrier diode, SBD)。其中橫向擴散金屬氧化物半導體包括井區、本體區、閘極、源極以及汲極；蕭特基位障二極體包括蕭特基金屬層以及蕭特基半導體層。其中，蕭特基金屬層與源極電連接，且蕭特基半導體層與井區鄰接。

Description

高壓元件及其製造方法
本發明有關於一種高壓元件及其製造方法，特別是指一種能夠提高操作速度並提高安全操作區域的高壓元件及其製造方法。
第1A圖顯示一種典型的切換式電源供應電路之電路示意圖。切換式電源供應電路包含控制電路1與功率級電路2。如圖所示，功率級電路2包括用以作為上橋開關的高壓元件11與用以作為下橋開關的高壓元件12，分別根據上橋訊號UG與下橋訊號LG而操作，以將輸入電壓Vin轉換為輸出電壓Vout；並於功率級電路2之電感13上，產生電感電流IL。
第1B圖顯示用以作為下橋開關的高壓元件12之剖視示意圖。如圖所示之高壓元件12用以作為下橋開關。所謂的高壓元件12，係指於正常操作時，施加於汲極129的電壓高於5V。一般而言，高壓元件12的汲極129與本體區125間，具有漂移區122a(如第1B圖中虛線範圍所示意)，將汲極129與本體區125分隔，且漂移區在通道方向(如第1B圖中虛線箭號所示意)之長度根據高壓元件12操作時所承受的操作電壓而調整。如第1B圖所示，高壓元件12包含：井區122、漂移氧化區124、本體區125、本體極126、閘極127、源極128、與汲極129。其中，井區122的導電型為N型，形成於基板121上，閘極127覆蓋部分漂移氧化區124。
高壓元件12操作時，本體區125與井區122所形成的寄生二極體(如圖中虛線二極體電路符號所示意)，由於流經電感13之電感電流IL的連續性，於下橋開關導通前空滯期間，下橋開關不導通，但其中的寄生二極體LD導通，相位節點PH之相位節點電壓LX低於接地電位GND一寄生二極體LD之順向電壓(forward voltage)。因此，受限於寄生二極體LD係由本體區125與井區122所形成，其反向恢復時間(reverse recovery time, trr)限制了高壓元件12的操作速度，也限制了安全操作區域(safe operation area, SOA)，其中安全操作區域的定義，為本領域中具有通常知識者所熟知，在此不予贅述。
有鑑於此，本發明提出一種能夠提高操作速度並提高安全操作區域，進而提高應用範圍的高壓元件及其製造方法。
就其中一觀點言，本發明提供了一種高壓元件，用於一切換式電源供應電路之一功率級中，用以作為一下橋開關，包含：至少一橫向擴散金屬氧化物半導體(Lateral Diffused Metal Oxide Semiconductor, LDMOS)元件，其包括：一井區，具有一第一導電型，形成於一半導體層中；一本體區，具有一第二導電型，形成於該井區中；一閘極，形成於該井區上方並連接於該井區；以及一源極與一汲極，具有該第一導電型，該源極與該汲極分別位於該閘極之外部不同側下方之該本體區中與該井區中；以及至少一蕭特基位障二極體(Schottky barrier diode, SBD)，包含：一蕭特基金屬層，形成於該半導體層上，該蕭特基金屬層與該源極電連接；以及一蕭特基半導體層，形成於該半導體層中，該蕭特基半導體層與該蕭特基金屬層形成蕭特基接觸，且該蕭特基半導體層與該井區鄰接；其中，該源極與該本體區一邊界間之該閘極正下方之部分該本體區定義一反轉區，用以作為該橫向擴散金屬氧化物半導體元件在一導通操作中之一反轉電流通道；其中，該本體區與該汲極之間之部分該井區定義一漂移區，用以作為該橫向擴散金屬氧化物半導體元件在該導通操作中之一漂移電流通道。
就另一觀點言，本發明提供了一種高壓元件製造方法，其中該高壓元件用於一切換式電源供應電路之一功率級中，用以作為一下橋開關，該高壓元件製造方法包含：形成至少一橫向擴散金屬氧化物半導體(Lateral Diffused Metal Oxide Semiconductor, LDMOS)元件，形成該橫向擴散金屬氧化物半導體之步驟包括：形成一井區於一半導體層中，該井區具有一第一導電型；形成一本體區於該井區中，該本體區具有一第二導電型；形成一閘極於該井區上方並連接於該井區；以及形成一源極與一汲極分別位於該閘極之外部不同側下方之該本體區中與該井區中，該源極與該汲極具有該第一導電型；以及形成至少一蕭特基位障二極體(Schottky barrier diode, SBD)元件，形成該蕭特基位障二極體之步驟包含：形成一蕭特基金屬層於該半導體層上，該蕭特基金屬層與該源極電連接；以及形成一蕭特基半導體層於該半導體層中，該蕭特基半導體層與該蕭特基金屬層形成蕭特基接觸，且該蕭特基半導體層與該井區鄰接；其中，該源極與該井區間之部分該本體區定義一反轉區，用以作為該橫向擴散金屬氧化物半導體元件在一導通操作中之一反轉電流通道，該反轉區位於部分該閘極正下方；其中，該本體區與該汲極之間之部分該井區定義一漂移區，用以作為該橫向擴散金屬氧化物半導體元件在該導通操作中之一漂移電流通道。
在一種較佳的實施型態中，該高壓元件由一基本單元經過鏡像布局後形成，其中該基本單元包括：至少部分該蕭特基位障二極體；以及至少部分該橫向擴散金屬氧化物半導體元件，當該橫向擴散金屬氧化物半導體元件為複數，該複數橫向擴散金屬氧化物半導體元件於一通道方向上交互鏡像排列串接而形成一功率元件串；其中，該蕭特基位障二極體在該通道方向上鄰接於該功率元件串。
在一種較佳的實施型態中，該高壓元件由一基本單元經過鏡像布局後形成，其中該基本單元包括：至少一個該蕭特基位障二極體；以及至少部分該橫向擴散金屬氧化物半導體元件，當該橫向擴散金屬氧化物半導體元件為複數，該複數橫向擴散金屬氧化物半導體元件於一通道方向上交互鏡像排列串接；其中，該蕭特基位障二極體之數量不大於該橫向擴散金屬氧化物半導體元件之數量，且每一個該蕭特基位障二極體位於對應的該橫向擴散金屬氧化物半導體元件中之該本體區與該汲極之間，且該蕭特基半導體層與該漂移區連接。
在一種較佳的實施型態中，該至少一蕭特基位障二極體位於該高壓元件中一隔離區中，且該隔離區位於該至少一橫向擴散金屬氧化物半導體之外。
在一種較佳的實施型態中，該蕭特基位障二極體更包括兩個絕緣結構，分別位於該蕭特基金屬層兩側外部，連接於該蕭特基半導體層上，由一蕭特基通道隔開。
在一種較佳的實施型態中，該蕭特基位障二極體更包括兩個通道側井區，具有該第二導電型，分別位於該蕭特基金屬層兩側下方之該蕭特基半導體層中，由該蕭特基通道隔開。
在一種較佳的實施型態中，該蕭特基位障二極體更包括兩通道側本體區，具有該第二導電型，分別位於該蕭特基金屬層兩側下方之該蕭特基半導體層中，由該蕭特基通道隔開，其中該通道側本體區與該本體區由相同的製程步驟所形成。
在前述的實施型態中，該蕭特基位障二極體較佳地更包括兩通道側本體極，具有該第二導電型，分別位於該兩通道側本體區中，由該蕭特基通道隔開。
在前述的實施型態中，該蕭特基位障二極體較佳地更包括兩多晶矽層，分別位於該兩通道側本體區上，且該多晶矽層與對應之該通道側本體區間，由對應之該絕緣結構隔開。
在一種較佳的實施型態中，該橫向擴散金屬氧化物半導體更包括一漂移氧化區，形成於該漂移區上，該漂移氧化區包括一區域氧化(local oxidation of silicon, LOCOS)結構、一淺溝槽絕緣(shallow trench isolation, STI)結構或一化學氣相沉積(chemical vapor deposition, CVD)氧化區。
在一種較佳的實施型態中，該閘極包括：一介電層，形成於該本體區上及該井區上，並連接於該本體區與該井區；一導電層，用以作為該閘極之電性接點，形成所有該介電層上並連接於該介電層；以及一間隔層，形成於該導電層之兩側以作為該閘極之兩側之電性絕緣層。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參考第2圖，其顯示本發明的第一個實施例。第2圖顯示用於切換式電源供應電路之功率級中，用以作為下橋開關之高壓元件22的剖視示意圖。如第2圖所示，高壓元件22包含：橫向擴散金屬氧化物半導體(Lateral Diffused Metal Oxide Semiconductor, LDMOS)元件LT與LT’以及蕭特基位障二極體(Schottky barrier diode, SBD)SD與SD’。 LDMOS元件LT包括：井區222、漂移氧化區224、本體區225、本體極226、閘極227、源極228以及汲極229。
半導體層221’形成於基板221上，半導體層221’於垂直方向(如第2圖中之實線箭號方向所示意，下同)上，具有相對之上表面221a與下表面221b。基板221例如但不限於為一P型或N型的半導體基板。半導體層221’例如以磊晶的製程步驟，形成於基板221上，或是以部分基板221作為半導體層221’。形成半導體層221’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第2圖，漂移氧化區224形成於該上表面221a上並連接於上表面221a，且位於部分漂移區222a(如第2圖中LDMOS元件LT中的虛線框所示意)的正上方，並連接於漂移區222a。漂移氧化區224例如但不限於如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構。
井區222具有第一導電型，形成於半導體層221’中，且於垂直方向上，井區222位於上表面221a下並連接於上表面221a。井區222例如由至少一離子植入製程步驟所形成。本體區225具有第二導電型，形成於井區222中，且於垂直方向上，本體區225位於上表面221a下並連接於上表面221a。本體極226具有第二導電型，用以作為本體區225之電性接點，於垂直方向上，本體極226形成於上表面221a下並連接於上表面221a之本體區225中。閘極227形成於半導體層221’之上表面221a上，且於垂直方向上，部分本體區225位於閘極227正下方並連接於閘極227，以提供高壓元件22在導通操作中之反轉區223a，反轉區223a位於部分閘極227正下方並連接閘極227。
請繼續參閱第2圖，源極228與汲極229具有第一導電型，於垂直方向上，源極228與汲極229形成於上表面221a下並連接於上表面221a，且源極228與汲極229分別位於閘極227在通道方向(如圖中虛線箭號所示意，下同)之外部下方之本體區225中與遠離本體區225側之井區222中，且於通道方向上，漂移區222a位於汲極229與本體區225之間，靠近上表面221a之井區222中，用以作為LDMOS元件LT在導通操作中之漂移電流通道。
需說明的是，所謂反轉區223a係指LDMOS元件LT在導通操作中因施加於閘極227的電壓，而使閘極227的下方形成反轉層(inversion layer)以使導通電流通過的區域，介於源極228與漂移區222a之間，此為本領域具有通常知識所熟知，在此不予贅述，本發明其他實施例以此類推。
需說明的是，第一導電型與第二檔電型可以為P型或N型，當第一導電型為P型時，第二導電型為N型；第一導電型為N型時，第二導電型為P型。
需說明的是，所謂漂移電流通道係指高壓元件200在導通操作中使導通電流以漂移的方式通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，上表面221a並非指一完全平坦的平面，而是指半導體層221’的一個表面。在本實施例中，例如漂移氧化區224與半導體層221’接觸的部分上表面221a，就具有下陷的部分。
需說明的是，在一種較佳的實施例中，閘極227包括與上表面連接的介電層2271、具有導電性的導電層2272、以及具有電絕緣特性之間隔層2273。其中，介電層2271形成於本體區225上及井區222上，並連接於本體區225與井區222。導電層2272用以作為閘極227之電性接點，形成所有介電層2271上並連接於介電層2271。間隔層2273形成於導電層2272之兩側以作為閘極227之兩側之電性絕緣層。
此外，需說明的是，所謂的高壓元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如5V，且本體區225與汲極229間之通道方向距離(漂移區222a長度)根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。此皆為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第2圖，蕭特基位障二極體SD包括蕭特基金屬層231以及蕭特基半導體層232。蕭特基金屬層231形成於半導體層221’上，且於垂直方向上，蕭特基金屬層231位於上表面221a上並連接於上表面221a；蕭特基金屬層231與源極228經由金屬導線ML電連接。蕭特基半導體層232，形成於半導體層221’中，蕭特基半導體層232與蕭特基金屬層231形成蕭特基接觸，且蕭特基半導體層232與井區222鄰接，且於垂直方向上，蕭特基半導體層232位於上表面221a下並連接於上表面221a。在本實施例中，如圖所示，蕭特基半導體層232與井區222由同一個製程步驟所形成，且彼此在通道方向及垂直方向上鄰接。
蕭特基位障二極體SD例如更包含兩個絕緣結構233，分別位於蕭特基金屬層231兩側外部，連接於蕭特基半導體層232上，由蕭特基通道234隔開。其中，蕭特基通道234係指當蕭特基位障二極體SD導通時，提供反向電流流經蕭特基位障二極體SD的路徑。絕緣結構233例如但不限於如圖所示之淺溝槽絕緣(shallow trench isolation, STI)結構，亦可為區域氧化(local oxidation of silicon, LOCOS)結構。絕緣結構233可以利用與漂移氧化區224相同的製程步驟形成而同時完成。
請繼續參閱第2圖，高壓元件22由基本單元M1以AA’軸線為中心，經過鏡像(mirror)布局(layout)後形成，其中基本單元M1包括：至少部分蕭特基位障二極體SD；以及至少部分橫向擴散金屬氧化物半導體元件LT。其中，在本實施例中，如圖所示，蕭特基位障二極體SD在橫向上分為左半部與右半部，利用蕭特基位障二極體SD的右半部作為基本單元M1中的一部分，經過鏡像布局後會形成蕭特基位障二極體SD的左半部。在本實施例中，如圖所示，基本單元M1包括完整的漂移氧化區224、閘極227、源極228以及汲極229，與部分的井區222、本體區225以及本體極226；其中，利用本體區225左半部與本體極226左半部作為基本單元M1中的一部分，經過鏡像布局後會形成本體區225右半部與本體極226右半部。基本單元M1經過鏡像布局後形成基本單元M1’，並可繼續重複鏡像布局而形成高壓元件22。基本單元M1’ 包括：至少部分蕭特基位障二極體SD’；以及至少部分橫向擴散金屬氧化物半導體元件LT’。需說明的是，基本單元M1’為基本單元M1以AA’為軸線之右邊的鏡像布局所形成之LDMOS元件LT’；當然，根據本發明，基本單元M1也可以向左鏡像布局，形成其他的LDMOS元件。
需說明的是，在本實施例中，在所有的LDMOS元件，例如LDMOS元件LT與LT’中，所有的井區222彼此電連接，所有的本體區225彼此電連接，所有的本體極226彼此電連接，所有的閘極227彼此電連接，所有的源極228彼此電連接，所有的汲極229彼此電連接。在所有的蕭特基位障二極體，例如蕭特基位障二極體SD與SD’中，所有的蕭特基金屬層231彼此電連接，所有的蕭特基半導體層232彼此電連接。在一種較佳的實施例中，LDMOS元件LT中，源極228與本體極226以如圖所示的矽化金屬層223電連接。
值得注意的是，本發明優於先前技術的其中一個技術特徵，在於：根據本發明，以第2圖所示之實施例為例，高壓元件22除了LDMOS元件LT與LT’外，更包括蕭特基位障二極體SD與SD’。由於蕭特基位障二極體SD與SD’的反向恢復時間比寄生二極體LD短，因此根據本發明可以明顯地提高高壓元件22的操作速度；此外，由於在下橋開關導通前空滯期間，電流可以流經蕭特基位障二極體SD與SD’，而大幅減低流經寄生二極體LD的電流，可以避免高壓元件22因反向電流主要流經寄生二極體LD而損壞，提高了安全操作區域，進而提高應用範圍。
請參考第3圖，其顯示本發明的第二個實施例。第3圖顯示用於切換式電源供應電路之功率級中，用以作為下橋開關之高壓元件32的剖視示意圖。如第3圖所示，高壓元件32由基本單元M2以BB’軸線為中心，經過鏡像(mirror)布局(layout)後形成，其中基本單元M2包括：至少部分蕭特基位障二極體SD1；以及LDMOS元件LT1與LT2及部分LDMOS元件LT3。
其中，在本實施例中，如圖所示，蕭特基位障二極體SD1在橫向上分為左半部與右半部，利用蕭特基位障二極體SD1右半部作為基本單元M2中的一部分，經過鏡像布局後會形成蕭特基位障二極體SD1左半部。在本實施例中，如圖所示，LDMOS元件LT1包括井區322、漂移氧化區324、本體區325、本體極326、閘極327、源極328以及汲極329。其中，LDMOS元件LT1與LT2彼此鏡像排列，且共用本體區325與本體極326。其中，LDMOS元件LT2與LT3彼此鏡像排列，且共用汲極329。基本單元M2經過鏡像布局後形成基本單元M2’，並可繼續重複鏡像布局而形成高壓元件32。在本實施例中，基本單元M2包括複數LDMOS元件LT1與LT2及部分LDMOS元件LT3，複數LDMOS元件LT1與LT2及部分LDMOS元件LT3於通道方向上交互鏡像排列串接而形成功率元件串，蕭特基位障二極體SD1在通道方向上鄰接於該功率元件串。
半導體層321’形成於基板321上，半導體層321’於垂直方向(如第3圖中之實線箭號方向所示意，下同)上，具有相對之上表面321a與下表面321b。基板321例如但不限於為P型或N型的半導體基板。半導體層321’例如以磊晶的製程步驟，形成於基板321上，或是以部分基板321作為半導體層321’。形成半導體層321’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第3圖，漂移氧化區324形成於該上表面321a上並連接於上表面321a，且位於部分漂移區322a(如第3圖中LDMOS元件LT1中的虛線框所示意)的正上方，並連接於漂移區322a。漂移氧化區324例如但不限於如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構。
井區322具有第一導電型，形成於半導體層321’中，且於垂直方向上，井區322位於上表面321a下並連接於上表面321a。井區322例如由至少一離子植入製程步驟所形成。本體區325具有第二導電型，形成於井區322中，且於垂直方向上，本體區325位於上表面321a下並連接於上表面321a。本體極326具有第二導電型，用以作為本體區325之電性接點，於垂直方向上，本體極326形成於上表面321a下並連接於上表面321a之本體區325中。閘極327形成於半導體層321’之上表面321a上，且於垂直方向上，部分本體區325位於閘極327正下方並連接於閘極327，以提供高壓元件32在導通操作中之反轉區，反轉區位於部分閘極327正下方並連接閘極327。
請繼續參閱第3圖，源極328與汲極329具有第一導電型，於垂直方向上，源極328與汲極329形成於上表面321a下並連接於上表面321a，且源極328與汲極329分別位於閘極327在通道方向(如圖中虛線箭號所示意，下同)之外部下方之本體區325中與遠離本體區325側之井區322中，且於通道方向上，漂移區322a位於汲極329與本體區325之間，靠近上表面321a之井區322中，用以作為LDMOS元件LT1在導通操作中之漂移電流通道。
需說明的是，在一種較佳的實施例中，閘極327包括與上表面連接的介電層3271、具有導電性的導電層3272、以及具有電絕緣特性之間隔層3273。其中，介電層3271形成於本體區325上及井區322上，並連接於本體區325與井區322。導電層3272用以作為閘極327之電性接點，形成所有介電層3271上並連接於介電層3271。間隔層3273形成於導電層3272之兩側以作為閘極327之兩側之電性絕緣層。
請繼續參閱第3圖，蕭特基位障二極體SD1包括蕭特基金屬層331、蕭特基半導體層332以及兩個絕緣結構333。蕭特基金屬層331形成於半導體層321’上，且於垂直方向上，蕭特基金屬層331位於上表面321a上並連接於上表面321a；蕭特基金屬層331與源極328經由金屬導線ML1電連接。蕭特基半導體層332，形成於半導體層321’中，蕭特基半導體層332與蕭特基金屬層331形成蕭特基接觸，且蕭特基半導體層332與井區322鄰接，且於垂直方向上，蕭特基半導體層332位於上表面321a下並連接於上表面321a。在本實施例中，如圖所示，蕭特基半導體層332與井區322由同一個製程步驟所形成，且彼此在通道方向及垂直方向上鄰接。
兩個絕緣結構333，分別位於蕭特基金屬層331兩側外部，連接於蕭特基半導體層332上，由蕭特基通道334隔開。其中，蕭特基通道334係指當蕭特基位障二極體SD1導通時，提供反向電流流經蕭特基位障二極體SD1的路徑。絕緣結構333例如但不限於如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構。絕緣結構333可以利用與漂移氧化區324相同的製程步驟形成而同時完成。
需說明的是，在本實施例中，在所有的LDMOS元件，例如LDMOS元件LT1、LT2與LT3中，所有的井區322彼此電連接，所有的本體區325彼此電連接，所有的本體極326彼此電連接，所有的閘極327彼此電連接，所有的源極328彼此電連接，所有的汲極329彼此電連接。在一種較佳的實施例中，LDMOS元件LT1中，源極328與本體極326以如圖所示的矽化金屬層323電連接。
請參考第4A-4C圖，其顯示本發明的第三個實施例。第4A圖顯示用於切換式電源供應電路之功率級中，用以作為下橋開關之高壓元件42的上視示意圖。第4B與4C圖分別顯示第4A圖中，DD’切線與EE’切線之高壓元件42的剖視示意圖。如第4A-4C圖所示，高壓元件42由基本單元M3以CC’軸線為中心，經過鏡像(mirror)布局(layout)後形成，其中基本單元M3包括：蕭特基位障二極體SD2以及部分LDMOS元件LT4。
其中，在本實施例中，如第4A-4C圖所示， LDMOS元件LT4包括井區422、漂移氧化區424、本體區425、本體極426、閘極427、源極428以及汲極429。其中，LDMOS元件LT4與LT5彼此鏡像排列，且共用本體區425與本體極426。基本單元M3經過鏡像布局後形成基本單元M3’，並可繼續重複鏡像布局而形成高壓元件42。在本實施例中，基本單元M3包括部分LDMOS元件LT4以及蕭特基位障二極體SD2，其中，蕭特基位障二極體SD2位於對應的LDMOS元件LT4中之該本體區425與汲極429之間，且蕭特基半導體層432與漂移區422a連接。
半導體層421’形成於基板421上，半導體層421’於垂直方向(如第4B與4C圖中之實線箭號方向所示意，下同)上，具有相對之上表面421a與下表面421b。基板421例如但不限於為P型或N型的半導體基板。半導體層421’例如以磊晶的製程步驟，形成於基板421上，或是以部分基板421作為半導體層421’。形成半導體層421’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第4A-4C圖，漂移氧化區424形成於該上表面421a上並連接於上表面421a，且位於部分漂移區422a(如第4B與4C圖中LDMOS元件LT4中的粗虛線框所示意)的正上方，並連接於漂移區422a。漂移氧化區424例如但不限於如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構。
井區422具有第一導電型，形成於半導體層421’中，且於垂直方向上，井區422位於上表面421a下並連接於上表面421a。井區422例如由至少一離子植入製程步驟所形成。本體區425具有第二導電型，形成於井區422中，且於垂直方向上，本體區425位於上表面421a下並連接於上表面421a。本體極426具有第二導電型，用以作為本體區425之電性接點，於垂直方向上，本體極426形成於上表面421a下並連接於上表面421a之本體區425中。閘極427形成於半導體層421’之上表面421a上，且於垂直方向上，部分本體區425位於閘極427正下方並連接於閘極427，以提供高壓元件42在導通操作中之反轉區，反轉區位於部分閘極427正下方並連接閘極427。
請繼續參閱第4A-4C圖，源極428與汲極429具有第一導電型，於垂直方向上，源極428與汲極429形成於上表面421a下並連接於上表面421a，且源極428與汲極429分別位於閘極427在通道方向(如圖中虛線箭號所示意，下同)之外部下方之本體區425中與遠離本體區425側之井區422中，且於通道方向上，漂移區422a位於汲極429與本體區425之間，靠近上表面421a之井區422中，用以作為LDMOS元件LT4在導通操作中之漂移電流通道。
需說明的是，在一種較佳的實施例中，如第4B圖所示，閘極427包括與上表面連接的介電層4271、具有導電性的導電層4272、以及具有電絕緣特性之間隔層4273。其中，介電層4271形成於本體區425上及井區422上，並連接於本體區425與井區422。導電層4272用以作為閘極427之電性接點，形成所有介電層4271上並連接於介電層4271。間隔層4273形成於導電層4272之兩側以作為閘極427之兩側之電性絕緣層。
請繼續參閱第4A-4C圖，蕭特基位障二極體SD2包括蕭特基金屬層431以及蕭特基半導體層432。蕭特基金屬層431形成於半導體層421’上，且於垂直方向上，蕭特基金屬層431位於上表面421a上並連接於上表面421a；蕭特基金屬層431與源極428經由金屬導線ML2電連接。蕭特基半導體層432，如第4C圖中細框線所示意，形成於半導體層421’中，蕭特基半導體層432與蕭特基金屬層431形成蕭特基接觸，且蕭特基半導體層432與井區422中之漂移區422a連接，且於垂直方向上，蕭特基半導體層432位於上表面421a下並連接於上表面421a。在本實施例中，如圖所示，蕭特基半導體層432與井區422由同一個製程步驟所形成，且彼此在通道方向及垂直方向上鄰接。
本實施例與第一個實施例不同之處，在於，在本實施例中，如第4A與4C圖所示，蕭特基位障二極體SD2係於漂移區422a正上方，由閘極427向下開一個洞，直通漂移區422a，並將蕭特基位障二極體SD2安排於其中。因此，LDMOS元件LT4對應蕭特基位障二極體SD2。
需說明的是，在本實施例中，在所有的LDMOS元件，例如LDMOS元件LT4與LT5中，所有的井區422彼此電連接，所有的本體區425彼此電連接，所有的本體極426彼此電連接，所有的閘極427彼此電連接，所有的源極428彼此電連接，所有的汲極429彼此電連接。在一種較佳的實施例中，LDMOS元件LT4中，源極428與本體極426以如圖所示的矽化金屬層423電連接。
請參考第5A-5B圖，其顯示本發明的第四個實施例。第5A圖顯示用於切換式電源供應電路之功率級中，用以作為下橋開關之高壓元件52的上視示意圖。第5B圖顯示第5A圖中，GG’切線之高壓元件52的剖視示意圖。如第5A-5B圖所示，高壓元件52由基本單元M4以FF’軸線為中心，經過鏡像(mirror)布局(layout)後形成，其中基本單元M4包括：蕭特基位障二極體SD3以及部分LDMOS元件LT6、LDMOS元件LT7及部分LDMOS元件LT8。
其中，在本實施例中，如第5A-5B圖所示， LDMOS元件LT7包括井區522、漂移氧化區524、本體區525、本體極526、閘極527、源極528以及汲極529。其中，LDMOS元件LT7與LT8彼此鏡像排列，且共用本體區525與本體極526；LDMOS元件LT6與LT7在通道方向上鄰接，且共用汲極529，其中，蕭特基位障二極體SD3位於對應的LDMOS元件LT6中之本體區525與汲極529之間。在本實施例中，基本單元M4包括LDMOS元件LT7、部分LDMOS元件LT6及部分LDMOS元件LT8，除了蕭特基位障二極體SD3外，於通道方向上交互鏡像排列串接而形成功率元件串，蕭特基位障二極體SD3位於對應的LDMOS元件LT6中之本體區525與汲極529之間，也就是位於該功率元件串中。基本單元M4經過鏡像布局後形成基本單元M4’，並可繼續重複鏡像布局而形成高壓元件52。在本實施例中，蕭特基位障二極體SD3位於對應的LDMOS元件LT6中之本體區525與汲極529之間，且蕭特基半導體層532與漂移區522a連接。
半導體層521’形成於基板521上，半導體層521’於垂直方向(如第4B與4C圖中之實線箭號方向所示意，下同)上，具有相對之上表面521a與下表面521b。基板521例如但不限於為P型或N型的半導體基板。半導體層521’例如以磊晶的製程步驟，形成於基板521上，或是以部分基板521作為半導體層521’。形成半導體層521’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第5A-5B圖，漂移氧化區524形成於該上表面521a上並連接於上表面521a，且位於部分漂移區522a(如第5B圖中LDMOS元件LT7中的粗虛線框所示意)的正上方，並連接於漂移區522a。漂移氧化區524例如但不限於如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構。
井區522具有第一導電型，形成於半導體層521’中，且於垂直方向上，井區522位於上表面521a下並連接於上表面521a。井區522例如由至少一離子植入製程步驟所形成。本體區525具有第二導電型，形成於井區522中，且於垂直方向上，本體區525位於上表面521a下並連接於上表面521a。本體極526具有第二導電型，用以作為本體區525之電性接點，於垂直方向上，本體極526形成於上表面521a下並連接於上表面521a之本體區525中。閘極527形成於半導體層521’之上表面521a上，且於垂直方向上，部分本體區525位於閘極527正下方並連接於閘極527，以提供高壓元件52在導通操作中之反轉區，反轉區位於部分閘極527正下方並連接閘極527。
請繼續參閱第5A-5B圖，源極528與汲極529具有第一導電型，於垂直方向上，源極528與汲極529形成於上表面521a下並連接於上表面521a，且源極528與汲極529分別位於閘極527在通道方向(如圖中虛線箭號所示意，下同)之外部下方之本體區525中與遠離本體區525側之井區522中，且於通道方向上，漂移區522a位於汲極529與本體區525之間，靠近上表面521a之井區522中，用以作為LDMOS元件LT7在導通操作中之漂移電流通道。
需說明的是，在一種較佳的實施例中，如第5B圖所示，閘極527包括與上表面連接的介電層5271、具有導電性的導電層5272、以及具有電絕緣特性之間隔層5273。其中，介電層5271形成於本體區525上及井區522上，並連接於本體區525與井區522。導電層5272用以作為閘極527之電性接點，形成所有介電層5271上並連接於介電層5271。間隔層5273形成於導電層5272之兩側以作為閘極527之兩側之電性絕緣層。
請繼續參閱第5A-5B圖，蕭特基位障二極體SD3包括蕭特基金屬層531以及蕭特基半導體層532。蕭特基金屬層531形成於半導體層521’上，且於垂直方向上，蕭特基金屬層531位於上表面521a上並連接於上表面521a；蕭特基金屬層531與源極528經由金屬導線電連接。蕭特基半導體層532，如第5B圖中細框線所示意，形成於半導體層521’中，蕭特基半導體層532與蕭特基金屬層531形成蕭特基接觸，且蕭特基半導體層532與井區522中之漂移區522a連接，且於垂直方向上，蕭特基半導體層532位於上表面521a下並連接於上表面521a。在本實施例中，如圖所示，蕭特基半導體層532與井區522由同一個製程步驟所形成，且彼此在通道方向及垂直方向上鄰接。
本實施例與第三個實施例不同之處，在於，在本實施例中，如第5A與5B圖所示，蕭特基位障二極體SD3位於LDMOS元件LT6中，LDMOS元件LT6與複數LDMOS 元件串接形成基本單元M4。
需說明的是，在本實施例中，在所有的LDMOS元件，例如LDMOS元件LT6、LT7與LT8中，所有的井區522彼此電連接，所有的本體區525彼此電連接，所有的本體極526彼此電連接，所有的閘極527彼此電連接，所有的源極528彼此電連接，所有的汲極529彼此電連接。在一種較佳的實施例中，LDMOS元件LT7中，源極528與本體極526以如圖所示的矽化金屬層523電連接。
請參考第6A-6B圖，其顯示本發明的第五個實施例。第6A圖顯示用於切換式電源供應電路之功率級中，用以作為下橋開關之高壓元件62的上視示意圖。第6B圖顯示第6A圖中，蕭特基位障二極體SD4及其連接之LDMOS元件LT9的剖視示意圖。
如第6A圖所示，高壓元件62包含LDMOS元件區CELL與隔離區ISO。其中，LDMOS元件區CELL包括複數功率元件串PDS，每一元件串PDS具有複數LDMOS元件LT9，以交互鏡像排列串接而形成功率元件串PDS。隔離區ISO位於LDMOS元件區CELL之外，其包括至少一蕭特基位障二極體SD4，其中蕭特基位障二極體SD4與LDMOS元件LT9連接。其中，隔離區ISO 用以隔離高壓元件62與相同基板上的其他元件。
如第6B圖所示，高壓元件62包含：橫向擴散金屬氧化物半導體(Lateral Diffused Metal Oxide Semiconductor, LDMOS)元件LT與LT’以及蕭特基位障二極體(Schottky barrier diode, SBD)SD與SD’。 LDMOS元件LT9包括：井區622、漂移氧化區624、本體區625、本體極626、閘極627、源極628以及汲極629。
半導體層621’形成於基板621上，半導體層621’於垂直方向(如第6B圖中之實線箭號方向所示意，下同)上，具有相對之上表面621a與下表面621b。基板621例如但不限於為一P型或N型的半導體基板。半導體層621’例如以磊晶的製程步驟，形成於基板621上，或是以部分基板621作為半導體層621’。形成半導體層621’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第6B圖，漂移氧化區624形成於該上表面621a上並連接於上表面621a，且位於部分漂移區622a(如第6B圖中LDMOS元件LT9中的虛線框所示意)的正上方，並連接於漂移區622a。漂移氧化區624例如但不限於如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構。
井區622具有第一導電型，形成於半導體層621’中，且於垂直方向上，井區622位於上表面621a下並連接於上表面621a。井區622例如由至少一離子植入製程步驟所形成。本體區625具有第二導電型，形成於井區622中，且於垂直方向上，本體區625位於上表面621a下並連接於上表面621a。本體極626具有第二導電型，用以作為本體區625之電性接點，於垂直方向上，本體極626形成於上表面621a下並連接於上表面621a之本體區625中。閘極627形成於半導體層621’之上表面621a上，且於垂直方向上，部分本體區625位於閘極627正下方並連接於閘極627，以提供高壓元件62在導通操作中之反轉區623a，反轉區623a位於部分閘極627正下方並連接閘極627。
請繼續參閱第6B圖，源極628與汲極629具有第一導電型，於垂直方向上，源極628與汲極629形成於上表面621a下並連接於上表面621a，且源極628與汲極629分別位於閘極627在通道方向(如圖中虛線箭號所示意，下同)之外部下方之本體區625中與遠離本體區625側之井區622中，且於通道方向上，漂移區622a位於汲極629與本體區625之間，靠近上表面621a之井區622中，用以作為LDMOS元件LT在導通操作中之漂移電流通道。
在一種較佳的實施例中，閘極627包括與上表面連接的介電層6271、具有導電性的導電層6272、以及具有電絕緣特性之間隔層6273。其中，介電層6271形成於本體區625上及井區622上，並連接於本體區625與井區622。導電層6272用以作為閘極627之電性接點，形成所有介電層6271上並連接於介電層6271。間隔層6273形成於導電層6272之兩側以作為閘極627之兩側之電性絕緣層。
請繼續參閱第6B圖，蕭特基位障二極體SD4包括蕭特基金屬層631以及蕭特基半導體層632。蕭特基金屬層631形成於半導體層621’上，且於垂直方向上，蕭特基金屬層631位於上表面621a上並連接於上表面621a；蕭特基金屬層631與源極628經由金屬導線ML3電連接。蕭特基半導體層632，形成於半導體層621’中，蕭特基半導體層632與蕭特基金屬層631形成蕭特基接觸，且蕭特基半導體層632與井區622鄰接，且於垂直方向上，蕭特基半導體層632位於上表面621a下並連接於上表面621a。在本實施例中，如圖所示，蕭特基半導體層632與井區622由同一個製程步驟所形成，且彼此在通道方向及垂直方向上鄰接。
蕭特基位障二極體SD例如更包含兩個絕緣結構633，分別位於蕭特基金屬層631兩側外部，連接於蕭特基半導體層632上，由蕭特基通道634隔開。其中，蕭特基通道634係指當蕭特基位障二極體SD導通時，提供反向電流流經蕭特基位障二極體SD4的路徑。絕緣結構633例如但不限於如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構。絕緣結構633可以利用與漂移氧化區624相同的製程步驟形成而同時完成。
需說明的是，在本實施例中，在所有的LDMOS元件LT9中，所有的井區622彼此電連接，所有的本體區625彼此電連接，所有的本體極626彼此電連接，所有的閘極627彼此電連接，所有的源極628彼此電連接，所有的汲極629彼此電連接。在一種較佳的實施例中，LDMOS元件LT9中，源極628與本體極626以如圖所示的矽化金屬層623電連接。
請參考第7圖，其顯示本發明的第六個實施例。第7圖顯示一種蕭特基位障二極體SD5的剖視示意圖。如第7圖所示，蕭特基位障二極體SD5包含：蕭特基金屬層731、蕭特基半導體層732、兩個絕緣結構733以及兩個通道側井區734。其中，蕭特基金屬層731形成於半導體層721’上。蕭特基半導體層732，形成於半導體層721’中，蕭特基半導體層732與蕭特基金屬層731形成蕭特基接觸，且蕭特基半導體層732與LDMOS元件之第一導電型井區722鄰接。在本實施例中，如圖所示，蕭特基半導體層732與LDMOS元件之第一導電型井區722由同一個製程步驟所形成，且彼此在通道方向上鄰接。
兩個絕緣結構733，分別位於蕭特基金屬層731兩側外部，連接於蕭特基半導體層732上，由蕭特基通道735隔開。其中，蕭特基通道735係指當蕭特基位障二極體SD5導通時，提供反向電流流經蕭特基位障二極體SD5的路徑。絕緣結構733例如但不限於如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構。絕緣結構733可以利用與LDMOS元件之漂移氧化區相同的製程步驟形成而同時完成。兩個通道側井區734具有第二導電型，分別位於蕭特基金屬層731兩側下方之半導體層721’中，由蕭特基通道735隔開，通道側井區734例如由在基板721上其他的元件之第二導電型井區之相同製程步驟所形成。
請參考第8圖，其顯示本發明的第七個實施例。第8圖顯示一種蕭特基位障二極體SD6的剖視示意圖。如第8圖所示，蕭特基位障二極體SD6包含：蕭特基金屬層831、蕭特基半導體層832、兩個絕緣結構833、兩多晶矽層835以及兩通道側本體區834。其中，蕭特基金屬層831形成於半導體層821’上。蕭特基半導體層832，形成於半導體層821’中，蕭特基半導體層832與蕭特基金屬層831形成蕭特基接觸，且蕭特基半導體層832與LDMOS元件之第一導電型井區822鄰接。在本實施例中，如圖所示，蕭特基半導體層832與LDMOS元件之第一導電型井區822由同一個製程步驟所形成，且彼此在通道方向上鄰接。
兩個絕緣結構833，分別位於蕭特基金屬層831兩側外部下方，連接於蕭特基半導體層832上，由蕭特基通道836隔開。其中，蕭特基通道836係指當蕭特基位障二極體SD6導通時，提供反向電流流經蕭特基位障二極體SD6的路徑。絕緣結構833例如但不限於如圖所示之淺溝槽絕緣(shallow trench isolation, STI)結構，亦可為區域氧化(local oxidation of silicon, LOCOS)結構。絕緣結構833可以利用與LDMOS元件之漂移氧化區相同的製程步驟形成而同時完成。
兩通道側本體區834具有第二導電型，分別位於該蕭特基金屬層兩側下方之於半導體層821’中，由蕭特基通道836隔開，兩通道側本體區834例如由在基板821上其他的元件之第二導電型本體區之相同製程步驟所形成。兩多晶矽層835分別位於兩通道側本體區834上，且多晶矽層835與對應之通道側本體區834之間，由對應之絕緣結構833隔開。兩多晶矽層835例如由在基板821上其他的元件之閘極的導電層之相同製程步驟所形成。
請參考第9圖，其顯示本發明的第八個實施例。第9圖顯示一種蕭特基位障二極體SD7的剖視示意圖。如第9圖所示，蕭特基位障二極體SD7包含：蕭特基金屬層931、蕭特基半導體層932、兩通道側本體區934、兩閘極935以及兩通道側本體極936。其中，蕭特基金屬層931形成於半導體層921’上。蕭特基半導體層932，形成於半導體層921’中，蕭特基半導體層932與蕭特基金屬層931形成蕭特基接觸，且蕭特基半導體層932與LDMOS元件之第一導電型井區922鄰接。在本實施例中，如圖所示，蕭特基半導體層932與LDMOS元件之第一導電型井區922由同一個製程步驟所形成，且彼此在通道方向上鄰接。
兩個通道側本體區934具有第二導電型，分別位於蕭特基金屬層931兩側下方，形成於半導體層921’中，由蕭特基通道937隔開。其中，蕭特基通道937係指當蕭特基位障二極體SD6導通時，提供反向電流流經蕭特基位障二極體SD6的路徑。通道側本體區934例如由在基板921上其他的元件之第二導電型本體區之相同製程步驟所形成。兩通道側本體極936具有第二導電型，分別位於兩通道側本體區934中，由蕭特基通道937隔開。通道側本體極936例如由在基板921上其他的元件之第二導電型本體極之相同製程步驟所形成。
兩閘極935分別位於兩通道側本體區934上，且閘極935包括與上表面連接的介電層9351、具有導電性的導電層9352、以及具有電絕緣特性之間隔層9353。導電層9352與對應之通道側本體區934之間，由對應之介電層9351或間隔層9353隔開。兩閘極935例如由在基板921上其他的元件之閘極之相同製程步驟所形成。
請參閱第10A-10G圖，並同時參閱第2圖，第10A-10G圖顯示本發明的第九個實施例。第10A-10G圖顯示高壓元件22製造方法的剖視示意圖。如第10A圖所示，首先形成半導體層221’於基板221上，半導體層221’於垂直方向(如第10A圖中之實線箭號方向所示意，下同)上，具有相對之上表面221a與下表面221b。此時漂移氧化區224與絕緣結構233尚未形成，上表面221a也就尚未完全定義出來。高壓元件22形成後，上表面221a如圖中粗折線所示意。基板221例如但不限於為P型或N型的半導體基板。半導體層221’例如以磊晶的步驟，形成於基板221上，或是以基板221的部分，作為半導體層221’。形成半導體層221’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第10A圖，接著，例如但不限於利用複數個離子植入製程步驟， 將第一雜質摻雜至半導體層221’中，以形成井區222。井區222形成於半導體層221’中，且於垂直方向上，井區222位於上表面221a下並連接於上表面221a。井區222例如由複數離子植入製程步驟所形成。
接著，請參閱第10B圖，形成漂移氧化區224與兩個絕緣結構233於上表面221a上並連接於上表面221a。漂移氧化區224例如但不限於如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation, STI)結構。絕緣結構233並不限於如圖所示之淺溝槽絕緣(shallow trench isolation, STI)結構，亦可為區域氧化(local oxidation of silicon, LOCOS)結構。漂移氧化區224形成於該上表面221a上並連接於上表面221a，且位於部分漂移區222a(如第2圖中LDMOS元件LT中的虛線框所示意)的正上方，並連接於漂移區222a。兩個絕緣結構233，分別位於蕭特基金屬層231兩側外部，連接於蕭特基半導體層232上，由蕭特基通道234隔開。其中，蕭特基通道234係指當蕭特基位障二極體SD導通時，提供反向電流流經蕭特基位障二極體SD的路徑。
接著，請參閱第10C圖，形成閘極227的介電層2271與導電層2272於半導體層221’之上表面221a上，於垂直方向(如第10C圖中之實線箭號方向所示意，下同)上，部分本體區226位於閘極227的介電層2271與導電層2272正下方並連接於閘極227的介電層2271，以提供LDMOS元件LT在導通操作中之反轉區223a。
接著，請參閱第10D圖，形成本體區225於井區222中，且於垂直方向上，本體區225位於上表面221a下並連接於上表面221a。本體區225具有第二導電型，形成本體區225之步驟，例如但不限於利用微影製程步驟形成光阻層2251為遮罩， 將第二導電型雜質摻雜至井區222中，以形成本體區225。例可利用例如但不限於以具有傾斜角度之離子植入製程步驟IMP11與IMP12，將第二導電型雜質，以加速離子的形式，植入井區222中，以形成本體區225。
請繼續參閱第10D圖，例如在形成閘極227的介電層2271與導電層2272後，形成輕摻雜區2281，以避免LDMOS元件LT於導通操作時，間隔層2273下方的本體區225無法形成反轉電流通道。形成輕摻雜區2281的方法，例如將第一導電型雜質摻雜至本體區225中，以形成輕摻雜區2281。其中，本實施例可利用例如但不限於離子植入製程步驟IMP2，將第一導電型雜質，以加速離子的形式，植入本體區225中，以形成輕摻雜區2281。需說明的是，輕摻雜區2281的第一導電型雜質濃度比源極228和汲極229的第一導電型雜質濃度低，因此，輕摻雜區2281與源極228和汲極229重疊的部分，相對可以忽略。
接著，請參閱第10E圖，形成間隔層2273於導電層2272側面之外，以形成閘極227。接著，形成源極28與汲極229於上表面221a下並連接於上表面221a，且源極228與汲極229分別位於閘極227在通道方向之外部下方之本體區226中與遠離本體區226側之井區222中，且於通道方向上，漂移區222a位於汲極229與本體區225之間，靠近上表面221a之井區222中，用以作為LDMOS元件LT在導通操作中之漂移電流通道，且於垂直方向上，源極228與汲極229位於上表面221a下並連接於上表面221a。源極228與汲極229具有第一導電型，形成源極228與汲極229之步驟，例如但不限於利用由微影製程步驟形成光阻層2281為遮罩，利用例如但不限於離子植入製程步驟IMP3，將第一導電型雜質以加速離子的形式，分別植入至本體區225中與井區222中，以形成源極228與汲極229。
接著，請參閱第10F圖，如第10F圖所示，形成本體極226 於本體區225中。本體極226具有第二導電型，用以作為本體區226之電性接點，於垂直方向上，本體極226形成於上表面221a下並連接於上表面221a之本體區225中。形成本體極226之步驟，例如但不限於利用由微影製程步驟形成光阻層2261為遮罩， 將第二導電型雜質摻雜至本體區225中，以形成本體極226。其中，本實施例可利用例如但不限於離子植入製程步驟IMP4，將第二導電型雜質，以加速離子的形式，植入本體區225中，以形成本體極226。
接著，請參閱第10G圖，如第10G圖所示，形成蕭特基位障二極體SD，包括蕭特基金屬層231以及蕭特基半導體層232。蕭特基金屬層231形成於半導體層221’上，且於垂直方向上，蕭特基金屬層231位於上表面221a上並連接於上表面221a；蕭特基金屬層231與源極228經由金屬導線ML電連接。蕭特基半導體層232，形成於半導體層221’中，蕭特基半導體層232與蕭特基金屬層231形成蕭特基接觸，且蕭特基半導體層232與井區222鄰接，且於垂直方向上，蕭特基半導體層232位於上表面221a下並連接於上表面221a。在本實施例中，如圖所示，蕭特基半導體層232與井區222由同一個製程步驟所形成，且彼此在通道方向及垂直方向上鄰接。
蕭特基位障二極體SD之兩個絕緣結構233，分別位於蕭特基金屬層231兩側外部，連接於蕭特基半導體層232上，由蕭特基通道234隔開。其中，蕭特基通道234係指當蕭特基位障二極體SD導通時，提供反向電流流經蕭特基位障二極體SD的路徑。絕緣結構233例如但不限於如圖所示之淺溝槽絕緣(shallow trench isolation, STI)結構，亦可為區域氧化(local oxidation of silicon, LOCOS)結構。絕緣結構233可以利用與漂移氧化區224相同的製程步驟形成而同時完成。
高壓元件22由基本單元M1以AA’軸線為中心，經過鏡像(mirror)布局(layout)後形成，其中基本單元M1包括：至少部分蕭特基位障二極體SD；以及至少部分橫向擴散金屬氧化物半導體元件LT。其中，在本實施例中，在各步驟中皆以鏡像布局方式，將基本單元M1，對照形成基本單元M1’。此外，如圖所示，蕭特基位障二極體SD在橫向上分為左半部與右半部，利用蕭特基位障二極體SD的右半部作為基本單元M1中的一部分，經過鏡像布局後會形成蕭特基位障二極體SD的左半部。在本實施例中，如圖所示，基本單元M1包括完整的漂移氧化區224、閘極227、源極228以及汲極229，與部分的井區222、本體區225以及本體極226；其中，利用本體區225左半部與本體極226左半部作為基本單元M1中的一部分，經過鏡像布局後會形成本體區225右半部與本體極226右半部。基本單元M1經過鏡像布局後形成基本單元M1’，並可繼續重複鏡像布局而形成高壓元件22。基本單元M1’ 包括：至少部分蕭特基位障二極體SD’；以及至少部分橫向擴散金屬氧化物半導體元件LT’。需說明的是，基本單元M1’為基本單元M1以AA’為軸線之右邊的鏡像布局所形成之LDMOS元件LT’；當然，根據本發明，基本單元M1也可以向左鏡像布局，形成其他的LDMOS元件與蕭特基位障二極體。
需說明的是，在本實施例中，在所有的LDMOS元件，例如LDMOS元件LT與LT’中，所有的井區222彼此電連接，所有的本體區225彼此電連接，所有的本體極226彼此電連接，所有的閘極227彼此電連接，所有的源極228彼此電連接，所有的汲極229彼此電連接。在所有的蕭特基位障二極體，例如蕭特基位障二極體SD與SD’中，所有的蕭特基金屬層231彼此電連接，所有的蕭特基半導體層232彼此電連接。在一種較佳的實施例中，LDMOS元件LT中，源極228與本體極226以如圖所示的矽化金屬層223電連接。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。例如，第7圖、第8圖與第9圖所示的蕭特基位障二極體SD5、SD6及SD7，皆可以應用於第一個到第五個與第九實施例中。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
1‧‧‧控制電路
2‧‧‧功率級電路
11,12,22,32,42,52,62‧‧‧高壓元件
13‧‧‧電感
121,221,321,421,521,621,721,821,921‧‧‧基板
122,222,322,422,522,622‧‧‧井區
122a,222a,322a,422a,522a,622a‧‧‧漂移區
124,224,324,424,524,624‧‧‧漂移氧化區
125,225,325,425,525,625‧‧‧本體區
126,226,326,426,526,626‧‧‧本體極
127,227,327,427,527,627,935‧‧‧閘極
128,228,328,428,528,628‧‧‧源極
129,229,329,429,529,629‧‧‧汲極
221’,321’,421’,521’,621’,721’,821’,921’‧‧‧半導體層
221a,321a,421a,521a,621a‧‧‧上表面
221b,321b,421b,521b,621b‧‧‧下表面
223,323,423,523,623‧‧‧矽化金屬層
223a,623a‧‧‧反轉區
231,331,431,531,631,731,831,931‧‧‧蕭特基金屬層
232,332,432,532,632,732,832,932‧‧‧蕭特基半導體層
233,333,633,733,833‧‧‧絕緣結構
234, 334,434,534,634,735,836,937‧‧‧蕭特基通道
734‧‧‧通道側井區
834,934‧‧‧通道側本體區
835‧‧‧多晶矽層
2251,2261,2281‧‧‧光阻層
2271,3271,4271,5271,6271,9351‧‧‧介電層
2272,3272,4272,5272,6272,9352‧‧‧導電層
2273,3273,4273,5273,6273,9353‧‧‧間隔層
2281‧‧‧輕摻雜區
AA’,BB’,CC’,FF’‧‧‧軸線
CELL‧‧‧LDMOS元件區
DD’,EE’GG’‧‧‧切線
GND‧‧‧接地電位
IL‧‧‧電感電流
IMP1,IMP2,IMP3,IMP4‧‧‧離子植入製程步驟
ISO‧‧‧隔離區
LD‧‧‧寄生二極體
LG‧‧‧下橋訊號
LT,LT’,LT1,LT2,LT3,LT4,LT5,LT6,LT7,LT8,LT9‧‧‧LDMOS元件
LX‧‧‧相位節點電壓
M1,M1’,M2,M2’,M3,M3’,M4,M4’‧‧‧基本單元
ML,ML’,ML1,ML2,ML3‧‧‧金屬導線
PDS‧‧‧功率元件串
PH‧‧‧相位節點
SD,SD’,SD1,SD2,SD3,SD4,SD5,SD6,SD7‧‧‧蕭特基位障二極體
UG‧‧‧上橋訊號
Vin‧‧‧輸入電壓
Vout‧‧‧輸出電壓
第1A圖顯示一種典型的切換式電源供應電路之電路示意圖。
第1B圖顯示先前技術用以作為下橋開關的高壓元件12之剖視示意圖。
第2圖顯示本發明的第一個實施例。
第3圖顯示本發明的第二個實施例。
第4A-4C圖顯示本發明的第三個實施例。
第5A-5B圖顯示本發明的第四個實施例。
第6A-6B圖顯示本發明的第五個實施例。
第7圖顯示本發明的第六個實施例。
第8圖顯示本發明的第七個實施例。
第9圖顯示本發明的第八個實施例。
第10A-10G圖顯示本發明的第九個實施例。

Claims (22)

  1. 一種高壓元件，用於一切換式電源供應電路之一功率級中，用以作為一下橋開關，包含：
    至少一橫向擴散金屬氧化物半導體(Lateral Diffused Metal Oxide Semiconductor, LDMOS)元件，其包括：
    一井區，具有一第一導電型，形成於一半導體層中；
    一本體區，具有一第二導電型，形成於該井區中；
    一閘極，形成於該井區上方並連接於該井區；以及
    一源極與一汲極，具有該第一導電型，該源極與該汲極分別位於該閘極之外部不同側下方之該本體區中與該井區中；以及
    至少一蕭特基位障二極體(Schottky barrier diode, SBD)，包括：
    一蕭特基金屬層，形成於該半導體層上，該蕭特基金屬層與該源極電連接；以及
    一蕭特基半導體層，形成於該半導體層中，該蕭特基半導體層與該蕭特基金屬層形成蕭特基接觸，且該蕭特基半導體層與該井區鄰接；
    其中，該源極與該本體區一邊界間之該閘極正下方之部分該本體區定義一反轉區，用以作為該橫向擴散金屬氧化物半導體元件在一導通操作中之一反轉電流通道；
    其中，該本體區與該汲極之間之部分該井區定義一漂移區，用以作為該橫向擴散金屬氧化物半導體元件在該導通操作中之一漂移電流通道。
  2. 如申請專利範圍第1項所述之高壓元件，其中該高壓元件由一基本單元經過鏡像布局後形成，其中該基本單元包括：
    至少部分該蕭特基位障二極體；以及
    至少部分該橫向擴散金屬氧化物半導體元件，當該橫向擴散金屬氧化物半導體元件為複數，該複數橫向擴散金屬氧化物半導體元件於一通道方向上交互鏡像排列串接而形成一功率元件串；
    其中，該蕭特基位障二極體在該通道方向上鄰接於該功率元件串。
  3. 如申請專利範圍第1項所述之高壓元件，其中該高壓元件由一基本單元經過鏡像布局後形成，其中該基本單元包括：
    至少一個該蕭特基位障二極體；以及
    至少部分該橫向擴散金屬氧化物半導體元件，當該橫向擴散金屬氧化物半導體元件為複數，該複數橫向擴散金屬氧化物半導體元件於一通道方向上交互鏡像排列串接；
    其中，該蕭特基位障二極體之數量不大於該橫向擴散金屬氧化物半導體元件之數量，且每一個該蕭特基位障二極體位於對應的該橫向擴散金屬氧化物半導體元件中之該本體區與該汲極之間，且該蕭特基半導體層與該漂移區連接。
  4. 如申請專利範圍第1項所述之高壓元件，其中該至少一蕭特基位障二極體位於該高壓元件中一隔離區中，且該隔離區位於該至少一橫向擴散金屬氧化物半導體之外。
  5. 如申請專利範圍第1至4項任1項所述之高壓元件，其中該蕭特基位障二極體更包括兩個絕緣結構，分別位於該蕭特基金屬層兩側外部，連接於該蕭特基半導體層上，由一蕭特基通道隔開。
  6. 如申請專利範圍第5項所述之高壓元件，其中該蕭特基位障二極體更包括兩個通道側井區，具有該第二導電型，分別位於該蕭特基金屬層兩側下方之該蕭特基半導體層中，由該蕭特基通道隔開。
  7. 如申請專利範圍第5項所述之高壓元件，其中該蕭特基位障二極體更包括兩通道側本體區，具有該第二導電型，分別位於該蕭特基金屬層兩側下方之該蕭特基半導體層中，由該蕭特基通道隔開，其中該通道側本體區與該本體區由相同的製程步驟所形成。
  8. 如申請專利範圍第7項所述之高壓元件，其中該蕭特基位障二極體更包括兩通道側本體極，具有該第二導電型，分別位於該兩通道側本體區中，由該蕭特基通道隔開。
  9. 如申請專利範圍第7項所述之高壓元件，其中該蕭特基位障二極體更包括兩多晶矽層，分別位於該兩通道側本體區上，且該多晶矽層與對應之該通道側本體區間，由對應之該絕緣結構隔開。
  10. 如申請專利範圍第1項所述之高壓元件，其中該橫向擴散金屬氧化物半導體更包括一漂移氧化區，形成於該漂移區上，該漂移氧化區包括一區域氧化(local oxidation of silicon, LOCOS)結構、一淺溝槽絕緣(shallow trench isolation, STI)結構或一化學氣相沉積(chemical vapor deposition, CVD)氧化區。
  11. 如申請專利範圍第1項所述之高壓元件，其中該閘極包括：
    一介電層，形成於該本體區上及該井區上，並連接於該本體區與該井區；
    一導電層，用以作為該閘極之電性接點，形成所有該介電層上並連接於該介電層；以及
    一間隔層，形成於該導電層之兩側以作為該閘極之兩側之電性絕緣層。
  12. 一種高壓元件製造方法，其中該高壓元件用於一切換式電源供應電路之一功率級中，用以作為一下橋開關，該高壓元件製造方法包含：
    形成至少一橫向擴散金屬氧化物半導體(Lateral Diffused Metal Oxide Semiconductor, LDMOS)元件，形成該橫向擴散金屬氧化物半導體之步驟包括：
    形成一井區於一半導體層中，該井區具有一第一導電型；
    形成一本體區於該井區中，該本體區具有一第二導電型；
    形成一閘極於該井區上方並連接於該井區；以及
    形成一源極與一汲極分別位於該閘極之外部不同側下方之該本體區中與該井區中，該源極與該汲極具有該第一導電型；以及
    形成至少一蕭特基位障二極體(Schottky barrier diode, SBD)元件，形成該蕭特基位障二極體之步驟包含：
    形成一蕭特基金屬層於該半導體層上，該蕭特基金屬層與該源極電連接；以及
    形成一蕭特基半導體層於該半導體層中，該蕭特基半導體層與該蕭特基金屬層形成蕭特基接觸，且該蕭特基半導體層與該井區鄰接；
    其中，該源極與該本體區一邊界間之該閘極正下方之部分該本體區定義一反轉區，用以作為該橫向擴散金屬氧化物半導體元件在一導通操作中之一反轉電流通道；
    其中，該本體區與該汲極之間之部分該井區定義一漂移區，用以作為該橫向擴散金屬氧化物半導體元件在該導通操作中之一漂移電流通道。
  13. 如申請專利範圍第12項所述之高壓元件製造方法，其中該高壓元件由一基本單元經過鏡像布局後形成，其中該基本單元包括：
    至少部分該蕭特基位障二極體；以及
    至少部分該橫向擴散金屬氧化物半導體元件，當該橫向擴散金屬氧化物半導體元件為複數，該複數橫向擴散金屬氧化物半導體元件於一通道方向上交互鏡像排列串接而形成一功率元件串；
    其中，該蕭特基位障二極體在該通道方向上鄰接於該功率元件串。
  14. 如申請專利範圍第12項所述之高壓元件製造方法，其中該高壓元件由一基本單元經過鏡像布局後形成，其中該基本單元包括：
    至少一個該蕭特基位障二極體；以及
    至少部分該橫向擴散金屬氧化物半導體元件，當該橫向擴散金屬氧化物半導體元件為複數，該複數橫向擴散金屬氧化物半導體元件於一通道方向上交互鏡像排列串接；
    其中，該蕭特基位障二極體之數量不大於該橫向擴散金屬氧化物半導體元件之數量，且每一個該蕭特基位障二極體位於對應的該橫向擴散金屬氧化物半導體元件中之該本體區與該汲極之間，且該蕭特基半導體層與該漂移區連接。
  15. 如申請專利範圍第12項所述之高壓元件製造方法，其中該至少一蕭特基位障二極體位於該高壓元件中一隔離區中，且該隔離區位於該至少一橫向擴散金屬氧化物半導體之外。
  16. 如申請專利範圍第12至15項任1項所述之高壓元件製造方法，其中形成該蕭特基位障二極體之步驟更包括：形成兩絕緣結構，分別位於該蕭特基金屬層兩側外部，連接於該蕭特基半導體層上，由一蕭特基通道隔開。
  17. 如申請專利範圍第16項所述之高壓元件製造方法，其中形成該蕭特基位障二極體之步驟更包括：形成兩通道側井區，具有該第二導電型，分別位於該蕭特基金屬層兩側下方之該蕭特基半導體層中，由該蕭特基通道隔開。
  18. 如申請專利範圍第16項所述之高壓元件製造方法，其中形成該蕭特基位障二極體之步驟更包括：形成兩通道側本體區，具有該第二導電型，分別位於該蕭特基金屬層兩側下方之該蕭特基半導體層中，由該蕭特基通道隔開，其中該通道側本體區與該本體區由相同的製程步驟所形成。
  19. 如申請專利範圍第18項所述之高壓元件製造方法，其中形成該蕭特基位障二極體之步驟更包括：形成兩通道側本體極，具有該第二導電型，分別位於該兩通道側本體區中，由該蕭特基通道隔開。
  20. 如申請專利範圍第18項所述之高壓元件製造方法，其中形成該蕭特基位障二極體之步驟更包括：形成兩多晶矽層，分別位於該兩通道側本體區上，且該多晶矽層與對應之該通道側本體區間，由對應之該絕緣結構隔開。
  21. 如申請專利範圍第12項所述之高壓元件製造方法，更包括形成一漂移氧化區於該漂移區上，該漂移氧化區包括一區域氧化(local oxidation of silicon, LOCOS)結構、一淺溝槽絕緣(shallow trench isolation, STI)結構或一化學氣相沉積(chemical vapor deposition, CVD)氧化區。
  22. 如申請專利範圍第12項所述之高壓元件製造方法，其中形成該閘極之步驟包括：
    形成一介電層於該本體區上及該井區上，並連接於該本體區與該井區；
    形成一導電層於所有該介電層上並連接於該介電層，用以作為該閘極之電性接點；以及
    形成一間隔層於該導電層之兩側以作為該閘極之兩側之電性絕緣層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI773254B (zh) * 2021-04-19 2022-08-01 立錡科技股份有限公司 高壓元件及其製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109830538B (zh) * 2019-01-22 2022-08-16 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法
US11228174B1 (en) 2019-05-30 2022-01-18 Silicet, LLC Source and drain enabled conduction triggers and immunity tolerance for integrated circuits
TWI761712B (zh) * 2019-10-16 2022-04-21 通嘉科技股份有限公司 可阻擋逆電流之金氧半電晶體
US10892362B1 (en) 2019-11-06 2021-01-12 Silicet, LLC Devices for LDMOS and other MOS transistors with hybrid contact
CN111969064B (zh) * 2020-09-22 2022-04-15 杰华特微电子股份有限公司 寄生式ldmos器件及其制作方法
CN116508135B (zh) * 2020-12-04 2024-06-04 安普莱西娅有限责任公司 具有自对准体和混合源的ldmos
TWI777525B (zh) * 2021-01-08 2022-09-11 立錡科技股份有限公司 可降低寄生電感之開關
TWI831561B (zh) * 2023-01-05 2024-02-01 世界先進積體電路股份有限公司 半導體裝置及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050253216A1 (en) * 2002-12-17 2005-11-17 Hideaki Tsuchiko Integrated circuit including a high voltage LDMOS device and low voltage devices
US20100148253A1 (en) * 2008-12-17 2010-06-17 Vanguard International Semiconductor High voltage semiconductor devices with schottky diodes
US20110156682A1 (en) * 2009-12-30 2011-06-30 Dev Alok Girdhar Voltage converter with integrated schottky device and systems including same
US9196723B1 (en) * 2014-12-08 2015-11-24 United Microelectronics Corp. High voltage semiconductor devices with Schottky diodes

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8587058B2 (en) * 2012-01-02 2013-11-19 United Microelectronics Corp. Lateral diffused metal-oxide-semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050253216A1 (en) * 2002-12-17 2005-11-17 Hideaki Tsuchiko Integrated circuit including a high voltage LDMOS device and low voltage devices
US20100148253A1 (en) * 2008-12-17 2010-06-17 Vanguard International Semiconductor High voltage semiconductor devices with schottky diodes
US20110156682A1 (en) * 2009-12-30 2011-06-30 Dev Alok Girdhar Voltage converter with integrated schottky device and systems including same
US9196723B1 (en) * 2014-12-08 2015-11-24 United Microelectronics Corp. High voltage semiconductor devices with Schottky diodes

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI773254B (zh) * 2021-04-19 2022-08-01 立錡科技股份有限公司 高壓元件及其製造方法

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