JP2008130676A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】電界の集中を抑制して信頼性を向上出来る不揮発性半導体記憶装置を提供すること。
【解決手段】 電荷蓄積層３と制御ゲート電極５、６とを含む積層ゲートを備え、電流経路が互いに直列接続された複数のメモリセルトランジスタＭＴと、電流経路が前記直列接続の一端側に位置する前記メモリセルトランジスタＭＴに直列接続された第１選択トランジスタＳＴ１と、電流経路が前記直列接続の他端側に位置する前記メモリセルトランジスタＭＴに直列接続された第２選択トランジスタＳＴ２とを具備し、前記制御ゲート電極５、６は上面角部が丸められた形状を有し、該形状の曲率半径は５ｎｍ以上である。
【選択図】図３

Description

この発明は、不揮発性半導体記憶装置に関する。例えば、浮遊ゲート電極等の電荷蓄積層と制御ゲート電極とを備えたＮＡＮＤ型フラッシュメモリの構成に関する。
従来、不揮発性半導体メモリとしてＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。ＥＥＰＲＯＭでは、トンネル電流によってチャネル領域からトンネル絶縁膜を介して電荷蓄積層に電荷が注入される。そして、注入された電荷量に応じたＭＯＳトランジスタ（メモリセルトランジスタ）の電気伝導度変化を測定することで、情報が読み出される。
従来のＥＥＰＲＯＭにおけるメモリセルトランジスタのゲート電極は、次のような構成を有している。すなわち、半導体基板上にトンネル絶縁膜を介在して電荷蓄積層が形成され、電荷蓄積層上にゲート間絶縁膜を介在して制御ゲート電極が形成される。制御ゲート電極は、ゲート間絶縁膜上に形成された半導体層と、この半導体層上に形成された金属シリサイド層との多層構造となっているのが一般的である（例えば特許文献１参照）。
また従来構造では、上記金属シリサイド層を全面堆積後、マスク材となる例えばシリコン酸化膜またはシリコン窒化膜が堆積される。そして、リソグラフィプロセスと異方性を有する反応性イオンエッチングによって、マスク材と金属シリサイド層を一体として加工する。このため、マスク材となる絶縁膜との境界に接した金属シリサイド上部は角が尖る形状となっていた。このため、従来のＥＥＰＲＯＭであると、隣接するメモリセルトランジスタの制御ゲート電極間で電位差が生じると、制御ゲートの角部において電界が集中する。特に、メモリセルに書き込みを行う際には、書き込みを行うメモリセルに接続された制御ゲート線には例えば、１５Ｖ以上３０Ｖ以下の電圧が加えられる。また、隣接する制御ゲート線には、誤書き込みを防止するために例えば０Ｖが印加される。この結果、隣接するメモリセルの制御ゲート電極間について、耐圧不良が生じるという問題があった。
特開２００５−１１６９７０号公報
この発明は、電界の集中を抑制して信頼性を向上出来る不揮発性半導体記憶装置を提供する。
この発明の一態様に係る不揮発性半導体記憶装置は、半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、該電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲート電極とを含む積層ゲートを備え、電流経路が互いに直列接続された複数のメモリセルトランジスタと、電流経路が、前記直列接続の一端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第１選択トランジスタと、電流経路が、前記直列接続の他端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第２選択トランジスタと、隣接する前記積層ゲート間の前記半導体基板上、及び隣接する前記積層ゲートと選択トランジスタのゲート電極との間の前記半導体基板上に形成された第３絶縁膜とを具備し、前記メモリセルトランジスタの前記制御ゲート電極は、上面角部が５ｎｍ以上の曲率半径で丸められた形状を有し、前記第３絶縁膜は、前記ゲート絶縁膜の表面から、少なくとも前記制御ゲート電極の角部が丸まる始める高さまでの領域においては、シリコン酸化膜を材料に形成される。
本発明によれば、電界の集中を抑制して信頼性を向上出来る不揮発性半導体記憶装置を提供出来る。
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
この発明の第１の実施形態に係る不揮発性半導体記憶装置について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの一部領域の回路図である。
図示するようにメモリセルアレイ２は、複数のＮＡＮＤセルを有している。図２では１行のＮＡＮＤセルのみを示している。ＮＡＮＤセルの各々は、３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下では、説明の簡潔化のために、メモリセルトランジスタＭＴ０〜ＭＴ３１を単にメモリセルトランジスタＭＴと呼ぶことがある。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のいずれかに共通接続される。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１及びビット線ＢＬ０〜ＢＬｎを、それぞれ単にワード線ＷＬ及びビット線ＢＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
図１では、１行のＮＡＮＤセルのみ図示しているが、メモリセルアレイ内には複数行のＮＡＮＤセルが配置され、同一列にあるＮＡＮＤセルは同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位は１ページと呼ばれる。更に複数のＮＡＮＤセルは一括してデータが消去され、この単位はブロックと呼ばれる。
次に上記構成のメモリセルアレイの平面構成について図２を用いて説明する。図２は、メモリセルアレイの平面図である。図示するように、半導体基板１中には第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。半導体基板１上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、浮遊ゲートＦＧが設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域ＡＡ中には、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
第１方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬに接続される。また、第１方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、図示せぬソース線に接続される。
次に上記構成のＮＡＮＤセルの断面構成について図３を用いて説明する。図３は、ＮＡＮＤセルのビット線方向に沿った断面図であり、図２におけるＹ１−Ｙ１’線に沿った断面図である。図示するように、ｐ型半導体基板１上にはゲート絶縁膜２が形成され、ゲート絶縁膜２上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２上に形成された多結晶シリコン層３、多結晶シリコン層３上に形成されたゲート間絶縁膜４、ゲート間絶縁膜４上に形成された多結晶シリコン層５、及び多結晶シリコン層５上に形成された金属シリサイド層６を有している。ゲート間絶縁膜４は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。
メモリセルトランジスタＭＴにおいては、多結晶シリコン層３は浮遊ゲート（ＦＧ）として機能する。他方、多結晶シリコン層５及びシリサイド層６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層３、５及びシリサイド層６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層３、５及びシリサイド層６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層３のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層５及びシリサイド層６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置する半導体基板１表面内には、ｎ＋型不純物拡散層７が形成されている。不純物拡散層７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
上記ゲート電極の側壁には、側壁絶縁膜８が形成されている。側壁絶縁膜８は、隣接するメモリセルトランジスタＭＴのゲート電極間、及び隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２のゲート電極間を埋め込んでいる。そして半導体基板１上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜９が形成されている。層間絶縁膜９中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜９上には、コンタクトプラグＣＰ１に接続される金属配線層１０が形成されている。金属配線層１０はソース線ＳＬとして機能する。また層間絶縁膜９中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）７に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜９上に、コンタクトプラグＣＰ３に接続される金属配線層１１が形成されている。
層間絶縁膜９上には、金属配線層１０、１１を被覆するようにして、層間絶縁膜１２が形成されている。そして層間絶縁膜１２中に、金属配線層１１に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜１２上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層１３が形成されている。金属配線層１３はビット線ＢＬとして機能するものであり、コンタクトプラグＣＰ３、ＣＰ４は、図２におけるコンタクトプラグＣＰ１に相当する。
図４は、図３に示したメモリセルトランジスタＭＴのゲート電極の拡大図である。なお図４では、多結晶シリコン層５と金属シリサイド層６とをまとめて制御ゲート電極１４として示しており、不純物拡散層７及び側壁絶縁膜８の図示を省略している。
図示するように制御ゲート電極（ＣＧ）１４は、その上端エッジ部分が丸められた形状を有している。この丸みの曲率半径Ｒは、少なくとも５ｎｍ以上とされており、より好ましくは１０ｎｍ程度である。この点について説明する。一例として、隣接するメモリセルトランジスタの制御ゲート電極１４の最小間隔ｘが７０ｎｍ以下であり、書き込みを行うメモリセルトランジスタのワード線（制御ゲート電極１４）に印加される電圧が２１Ｖ以上であったとする。すると、隣接する制御ゲート電極１４間では、丸められずに互いに側壁が平行である領域においても３ＭＶ／ｃｍ以上の電界が印加され、絶縁膜８または絶縁膜３０の耐圧が問題となる。絶縁膜８または絶縁膜３０が堆積シリコン酸化膜の場合、酸化膜の品質が良好な場合でも１０ＭＶ／ｃｍ、１０００秒以下の電界ストレス印加で絶縁破壊することが知られている。この場合、シリサイド電極が金属に接する部分での電界集中は、最小間隔がｘの対向した電極に比べ、約１／［（２Ｒ／ｘ）×log｛１＋（ｘ／２Ｒ）｝］倍に増大する。よって、Ｒ＞５ｎｍとすることで、３．４倍〜１０ＭＶ/ｃｍ以下に抑えることができる。以上のように、絶縁膜３０の絶縁耐圧を確保するためには、少なくとも５ｎｍ以上あることが望ましい。
この丸められた形状は、制御ゲート電極１４の外壁に設けられていれば良い。すなわち、図３に示したように本実施形態では、多結晶シリコン層５の上端エッジにも丸みが形成されている。しかし、これは金属シリサイド層６に形成されていれば十分であり、多結晶シリコン層５の上面角部に丸みが形成されていなくても良い。また、図４にはメモリセルトランジスタＭＴの場合を示しているが、選択トランジスタＳＴ１、ＳＴ２のゲート電極についても同様の構造が形成されている。なお、メモリセルトランジスタＭＴのゲート電極の幅（ソース、チャネル、ドレインの順に並ぶ方向の長さ）は、０．０１μｍ以上で且つ０．５μｍ以下である。
次に、上記構成のＮＡＮＤ型フラッシュメモリのＮＡＮＤセルの製造方法について、図５乃至図１５を用いて説明する。図５乃至図１５は、本実施形態に係るＮＡＮＤセルの製造工程を順次示す断面図であり、図５は図２におけるＸ１−Ｘ１’線に沿った方向の断面図であり、図６乃至図１５は図２におけるＹ２−Ｙ２’線に沿った方向の断面図である。
まず図５に示すように、例えばｐ型シリコン基板１上にゲート絶縁膜（トンネルゲート絶縁膜）２を形成する。ゲート絶縁膜２は、例えばシリコン酸化膜、オキシナイトライド膜、またはシリコン窒化膜を材料に用いて形成され、その膜厚は４〜２０ｎｍ程度である。またシリコン基板１は、例えばボロンまたはインジウムが不純物として注入され、その濃度は１０１４ｃｍ−３〜１０１９ｃｍ−３程度である。
次に、ゲート絶縁膜２上に多結晶シリコン層３を、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて１０ｎｍ〜５００ｎｍ程度の膜厚で形成する。この多結晶シリコン層３は、メモリセルトランジスタＭＴにおいては浮遊ゲートとして機能するものである。
次に多結晶シリコン層３を堆積後、フォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching）等の異方性エッチングとを用いて、多結晶シリコン層３、ゲート絶縁膜２、及びシリコン基板１をエッチングして、溝２０を形成する。溝２０は素子分離領域を形成するためのものであり、その深さは例えば０．０５μｍ〜０．５μｍ程度である。その後、溝２０内に絶縁膜２１を埋め込むことによって、素子分離領域ＳＴＩが完成する。以上の工程によって、図５に示す構造が得られる。
次に図６に示すように、多結晶シリコン層３及び素子分離領域ＳＴＩ上に、ゲート間絶縁膜４を形成する。ゲート間絶縁膜４は、例えば単層のシリコン窒化膜やシリコン酸化膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ、ＨｆＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成され、例えば５ｎｍ〜３０ｎｍの膜厚で形成される。
引き続き、ゲート間絶縁膜４上に多結晶シリコン層５が１０ｎｍ〜５００ｎｍの膜厚で形成される。多結晶シリコン層５は、メモリセルトランジスタＭＴにおいては制御ゲート電極として機能するものであり、選択トランジスタＳＴ１、ＳＴ２においては多結晶シリコン層３と共にセレクトゲート線ＳＧＤ、ＳＧＳとして機能するものである。
更に、多結晶シリコン層５上にはマスク材２２が例えば５００ｎｍ程度の膜厚で形成される。このマスク材２２は、例えばシリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との積層絶縁膜を材料に用いて形成され、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極形成のためのエッチングマスクとして使用される。
次に図７に示すように、フォトリソグラフィ技術とＲＩＥとを用いて、マスク材２２、多結晶シリコン層５、３、及びゲート間絶縁膜４をエッチングする。その結果、図示するようなメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極の一部が形成される。
次に図８に示すように、シリコン基板１の表面内に、例えばリン、砒素、またはアンチモンをイオン注入する。この際、多結晶シリコン層３、５、マスク材２２がイオン注入のマスクとして機能する。その結果、図示するようにシリコン基板１の表面内に、ソース領域及びドレイン領域として機能するｎ＋型不純物拡散層７が形成される。なおイオン注入は、不純物拡散層７の表面濃度が例えば１０１７ｃｍ−３〜１０２１ｃｍ−３程度であり、且つ深さが１０ｎｍ〜５００ｎｍとなるように行われる。
次に図９に示すように、シリコン基板１上に層間絶縁膜８を形成する。層間絶縁膜８は、例えば５０ｎｍ〜４００ｎｍの膜厚で形成され、隣接するメモリセルトランジスタＭＴのゲート電極間、及び隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とのゲート電極間を埋め込む膜厚であれば良い。層間絶縁膜８の材料としては、ＴＥＯＳ（Tetraethylorthosilicate）、ＨＴＯ（High Temperature Oxidation）、ＢＳＧ（Boron Silicate Glass）、ＰＳＧ（Phosphorous Silicate Glass）、ＢＰＳＧ（Boron Phosphorous Silicate Glass）、及びＨＤＰ（High Density Plasma）によるシリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造が用いられる。その後、ＲＩＥ等を用いて層間絶縁膜８の一部をエッチングすることにより、層間絶縁膜８をゲート電極の側壁部分にのみ残存させ、且つ隣接する選択トランジスタ間のゲート絶縁膜２の一部を露出させる。
次に図１０に示すように、隣接する選択トランジスタ間のシリコン基板１中に、イオン注入法を用いてリン、砒素、またはアンチモンを注入する。これにより、選択トランジスタＳＴ１のドレイン領域及び選択トランジスタＳＴ２のソース領域の低抵抗化が図られる。
次に図１１に示すように、シリコン基板１上に絶縁膜２３を、ＬＰＣＶＤ法等により例えば５０ｎｍの膜厚で形成する。絶縁膜２３は、例えばシリコン酸化膜またはシリコン窒化膜またはシリコン酸窒化膜を材料に用いて形成される。引き続き、全面に層間絶縁膜２４を、例えば５００ｎｍ〜１０００ｎｍの膜厚に形成する。層間絶縁膜２４は、例えばＴＥＯＳ、ＨＴＯ、ＢＳＧ、ＰＳＧ、ＢＰＳＧ、またはＨＤＰにより形成されたシリコン酸化膜、もしくはシリコン窒化膜等により形成される。
その後図１２に示すように、マスク材２２をストッパーに用いた化学機械的研磨（Chemical Mechaninal Porishing; CMP）により、層間絶縁膜２４及び絶縁膜２３の研磨・平坦化を行う。その結果、図示するようにマスク材２２の上面が露出される。
次に図１３に示すように、フッ素（Fluorine）系のエッチングガスを用いたＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等を用いて、マスク材２２及び絶縁膜２３をエッチングして除去する。この時点において、側壁絶縁膜８の上面は、多結晶シリコン層３の上面よりも低い位置にする。これは、後の工程においてシリサイド層を形成する面積を増大させることで、データ制御線として機能するワード線（制御ゲート電極）の抵抗を低減させるためである。なお本工程は、例えば前述した図９に示す工程において、エッチバックによって側壁絶縁膜８の高さを予め多結晶シリコン層８の上面よりも低くしておいても良いし、または図１３の工程において、側壁絶縁膜８の上面の一部も同時にエッチングしても良い。
図１３におけるエッチングの際、マスク材２２が除去された時点でエッチングを停止せず、引き続き多結晶シリコン層５の上面の一部についてもエッチングを行う。この際、やや等方性を有するエッチング工程を用いることにより、多結晶シリコン層５の上面および側面が露出した角部は、平面部よりもエッチングされやすくなる。その結果、図１４に示すように、多結晶シリコン層５の角部は上面に比べてよりエッチングされて、丸まった形状となる。この丸まり曲率半径は、５ｎｍ以上、好ましくは１０ｎｍ程度となるようにエッチングが行われる。曲率半径の大きさは、エッチング時間によって制御可能である。なお、多結晶シリコン層５のエッチングはマスク材２２及び絶縁膜８のエッチングと同一工程で行っても良いし、別個の工程によって行っても良い。
次に、多結晶シリコン層５上に、例えばチタン、コバルト、ニッケル等の金属層をスパッタにより例えば５０ｎｍの膜厚に堆積する。その後、堆積された金属と多結晶シリコン層５の一部とを金属シリサイド化するために、熱処理を行う。その結果、図１５に示すように金属シリサイド層６が形成される。なお、金属層の下地の多結晶シリコン層５の角部が丸められているため、金属シリサイド層の角部も多結晶シリコン層５と同様に丸まった形状となる。その後、未反応の金属層を、硫酸と過酸化水素水の混合液でエッチング除去する。なお金属シリサイド層６は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜であっても良いし、また、チタン、コバルト、ニッケルなど二種類以上の金属により構成されていても良い。
以上の工程により、多結晶シリコン層３、５及び金属シリサイド層６を含む積層ゲートが完成し、この積層ゲートと不純物拡散層７によりメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が完成する。
その後、全面に層間絶縁膜９を堆積して、コンタクトプラグＣＰ２、ＣＰ３を形成する。更に層間絶縁膜９上に、コンタクトプラグＣＰ２、ＣＰ３にそれぞれ接続された金属配線層１０、１１が形成される。金属配線層１０はソース線として機能する。次に層間絶縁膜９上に、金属配線層１０、１１を被覆する層間絶縁膜１２が堆積され、層間絶縁膜１２中に金属配線層１１に接続されるコンタクトプラグＣＰ４が形成される。そして、層間絶縁膜１２上に、コンタクトプラグＣＰ４に接続され、ビット線として機能する金属配線層１３が形成されて、図３に示す構成が得られる。
上記のように、本実施形態に係る不揮発性半導体記憶装置及びその製造方法であると、下記（１）の効果が得られる。
（１）電界の集中を抑制して、不揮発性半導体メモリの信頼性を向上出来る。
本効果の詳細について、図１６及び図１７を用いて以下説明する。図１６及び図１７は、それぞれ従来及び本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルトランジスタＭＴの断面図であり、特に積層ゲート構造について示す図である。
図１６に示すように、従来構成において、浮遊ゲート１０３上にゲート間絶縁膜１０４を介在して制御ゲート電極１０５が形成されている。データの書き込みは、セレクトゲート線ＳＧＳに近いメモリセルトランジスタＭＴから順に行われる。例えば図１６ではワード線ＷＬ１に接続されたメモリセルトランジスタＭＴ１にデータを書き込む場合について示している。この際、ワード線ＷＬ１には書き込み電圧として２０Ｖ程度のＶpgmが印加される。これに対してワード線ＷＬ１よりもセレクトゲート線ＳＧＤ側のワード線ＷＬ２には、当該メモリセルトランジスタＭＴ２をオン状態とさせるための８Ｖから１３Ｖ程度の電圧Ｖpassが印加される。そして、通常Ｖpgm＞＞Ｖpassである。従って、ワード線ＷＬ１とＷＬ２との間に電位差が生じる。その結果、従来構成であると制御ゲート電極の角部に電界が集中する。これにより、ワード線ＷＬ１とＷＬ２との間の耐圧が劣化するという問題があった。
また図示はしていないが、ワード線ＷＬ１よりもセレクトゲート線ＳＧＳ側のワード線ＷＬ０には、当該メモリセルトランジスタＭＴ０をオフ状態とさせるための０Ｖから３Ｖまでの電圧Ｖ１が印加される。よって、ワード線ＷＬ１とＷＬ０との間に電位差が生じ、制御ゲート電極の角部に電界が集中する。これにより、ワード線ＷＬ１とＷＬ０との間の耐圧が劣化するという問題があった。この問題は、電流端子を接続され隣接するメモリセル間にコンタクト領域がなく、ワード線間の電圧差が絶縁膜３０または絶縁膜８に印加されるＮＡＮＤ型メモリセルに特に顕著な問題である。
これに対して本実施形態に係る構成であると、図１７に示すように、制御ゲート電極１４の上面角部が丸められている。従って、ワード線ＷＬ１とＷＬ２との間に（Ｖpgm−Ｖpass）の大きな電位差が加わった場合であっても、電界の集中を緩和出来る。従って、制御ゲート電極間における耐圧劣化を防止出来、ＮＡＮＤ型フラッシュメモリの信頼性を向上出来、歩留まりを向上させることが出来る。また制御ゲート電極を丸める工程は、図１３及び図１４で説明したように、絶縁膜２２、２３のエッチング工程と同時に行うことが出来る。従って、特に新たな工程を追加することなく上記効果が得られる。
なお、図１７ではワード線間の場合を例に説明したが、同様の効果がワード線とセレクトゲート線との間でも得られる。すなわち、本実施形態に係る構成であると、セレクトゲート線として機能する金属シリサイド層６の角部も丸められている。従って、隣接するセレクトゲート線とワード線との間での耐圧劣化を防止出来る。但し、セレクトゲート線とワード線との間の間隔が、ワード線間の間隔よりも広く耐圧劣化が特に問題とならない製品であれば、セレクトゲート線については丸めた形状とする必要はなく、ワード線についてのみ本構成を採用すれば十分である。
［第２の実施形態］
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態で説明した構造における、ゲート電極間の絶縁膜に関するものである。図１８は、本実施形態に係るＮＡＮＤセルのビット線方向に沿った断面図であり、図２におけるＹ１−Ｙ１’線に沿った方向の断面図に相当する。
図示するように本実施形態に係るＮＡＮＤセルでは、上記第１の実施形態で説明した構成において、側壁絶縁膜８の材料としてシリコン酸化膜（ＳｉＯ２膜）が用いられる。また、多結晶シリコン層３、５及びシリサイド層６を含む積層ゲート構造上、及び側壁絶縁膜８上にはシリコン酸化膜（ＳｉＯ２膜）３０が形成され、隣接する積層ゲート構造間は側壁絶縁膜８及びシリコン酸化膜３０によって埋め込まれている。更に、シリコン酸化膜３０上にはシリコン窒化膜（ＳｉＮ膜）３１が形成され、このシリコン窒化膜３１上に層間絶縁膜９が形成されている。その他の構成は第１の実施形態で説明したとおりである。
図１９は、図１８に示したメモリセルトランジスタＭＴのゲート電極の拡大図である。なお図１９では、多結晶シリコン層５と金属シリサイド層６とをまとめて制御ゲート電極１４として示しており、不純物拡散層７の図示を省略している。
図示するように制御ゲート電極１４は、第１の実施形態と同様にその上端エッジ部分が丸められた形状を有している。そして、積層ゲート構造の周囲は、側壁絶縁膜８となるシリコン酸化膜及びシリコン酸化膜３０によって取り囲まれている。なお、隣接する積層ゲート間の領域において、少なくともゲート絶縁膜上から制御ゲート電極１４の角部が丸みを帯び始める高さまでの領域が、シリコン酸化膜によって埋め込まれていれば良い。勿論、本構成は選択トランジスタＳＴ１、ＳＴ２の備える積層ゲートについても同様である。
次に、本実施形態に係るＮＡＮＤセルの製造方法について説明する。まず第１の実施形態で説明した工程により、図１５に示す構造を得る。勿論、図９に示す工程においては、シリコン酸化膜を材料に用いて側壁絶縁膜８が形成される。次に、積層ゲート構造及び側壁絶縁膜８上にシリコン酸化膜３０を、例えばＴＥＯＳを用いて形成する。このシリコン酸化膜３０は、隣接する積層ゲート間を埋め込むようにして形成され、１０ｎｍから２００ｎｍの間、例えば５０ｎｍの膜厚に形成される。これにより、隣接する積層ゲート間の領域では、少なくともゲート絶縁膜上から制御ゲート電極１４の角部が丸みを帯び始める高さまでの領域が、シリコン酸化膜で埋め込まれる。なお、シリコン酸化膜３０は、シリコン窒化膜よりも誘電率の低い材料に置き換えても良い。次に、シリコン酸化膜３０上にシリコン窒化膜を１０ｎｍから２００ｎｍの間、例えば５０ｎｍの膜厚に形成する。その後は、層間絶縁膜９を形成し、第１の実施形態で説明した工程を行って、図１８の構成が得られる。
上記構成であると、第１の実施形態で説明した（１）の効果に加えて、下記（２）の効果が得られる。
（２）積層ゲート間の容量結合を抑制出来る。
本実施形態に係る構成であると、積層ゲート間の領域をシリコン酸化膜によって埋め込んでいる。従って、シリコン窒化膜を用いる場合に比べて、積層ゲート間の領域の誘電率を低く抑えることが出来る。従って、積層ゲート間における容量結合を抑制し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。なお、本実施形態に係る構成であると、制御ゲートの角部が丸められているため、積層ゲート間をシリコン酸化膜で埋め込む際の埋め込み特性を向上出来る。
また、本実施形態であるとシリコン酸化膜３０上にシリコン窒化膜３１が形成されている。よって、メモリセルに水素や水蒸気、Ｎａ、Ｋ等のアルカリイオンが混入することを防止出来、これによりメモリセルの信頼性を向上出来る。
なお前述の通り、シリコン酸化膜（シリコン酸化膜３０及び側壁絶縁膜８）は、隣接する積層ゲート間の領域における、少なくともゲート絶縁膜上から制御ゲート電極１４の角部が丸みを帯び始める高さまでの領域を埋め込めば十分である。一般に、シリコン酸化膜はシリコン窒化膜よりもバンドギャップが広く電子トラップも少ない膜形成が可能なため、等しい電界でのリーク電流量を小さくできることは周知である。よって、シリコン酸化膜によって、丸みの帯び始める高さより下の、最も制御ゲート電極１４間の間隔が小さい部分を埋め込むことにより、制御ゲート電極１４間のリーク電流低減や、制御ゲート電極１４間のリーク電流起因で生じる絶縁破壊を防止することができる。また、丸みの帯び始める高さよりも上の領域では、制御ゲート電極１４の角部が丸まっており、隣接する積層ゲート間の距離が大きくなるからである。従って、この領域内にシリコン窒化膜３１が存在しても良い。このような構造にすることにより、絶縁膜30にカバレッジの比較的良くない膜、例えば、層間膜用ＴＥＯＳ膜やＢＰＳＧ、ＢＳＧ、ＮＳＧ膜を用いても、上方が広いので良好に埋め込むことができる。これにより、制御ゲート電極１４間に空隙ができる問題を解消することができ、より耐圧の信頼性を向上することができる。
［第３の実施形態］
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第２の実施形態における制御ゲート電極１４の形状に関するものである。図２０は、本実施形態に係るＮＡＮＤセルのビット線方向に沿った断面図であり、図２におけるＹ１−Ｙ１’線に沿った方向の断面図に相当する。
図示するように本実施形態に係るＮＡＮＤセルでは、上記第２の実施形態で説明した構成において、制御ゲート電極、及び選択トランジスタＳＴ１、ＳＴ２のゲート電極の一部となる多結晶シリコン層５及びシリサイド層６の上面が、凸状の形状をしている。そして、多結晶シリコン層５及びシリサイド層６の角部が丸められた形状を有している。その他の構成は第２の実施形態で説明したとおりである。
図２１は、図２０に示したメモリセルトランジスタＭＴのゲート電極の拡大図である。なお図２１では、多結晶シリコン層５と金属シリサイド層６とをまとめて制御ゲート電極１４として示しており、不純物拡散層７の図示を省略している。
図示するように、制御ゲート電極１４は、その上面が凸状の形状を有している。すなわち、制御ゲート電極１４はその側面に段差を有しており、段差の下部（ゲート間絶縁膜４に接する領域）におけるゲート長はＬ１、段差上部におけるゲート長はＬ２（＜Ｌ１）である。そして段差上部におけるゲート長Ｌ２は、段差下部におけるゲート長Ｌ１よりも、少なくとも２ｎｍ以上狭くされている。そして、制御ゲート電極１４の上面端部、及び段差角部は丸められた形状とされており、その曲率半径Ｒは少なくとも５ｎｍ以上である。
また言い換えれば、制御ゲート電極１４は、第一の幅Ｌ２を有する上部領域と、第一の幅Ｌ２よりも広い第二の幅Ｌ１を有する下部領域と有し、上部領域と下部領域が、上部領域の側壁と、下部領域の側壁の傾斜よりもゆるい側壁傾斜を有する領域で接続された形状となっている。なお、図２１にはメモリセルトランジスタＭＴの場合を示しているが、選択トランジスタＳＴ１、ＳＴ２のゲート電極についても同様の構造が形成されていてもよい。なお、メモリセルトランジスタＭＴのゲート電極の幅（ソース、チャネル、ドレインの順に並ぶ方向の長さ）、つまりゲート長Ｌ１は、０．０１μｍ以上で且つ０．５μｍ以下である。
そして、積層ゲート構造の周囲は、側壁絶縁膜８となるシリコン酸化膜及びシリコン酸化膜３０によって取り囲まれている。なお、隣接する積層ゲート間の領域において、少なくとも制御ゲート電極１４の幅が狭くなるまでの第二の幅Ｌ２を有する下部領域の上面端までが、シリコン酸化膜によって埋め込まれていれば良い。このような構造により、シリコン酸化膜によって、最も制御ゲート電極１４間の間隔が小さい部分を埋め込むことにより、制御ゲート電極１４間のリーク電流低減や、制御ゲート電極１４間のリーク電流起因で生じる絶縁破壊を防止することができる。またこのような凸な構造にすることにより、絶縁膜３０の材料としてカバレッジの比較的良くない膜、例えば、層間膜用ＴＥＯＳ膜やＢＰＳＧ、ＢＳＧ、ＮＳＧ膜を用いても、上方が広いので良好に埋め込むことができる。これにより、制御ゲート電極１４間に空隙ができる問題を解消することができ、より耐圧の信頼性を向上することができる。
次に、本実施形態に係るＮＡＮＤセルの製造方法について、図２２及び図２３を用いて説明する。図２２及び図２３は、本実施形態に係るＮＡＮＤセルの一部製造工程の断面図である。まず第１の実施形態で説明した工程により、図１３に示す構造を得る。勿論、図９に示す工程においては、シリコン酸化膜を材料に用いて側壁絶縁膜８が形成される。図１３におけるエッチングの際、マスク材２２が除去された時点でエッチングを停止せず、引き続き多結晶シリコン層５の上面及び側面の一部についてもエッチングを行う。この際、マスク絶縁膜２２のみがエッチングされる条件下に比べて、側壁絶縁膜８が１０ｎｍ程度多くエッチングされる条件で、エッチングを行う。また、多結晶シリコン層５においては、横方向にエッチングがされやすい条件でエッチングを行ってもよい。また、別形成方法として、低抵抗で欠陥の少ないシリサイド層を形成する前処理として、多結晶シリコン層５の表面を２ｎｍ〜５ｎｍ程度削り、シリコン表面にＲＩＥ等で形成された高抵抗高欠陥層を取り除く処理を行ってもよい。
その結果、側壁絶縁膜８に覆われていない多結晶シリコン層５が側壁からエッチングされ図２２に示す構成が得られる。すなわち、多結晶シリコン層５においては、側壁絶縁膜８上面よりも上の領域で段差が形成され、凸状の形状に加工される。また、制御ゲートの上面角部及び段差角部は丸まった形状となり、その丸まり曲率半径は、５ｎｍ以上、好ましくは１０ｎｍ程度とされる。勿論、多結晶シリコン層５のエッチングはマスク材２２及び絶縁膜８のエッチングと同一工程で行っても良いし、別個の工程によって行っても良い。
その後、第１の実施形態で説明した工程により、金属シリサイド層６を形成する。この際、金属層の下地の多結晶シリコン層５の形状の影響を受けて、金属シリサイド層６も凸状の形状となり、且つ多結晶シリコン層５と同様に角部が丸まった形状となる。これにより、図２３の構成が得られる。また、凸形状を形成する方法として、金属シリサイド層６を形成する際に、シリコンからシリサイド膜形成に伴う体積縮小をすることを利用してもよい。また、シリサイド層６を形成後、未反応の金属層を除去するために行われる硫酸と過酸化水素水の混合溶液や、コリンまたはアルカリ性溶液によって、シリサイド層６を側壁および上面から２ｎｍ以上エッチングすることにより、凸形状を形成してもよい。
その後は、第２の実施形態と同様に、シリコン酸化膜３０及びシリコン窒化膜３１を形成し、引き続き第１の実施形態で説明した工程を行うことにより、図２０に示す構成が完成する。
上記のように、本実施形態に係るＮＡＮＤ型フラッシュメモリであっても、上記第１、第２の実施形態で説明した（１）及び（２）の効果が得られる。なお、本実施形態に係る構成であると、制御ゲート電極１４は段差を有し、段差上部におけるゲート長Ｌ２は、段差下部におけるゲート長Ｌ１よりも小さい。従って、第１、第２の実施形態よりも、シリコン酸化膜３０の埋め込み特性を向上出来る。また、段差上部においては、段差下部の領域に比べて隣接する積層ゲート間距離が大きくなる。よって、段差よりも高い位置であれば、シリコン窒化膜３１が存在していても良い。なお、特に容量結合やメモリセルへの水素、水蒸気、並びにＮａ、Ｋ等のアルカリイオン等の混入が問題にならない場合には、第１の実施形態と同様に、シリコン酸化膜３０及びシリコン窒化膜３１を形成しなくても良い。
［第４の実施形態］
次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第２の実施形態における制御ゲート電極１４の形状に関するものであり、第３の実施形態とは別の形状に関するものである。図２４は、本実施形態に係るＮＡＮＤセルのビット線方向に沿った断面図であり、図２におけるＹ１−Ｙ１’線に沿った方向の断面図に相当する。
図示するように本実施形態に係るＮＡＮＤセルでは、上記第３の実施形態で説明した構成において、制御ゲート電極、及び選択トランジスタＳＴ１、ＳＴ２のゲート電極の一部となる多結晶シリコン層５及びシリサイド層６の段差部分が、くびれた形状をしている。そして、多結晶シリコン層５及びシリサイド層６の上面角部及び段差角部が丸められた形状を有している。その他の構成は第２の実施形態で説明したとおりである。
図２５は、図２４に示したメモリセルトランジスタＭＴのゲート電極の拡大図である。なお図２１では、多結晶シリコン層５と金属シリサイド層６とをまとめて制御ゲート電極１４として示しており、不純物拡散層７の図示を省略している。
図示するように、制御ゲート電極１４は、その上面が凸状の形状を有している。すなわち、制御ゲート電極１４はその側面に段差を有しており、段差の下部（ゲート間絶縁膜４に接する領域）と上部とでは、ゲート長が異なっている。また、図中に示す段差角部Ａ１、Ａ２において、角部Ａ２がくびれた形状とされている。従って、段差下部におけるゲート長をＬ１、くびれ部分におけるゲート長をＬ３、段差上部におけるゲート長をＬ４とすると、Ｌ１＞Ｌ４＞Ｌ３の関係がある。また、くびれ部分におけるゲート長Ｌ３は、ゲート長Ｌ１よりも少なくとも２ｎｍ以上狭くされている。そして、段差角部Ａ１、Ａ２、及び制御ゲート上面角部は丸められた形状とされており、その曲率半径Ｒは少なくとも５ｎｍ以上である。図２１にはメモリセルトランジスタＭＴの場合を示しているが、選択トランジスタＳＴ１、ＳＴ２のゲート電極についても同様の構造が形成されていてもよい。なお、メモリセルトランジスタＭＴのゲート電極の幅（ソース、チャネル、ドレインの順に並ぶ方向の長さ）、つまりゲート長Ｌ１は、０．０１μｍ以上で且つ０．５μｍ以下である。
そして、積層ゲート構造の周囲は、側壁絶縁膜８となるシリコン酸化膜及びシリコン酸化膜３０によって取り囲まれている。なお、隣接する積層ゲート間の領域において、少なくともゲート絶縁膜上から制御ゲート電極１４の段差角部Ａ１が丸みを帯び始める高さまでの領域、換言すれば、制御ゲート電極１４の幅が狭くなるまでの領域が、シリコン酸化膜によって埋め込まれていれば良い。このような構造により、シリコン酸化膜によって、最もCG間の間隔が小さい部分を埋め込むことにより、制御ゲート電極１４間のリーク電流低減や、制御ゲート電極１４間のリーク電流起因で生じる絶縁破壊を防止することができる。
次に、本実施形態に係るＮＡＮＤセルの製造方法について、図２６及び図２７を用いて説明する。図２６及び図２７は、本実施形態に係るＮＡＮＤセルの一部製造工程の断面図である。まず第１の実施形態で説明した工程により、図１３に示す構造を得る。
勿論、図９に示す工程においては、シリコン酸化膜を材料に用いて側壁絶縁膜８が形成される。図１３におけるエッチングの際、マスク材２２が除去された時点でエッチングを停止せず、引き続き多結晶シリコン層５の上面及び側面の一部についてもエッチングを行う。この際、マスク絶縁膜２２のみがエッチングされる条件下に比べて、側壁絶縁膜８が１０ｎｍ程度多くエッチングされる条件で、エッチングを行う。また、多結晶シリコン層５においては、横方向にエッチングが進むことでくびれた形状を得られる条件でエッチングを行う。これは、例えば、くびれ形状の上部分まで、異方性の強い側壁の削れにくい反応性イオンエッチングを行い、くびれ形状の下部分から、例えば、絶縁膜４に対するダメージを低減するために、絶縁膜４に対する選択比の高く、異方性の弱い側壁の削れやすい条件に反応性イオンエッチングを切り替えることで形成される。
その結果、図２６に示すように、角部が丸まり、且つ側面がくびれた形状を有する多結晶シリコン層５が得られる。勿論、多結晶シリコン層５のエッチングはマスク材２２及び絶縁膜８のエッチングと同一工程で行っても良いし、別個の工程によって行っても良い。
次に、第１の実施形態で説明した工程により、金属シリサイド層６を形成する。この際、金属層の下地の多結晶シリコン層５の形状の影響を受けて、金属シリサイド層６の側面もくびれた形状となり、且つ多結晶シリコン層５と同様に角部が丸まった形状となる。これにより、図２７の構成が得られる。
その後は、第２の実施形態と同様に、シリコン酸化膜３０及びシリコン窒化膜３１を形成し、引き続き第１の実施形態で説明した工程を行うことにより、図２４に示す構成が完成する。
上記のように、本実施形態に係るＮＡＮＤ型フラッシュメモリであっても、上記第１、第２の実施形態で説明した（１）及び（２）の効果が得られる。また、本実施形態においても第３の実施形態と同様に、シリコン酸化膜３０の埋め込み特性を向上出来、更に段差よりも高い位置であれば、シリコン窒化膜３１が存在していても良い。なお、特に容量結合やメモリセルへの水素、水蒸気、及びＮａ、Ｋ等のアルカリイオン等の混入が問題にならない場合には、第１の実施形態と同様に、シリコン酸化膜３０及びシリコン窒化膜３１を形成しなくても良い。
上記のように、この発明の第１乃至第４の実施形態に係るＥＥＰＲＯＭであると、制御ゲート電極の角部が丸められた形状を有している。従って、制御ゲート電極角部における電界の集中を抑制し、ＥＥＰＲＯＭの信頼性を向上出来る。すなわち、第１、第２の実施形態においては、例えば図４に示すように、制御ゲート電極１４の上面角部を丸めている。
また第３の実施形態においては、例えば図２１に示すように、制御ゲート上面を凸状の形状とし、この凸部の角部、及び凸部によって形成された段差角部の形状を丸めている。この第３の実施形態に係る構成は、図２８を用いて次のようにも説明することが出来る。図２８は、第３の実施形態に係る積層ゲート構造の断面図である。図示するように、制御ゲート電極１４は、第１領域と第２領域の２つの領域を含む。このうちの第２領域が、上記凸部に該当する。従って、第２領域の幅Ｌ２は、第１領域の幅Ｌ１よりも小さくされている。本構成において、第１領域の上面角部Ａ１０、第２領域の上面角部Ａ１１、及び第１、第２領域が接する領域Ａ１２が丸められた形状とされている。そしてこれらの領域Ａ１０〜Ａ１２は、その曲率が少なくとも５ｎｍ以上とされている。また図２８を次のように説明することも出来る。なお第２領域は角部Ａ１２を含まないものとする。すなわち、第１領域と第２領域は、第１、第２領域の側壁の傾斜よりも大きな傾斜を有する領域（領域Ａ１２）によって接続され、第１、第２領域の上面角部が丸められている。
更に第４の実施形態においては、例えば図２５に示すように、制御ゲート側面をくびれた形状とし、このくびれた形状の角部を丸めている。この第４の実施形態に係る構成は、図２９を用いて次のようにも説明することが出来る。図２９は、第４の実施形態に係る積層ゲート構造の断面図である。図示するように、制御ゲート電極１４は、第１乃至第３領域の３つの領域を含む。このうちの第３領域が、上記くびれた領域に該当する。従って、第１領域の横幅Ｌ１は第２領域の横幅Ｌ３より大きく、第２領域の横幅Ｌ３は第３領域の横幅Ｌ４よりも大きくされている。更に言いかえれば、制御ゲート電極１４は第一の幅Ｌ４を有する上部領域（第２領域）と、第一の幅Ｌ４よりも広い第二の幅Ｌ１を有する下部領域（第１領域）と有し、上部領域と下部領域が、第一の幅Ｌ４より狭い幅Ｌ３を持つ領域（第３領域）で接続されているくびれた形状を有している。本構成において、第１領域の上面角部Ａ２０及び第２領域の上面角部Ａ２１が丸められた形状とされ、その曲率は少なくとも５ｎｍ以上である。また、第１領域と第３領域とが接する領域、及び第２領域と第３領域とが接する領域の角部も丸められており、その結果、図２９に示す構成では、第３領域の側面全体の領域Ａ２２が湾曲した形状とされている。そしてこの領域Ａ２２の曲率も、少なくとも５ｎｍ以上とされている。勿論、第３領域の側面は、その全ての領域で湾曲している必要はなく、第１、第２領域と接触する角部においてさえ湾曲していれば良い。
なお、制御ゲート電極は角部だけでなくその全体が丸みを帯びていても良い。このような場合の構成を図３０に示す。図３０はメモリセルトランジスタＭＴの断面図である。図示するように、制御ゲート電極１４の上面全体が湾曲した形状とされていてもよい。
また、上記実施形態ではＮＡＮＤ型フラッシュメモリの場合を例に挙げて説明した。しかし、例えばＮＡＮＤ型フラッシュメモリにおいてメモリセルトランジスタ数を１個にした３Ｔｒ−ＮＡＮＤ型フラッシュメモリや、ＮＯＲ型フラッシュメモリにも適用出来る。また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリにおいてドレイン側の選択トランジスタＳＴ１を排除した２Ｔｒ型フラッシュメモリにも適用出来、積層ゲート構造を備えた不揮発性半導体メモリ全般に広く適用可能である。
更に上記実施形態では、多結晶シリコン膜３を浮遊ゲートとして用いたＮＡＮＤ型メモリセルについて詳述したが、勿論、例えば、シリコン窒化膜、シリコン酸窒化膜、ＨｆＳｉＯ膜、ＨｆＡｌＯ膜、ＡｌＯｘ膜、ＨｆＯ膜、ＴｉＯ膜、ＴａＯ膜または、それらの積層構造を電荷蓄積層に用いた、いわゆるＭＯＮＯＳ構造のＮＡＮＤ型メモリについても適用できることは明らかである。また、金属シリサイド層６は絶縁膜４に接するまで形成されていても良い。
すなわち、この発明の上記実施形態に係る不揮発性半導体記憶装置及びその製造方法は、
１． 半導体基板と、 前記半導体基板の表面内に互いに離隔して形成されたソース領域及びドレイン領域と、 前記ソース領域と前記ドレイン領域の間の前記半導体基板内に設けられたチャネル領域と、 前記チャネル領域上に、第１絶縁膜を介在して形成された電荷蓄積層と、 前記電荷蓄積層上に、第２絶縁膜を介在して形成され、上面角部が５ｎｍ以上の曲率半径で丸められた形状を有する制御ゲート電極とを具備する。
２． 半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、該電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲート電極とを含む積層ゲートを備え、電流経路が互いに直列接続された複数のメモリセルトランジスタと、 電流経路が、前記直列接続の一端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第１選択トランジスタと、 電流経路が、前記直列接続の他端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第２選択トランジスタとを具備し、前記制御ゲート電極と前記第１、第２選択トランジスタのゲート電極は、上面角部が５ｎｍ以上の曲率半径で丸められた形状を有する。
３． 半導体基板と、 前記半導体基板の表面内に互いに離隔して形成されたソース領域及びドレイン領域と、 前記ソース領域と前記ドレイン領域の間の前記半導体基板内に設けられたチャネル領域と、 前記チャネル領域上に、第１絶縁膜を介在して形成された電荷蓄積層と、 前記電荷蓄積層上に、第２絶縁膜を介在して形成され、上面が凸状の形状を有する制御ゲート電極とを具備し、前記制御ゲート電極は、第一の幅を有する上部領域と、前記第一の幅よりも広い第二の幅を有する下部領域と有し、前記上部領域と前記下部領域が、前記上部領域及び前記下部領域の側壁の傾斜よりもゆるい側壁傾斜を有する領域で接続されている凸状の形状を有し、該凸状の形状角部は、丸められた形状を有する。
４． 半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、該電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲート電極とを含む積層ゲートを備え、電流経路が互いに直列接続された複数のメモリセルトランジスタと、 電流経路が、前記直列接続の一端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第１選択トランジスタと、 電流経路が、前記直列接続の他端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第２選択トランジスタとを具備し、前記制御ゲート電極は、第一の幅を有する上部領域と、前記第一の幅よりも広い第二の幅を有する下部領域と有し、前記上部領域と前記下部領域が、前記上部領域及び前記下部領域の側壁の傾斜よりもゆるい側壁傾斜を有する領域で接続されている凸状の形状を有し、前記メモリセルトランジスタの前記制御ゲート電極の凸状の形状角部は、丸められた形状を有する。
５． 半導体基板と、 前記半導体基板の表面内に互いに離隔して形成されたソース領域及びドレイン領域と、 前記ソース領域と前記ドレイン領域の間の前記半導体基板内に設けられたチャネル領域と、 前記チャネル領域上に、第１絶縁膜を介在して形成された電荷蓄積層と、 前記電荷蓄積層上に、第２絶縁膜を介在して形成された制御ゲート電極とを具備し、前記制御ゲート電極は、第一の幅を有する上部領域と、前記第一の幅よりも広い第二の幅を有する下部領域と有し、且つ前記上部領域と前記下部領域が、前記第一の幅より狭い幅を持つ領域で接続されたくびれた形状を有し、前記制御ゲート電極の前記くびれた形状角部は丸められた形状を有する。
６． 半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、該電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲート電極とを含む積層ゲートを備え、電流経路が互いに直列接続された複数のメモリセルトランジスタと、 電流経路が、前記直列接続の一端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第１選択トランジスタと、 電流経路が、前記直列接続の他端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第２選択トランジスタとを具備し、前記制御ゲート電極は、第一の幅を有する上部領域と、前記第一の幅よりも広い第二の幅を有する下部領域と有し、且つ前記上部領域と前記下部領域が、前記第一の幅より狭い幅を持つ領域で接続されたくびれた形状を有し、前記制御ゲート電極の前記くびれた形状角部は、丸められた形状を有する。
７． 上記１乃至６いずれかにおいて、前記制御ゲート電極は、前記第２絶縁膜上に形成された半導体層と、 前記半導体層上に形成され、角部が前記丸められた形状を有する金属シリサイド層とを含み、 前記金属シリサイド層は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、並びにチタン、ニッケル及びコバルトのうちの２種類以上を含む金属シリサイド膜のいずれかを材料に用いて形成される。
８． 上記１乃至７いずれかにおいて、前記制御ゲート電極における前記丸められた形状の曲率半径は、少なくとも５ｎｍ以上である。
９． 上記３または４において、前記上部領域の幅は前記下部領域の幅よりも、少なくとも２ｎｍ以上小さい。
１０． 上記５または６において、第一の幅より狭い幅を有する領域の幅は、前記第二の幅よりも、少なくとも２ｎｍ以上小さい。
１１． 上記１または２において、前記制御ゲート電極の上面は湾曲した形状を有する。
１２． 半導体基板上に、第１絶縁膜を介在して設けられた第１導電層と、前記第１導電層上に第２絶縁膜を介在して設けられた第２導電層と、前記第２導電層上に設けられたマスク材とを含む複数の積層ゲート構造を、互いに離間して形成する工程と、 隣接する前記積層ゲート構造間に位置する前記半導体基板の表面内に不純物拡散層を形成する工程と、 前記積層ゲート構造の側壁上に第３絶縁膜を形成し、隣接する前記積層ゲート構造間を該第３絶縁膜によって埋め込む工程と、 前記第３絶縁膜及び前記積層ゲート構造上に第４絶縁膜を形成する工程と、 前記マスク材をストッパーに用いて前記第４絶縁膜を研磨し、前記マスク材の上面を露出させる工程と、 前記マスク材をエッチングすることにより、前記第２導電層上の該マスク材を除去すると共に、前記第３絶縁膜の上面を前記第２導電層の上面よりも低くする工程と、 前記マスク材のエッチングに引き続き、前記第２導電層の上面のエッチングを行い、該第２導電層の上面角部を丸める工程と、 前記第２導電層の上面に金属シリサイド層を形成する工程とを具備する。
１３． 半導体基板上に、第１絶縁膜を介在して設けられた第１導電層と、前記第１導電層上に第２絶縁膜を介在して設けられた第２導電層と、前記第２導電層上に設けられたマスク材とを含む複数の積層ゲート構造を、互いに離間して形成する工程と、 隣接する前記積層ゲート構造間に位置する前記半導体基板の表面内に不純物拡散層を形成する工程と、 前記積層ゲート構造の側壁上に第３絶縁膜を形成し、隣接する前記積層ゲート構造間を該第３絶縁膜によって埋め込む工程と、 前記第３絶縁膜及び前記積層ゲート構造上に第４絶縁膜を形成する工程と、 前記マスク材をストッパーに用いて前記第４絶縁膜を研磨し、前記マスク材の上面を露出させる工程と、 前記マスク材をエッチングすることにより、前記第２導電層上の該マスク材を除去すると共に、前記第３絶縁膜の上面を前記第２導電層の上面よりも低くする工程と、 前記マスク材のエッチングに引き続き、前記第２導電層の側面のエッチングを行い、該第２導電層の上面を凸状に加工しつつ、該第２導電層の角部を丸める工程と、 前記第２導電層の上面に金属シリサイド層を形成する工程とを具備する。
１４． 半導体基板上に、第１絶縁膜を介在して設けられた第１導電層と、前記第１導電層上に第２絶縁膜を介在して設けられた第２導電層と、前記第２導電層上に設けられたマスク材とを含む複数の積層ゲート構造を、互いに離間して形成する工程と、 隣接する前記積層ゲート構造間に位置する前記半導体基板の表面内に不純物拡散層を形成する工程と、 前記積層ゲート構造の側壁上に第３絶縁膜を形成し、隣接する前記積層ゲート構造間を該第３絶縁膜によって埋め込む工程と、 前記第３絶縁膜及び前記積層ゲート構造上に第４絶縁膜を形成する工程と、 前記マスク材をストッパーに用いて前記第４絶縁膜を研磨し、前記マスク材の上面を露出させる工程と、 前記マスク材をエッチングすることにより、前記第２導電層上の該マスク材を除去すると共に、前記第３絶縁膜の上面を前記第２導電層の上面よりも低くする工程と、 前記マスク材のエッチングに引き続き、前記第２導電層の側面のエッチングを行い、該第２導電層の側面をくびれた形状に加工しつつ、該第２導電層の角部を丸める工程と、 前記第２導電層の上面に金属シリサイド層を形成する工程とを具備する。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの断面図であり、図２におけるＹ１−Ｙ１’線に沿った断面図。 図３に示すメモリセルトランジスタの備えるゲート電極の断面構造の拡大図。 この発明の第１の実施形態に係るフラッシュメモリの第１製造工程の断面図。 この発明の第１の実施形態に係るフラッシュメモリの第２製造工程の断面図。 この発明の第１の実施形態に係るフラッシュメモリの第３製造工程の断面図。 この発明の第１の実施形態に係るフラッシュメモリの第４製造工程の断面図。 この発明の第１の実施形態に係るフラッシュメモリの第５製造工程の断面図。 この発明の第１の実施形態に係るフラッシュメモリの第６製造工程の断面図。 この発明の第１の実施形態に係るフラッシュメモリの第７製造工程の断面図。 この発明の第１の実施形態に係るフラッシュメモリの第８製造工程の断面図。 この発明の第１の実施形態に係るフラッシュメモリの第９製造工程の断面図。 この発明の第１の実施形態に係るフラッシュメモリの第１０製造工程の断面図。 この発明の第１の実施形態に係るフラッシュメモリの第１１製造工程の断面図。 従来のメモリセルトランジスタの備えるゲート電極の断面図。 この発明の第１の実施形態に係るメモリセルトランジスタの備えるゲート電極の断面図。 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイの断面図であり、図２におけるＹ１−Ｙ１’線に沿った断面図。 図１８に示すメモリセルトランジスタの備えるゲート電極の断面構造の拡大図。 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイの断面図であり、図２におけるＹ１−Ｙ１’線に沿った断面図。 図２０に示すメモリセルトランジスタの備えるゲート電極の断面構造の拡大図。 この発明の第３の実施形態に係るフラッシュメモリの一部製造工程の断面図。 この発明の第３の実施形態に係るフラッシュメモリの一部製造工程の断面図。 この発明の第４の実施形態に係るフラッシュメモリの備えるメモリセルアレイの断面図であり、図２におけるＹ１−Ｙ１’線に沿った断面図。 図２４に示すメモリセルトランジスタの備えるゲート電極の断面構造の拡大図。 この発明の第４の実施形態に係るフラッシュメモリの一部製造工程の断面図。 この発明の第４の実施形態に係るフラッシュメモリの一部製造工程の断面図。 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルトランジスタのゲート電極の断面構造の拡大図。 この発明の第４の実施形態に係るフラッシュメモリの備えるメモリセルトランジスタのゲート電極の断面構造の拡大図。 この発明の第１、第２の実施形態の変形例に係るメモリセルトランジスタの備えるゲート電極の断面構造の拡大図。
符号の説明
１…半導体基板、２…ゲート絶縁膜、３、５…多結晶シリコン層、４…ゲート間絶縁膜、６…金属シリサイド層、７…不純物拡散層、８…側壁絶縁膜、９、１２…層間絶縁膜、１０、１１、１３…金属配線層、１４…制御ゲート電極、２０…溝、２１、２３、２４…絶縁膜、２２…マスク絶縁膜、３０…ＳｉＯ２膜、３１…ＳｉＮ膜

Claims (5)

  1. 半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、該電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲート電極とを含む積層ゲートを備え、電流経路が互いに直列接続された複数のメモリセルトランジスタと、
    電流経路が、前記直列接続の一端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第１選択トランジスタと、
    電流経路が、前記直列接続の他端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第２選択トランジスタと、
    隣接する前記積層ゲート間の前記半導体基板上、及び隣接する前記積層ゲートと選択トランジスタのゲート電極との間の前記半導体基板上に形成された第３絶縁膜と
    を具備し、前記メモリセルトランジスタの前記制御ゲート電極は、上面角部が５ｎｍ以上の曲率半径で丸められた形状を有し、
    前記第３絶縁膜は、前記ゲート絶縁膜の表面から、少なくとも前記制御ゲート電極の角部が丸まる始める高さまでの領域においては、シリコン酸化膜を材料に形成される
    ことを特徴とする不揮発性半導体記憶装置。
  2. 半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、該電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲート電極とを含む積層ゲートを備え、電流経路が互いに直列接続された複数のメモリセルトランジスタと、
    電流経路が、前記直列接続の一端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第１選択トランジスタと、
    電流経路が、前記直列接続の他端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第２選択トランジスタと、
    隣接する前記積層ゲート間の前記半導体基板上、及び隣接する前記積層ゲートと選択トランジスタのゲート電極との間の前記半導体基板上に形成された第３絶縁膜と
    を具備し、前記制御ゲート電極は第一の幅を有する上部領域と、前記第一の幅よりも広い第二の幅を有する下部領域と有し、前記上部領域と前記下部領域が、前記上部領域及び前記下部領域の側壁の傾斜よりもゆるい側壁傾斜を有する領域で接続されている凸状の形状を有し、
    前記メモリセルトランジスタの前記制御ゲート電極の凸状の形状角部は、丸められた形状を有し、
    前記第３絶縁膜は、前記ゲート絶縁膜の表面から、少なくとも前記制御ゲート電極の前記下部領域の高さまでの領域においては、シリコン酸化膜を材料に形成される
    ことを特徴とする不揮発性半導体記憶装置。
  3. 半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、該電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲート電極とを含む積層ゲートを備え、電流経路が互いに直列接続された複数のメモリセルトランジスタと、
    電流経路が、前記直列接続の一端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第１選択トランジスタと、
    電流経路が、前記直列接続の他端側に位置する前記メモリセルトランジスタの前記電流経路に直列接続された第２選択トランジスタと、
    隣接する前記積層ゲート間の前記半導体基板上、及び隣接する前記積層ゲートと選択トランジスタのゲート電極との間の前記半導体基板上に形成された第３絶縁膜と
    を具備し、前記制御ゲート電極は、第一の幅を有する上部領域と、前記第一の幅よりも広い第二の幅を有する下部領域と有し、且つ前記上部領域と前記下部領域が、前記第一の幅より狭い幅を持つ領域で接続されたくびれた形状を有し、
    前記制御ゲート電極のくびれた形状角部は、丸められた形状を有し、
    前記第３絶縁膜は、前記ゲート絶縁膜の表面から、少なくとも前記制御ゲート電極の前記下部領域の高さまでの領域においては、シリコン酸化膜を材料に形成される
    ことを特徴とする不揮発性半導体記憶装置。
  4. 前記制御ゲート電極は、前記第２絶縁膜上に形成された半導体層と、
    前記半導体層上に形成され、角部が前記丸められた形状を有する金属シリサイド層とを含み、
    前記金属シリサイド層は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、並びにチタン、ニッケル及びコバルトのうちの２種類以上を含む金属シリサイド膜のいずれかを材料に用いて形成される
    ことを特徴とする請求項１乃至３いずれか１項記載の不揮発性半導体記憶装置。
  5. 前記制御ゲート電極における前記丸められた形状の曲率半径は、少なくとも５ｎｍ以上である
    ことを特徴とする請求項２または３記載の不揮発性半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010074096A (ja) * 2008-09-22 2010-04-02 Toshiba Corp 不揮発性半導体記憶装置のメモリセル
JP2012015301A (ja) * 2010-06-30 2012-01-19 Toshiba Corp 半導体記憶装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100648859B1 (ko) * 2005-06-07 2006-11-24 주식회사 하이닉스반도체 반도체 소자 제조 방법
JP4829015B2 (ja) * 2006-06-20 2011-11-30 株式会社東芝 不揮発性半導体記憶装置
JP4762118B2 (ja) * 2006-11-17 2011-08-31 株式会社東芝 不揮発性半導体記憶装置
JP2009010088A (ja) * 2007-06-27 2009-01-15 Toshiba Corp 半導体装置とその製造方法
US7923328B2 (en) * 2008-04-15 2011-04-12 Freescale Semiconductor, Inc. Split gate non-volatile memory cell with improved endurance and method therefor
KR101448154B1 (ko) * 2008-06-30 2014-10-08 삼성전자주식회사 반도체 소자의 게이트 전극의 형성 방법
KR101488417B1 (ko) * 2008-08-19 2015-01-30 삼성전자주식회사 전하의 측면 이동을 억제하는 메모리 소자
KR101072661B1 (ko) * 2009-01-21 2011-10-11 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 제조방법
JP5268979B2 (ja) 2010-03-23 2013-08-21 株式会社東芝 半導体装置および半導体装置の製造方法。
US20120286402A1 (en) * 2011-05-12 2012-11-15 Chin-Te Kuo Protuberant structure and method for making the same
KR20130023993A (ko) * 2011-08-30 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20130110733A (ko) * 2012-03-30 2013-10-10 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 형성된 반도체 장치
US9153656B2 (en) * 2013-08-08 2015-10-06 Kabushiki Kaisha Toshiba NAND type nonvolatile semiconductor memory device and method for manufacturing same
US9337195B2 (en) 2013-12-18 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US20150194434A1 (en) * 2014-01-08 2015-07-09 Ememory Technology Inc. Memory device and methods of forming memory device and semiconductor device
JP6316725B2 (ja) * 2014-10-03 2018-04-25 ルネサスエレクトロニクス株式会社 半導体装置
US10134861B2 (en) * 2014-10-08 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9876114B2 (en) * 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
US9685368B2 (en) 2015-06-26 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure having an etch stop layer over conductive lines
WO2018031006A1 (en) * 2016-08-10 2018-02-15 Intel Corporation Quantum dot array devices
JP6938611B2 (ja) 2016-08-10 2021-09-22 インテル・コーポレーション 量子ドットデバイス、量子ドットデバイスを操作する方法、量子ドットデバイスを製造する方法および量子コンピューティングデバイス
CN111180450B (zh) * 2018-11-12 2022-09-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
FR3120740A1 (fr) * 2021-03-15 2022-09-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif à deux niveaux de grilles de commande électrostatique superposés

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015619A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2006041215A (ja) * 2004-07-28 2006-02-09 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3987418B2 (ja) 2002-11-15 2007-10-10 株式会社東芝 半導体記憶装置
TWI220316B (en) * 2003-05-22 2004-08-11 Powerchip Semiconductor Corp Flash memory cell, flash memory cell array and manufacturing method thereof
JP2005116970A (ja) 2003-10-10 2005-04-28 Toshiba Corp 不揮発性半導体記憶装置
US7154779B2 (en) 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
US7193266B2 (en) * 2004-08-02 2007-03-20 Micron Technology, Inc. Strapping word lines of NAND memory devices
US7276414B2 (en) * 2004-08-18 2007-10-02 Micron Technology, Inc. NAND memory arrays and methods
JP2006073939A (ja) * 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP4829015B2 (ja) 2006-06-20 2011-11-30 株式会社東芝 不揮発性半導体記憶装置
JP2008098504A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 半導体装置の製造方法
JP4762118B2 (ja) * 2006-11-17 2011-08-31 株式会社東芝 不揮発性半導体記憶装置
KR100847828B1 (ko) * 2006-12-29 2008-07-23 동부일렉트로닉스 주식회사 플래시 메모리 소자의 형성 방법
JP2009238279A (ja) * 2008-03-26 2009-10-15 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015619A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2006041215A (ja) * 2004-07-28 2006-02-09 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010074096A (ja) * 2008-09-22 2010-04-02 Toshiba Corp 不揮発性半導体記憶装置のメモリセル
JP2012015301A (ja) * 2010-06-30 2012-01-19 Toshiba Corp 半導体記憶装置
US8653579B2 (en) 2010-06-30 2014-02-18 Kabushiki Kaisha Toshiba Semiconductor storage device

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