TW202220191A - 用於製造nor記憶體串之3維記憶體結構之方法 - Google Patents
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Abstract
一種用於製造一3-D NOR記憶體陣列之方法在豎井中或在相鄰豎井之間的一溝槽之部分中設置每一NOR記憶體串之薄膜儲存電晶體。
Description
本發明係關於用於製造記憶體積體電路之方法。特定言之，本發明係關於用於製造形成於半導體基板之表面上之3維記憶體結構中的薄膜儲存電晶體之方法。
相關申請案之交互參考
本申請案係關於2020年7月__申請之名為「用於製造NOR記憶體串之3維記憶體結構之方法（Methods for Fabricating a 3-Dimensional Memory Structure of NOR Memory Strings）」的美國臨時專利申請案（「相關申請案I」）序列號______且主張該美國臨時專利申請案的優先權。
本申請案亦係關於（i）2019年7月12日申請之名為「用於3維NOR記憶體陣列之製造方法（Fabrication Method For a 3-Dimensional NOR Memory Array）」的美國專利申請案（「相關申請案II」）序列號16/510,610；及（ii）2019年12月19日申請之名為「用於製備3維薄膜電晶體陣列中之薄膜電晶體之通道區的方法（Process For Preparing A Channel Region Of A Thin-Film Transistor In A 3-Dimensional Thin-Film Transistor Array）」的美國臨時專利申請案（「相關申請案III」）序列號62/950390。
相關申請案I、II及III（集體地為「相關申請案」）之揭示內容全文特此係以引用方式併入。
例如在名為「三維陣列中之電容耦合非揮發性薄膜電晶體串（Capacitive-Coupled Non-Volatile Thin-film Transistor Strings in Three-Dimensional Arrays）」之美國專利申請公開案2017/0092371A1（「結構參考I」）及名為「3維NOR記憶體陣列架構及其製造方法（3-Dimensional NOR Memory Array Architecture and Methods for Fabrication Thereof）」之美國專利申請公開案2018/0366489A1（「結構參考II」）中已揭示高密度記憶體陣列，例如NOR記憶體串之3維陣列（「3-D NOR記憶體陣列」）。結構參考I及II（集體地為「結構參考」）之揭示內容全文特此係以引用方式併入。除了提供高密度及高容量記憶體電路，此等3-D NOR記憶體陣列亦可經操作而以高度符合需要的速度來提供記憶體電路，該等記憶體電路與具有低得多的電路密度及顯著更高功率耗散之傳統記憶體電路（例如，作為動態隨機存取記憶體（「DRAM」））競爭。
在結構參考中之一些實例中，3D NOR記憶體陣列包括NOR記憶體串之眾多堆疊，其中每一堆疊具有一者堆疊在另一者之頂部上的眾多NOR記憶體串。在彼上下文中，NOR記憶體串包括共用共同汲極區（「共同位元線」）及共同源極區（「共同源極線」）的眾多儲存胞元，該等儲存胞元設置於沿著NOR記憶體串之長度的一側或兩側上。每一儲存胞元係由實質上正交於記憶體串而延行之導體（「字線」或「局部字線」）控制。每一字線可由沿著其長度的不同NOR記憶體串中之多個儲存胞元來共用。
根據本發明之一項具體實例，一種用於製造一3-D NOR記憶體陣列之方法在一豎井中或在相鄰豎井之間的一溝槽之一部分中設置NOR記憶體串之每一薄膜儲存電晶體。
根據彼具體實例，該方法可包括：
（i）在一半導體基板之一平面表面上方設置一半導體結構，該半導體結構可包括多個主動多層，該多個主動多層沿著實質上垂直於該平面表面之一第一方向而一者堆疊在另一者之頂部上，其中相鄰主動多層由一介電材料（例如碳氧化矽（SiOC））之一層彼此電隔離，且其中每一主動多層可包括由一介電材料分離的具有一第一導電性類型之第一半導體層及第二半導體層；
（ii）設置沿著一第二方向及一第三方向兩者以一規則圖案來排列的複數個豎井，該第二方向及該第三方向實質上正交於彼此且各自正交於該第一方向，每一豎井在沿著該第一方向之深度上延伸通過該半導體結構且具有沿著該第二方向之一預定範圍；
（iii）在該半導體結構中設置多個溝槽，該多個溝槽各自在沿著該第一方向之深度上且在沿著該第三方向之長度上延伸，每一溝槽（a）在該第二方向上與複數個該等豎井相交，且（b）具有沿著該第二方向之小於每一豎井之範圍的一寬度；及
（iv）在（a）每一豎井中或（b）在相鄰豎井之間的每一溝槽之部分中形成：（1）具有與該第一導電性類型相反的一第二導電性類型之一第三半導體層，該第三半導體層形成為相鄰於且接觸每一主動多層之該第一半導體層及該第二半導體層，（2）相鄰於該第三半導體層之一電荷捕捉層；及（3）一導體層（與該電荷捕捉層接觸）。該導體層可包括例如一金屬內襯（例如，氮化鈦）及一填充物導電材料（鎢（W））。
在彼具體實例中，每一主動多層之該第一半導體層及該第二半導體層、該第三半導體層、該電荷捕捉層以及該導體分別提供一NOR記憶體串中之一薄膜儲存電晶體的一共同位元線、一共同源極線、一通道區、一電荷儲存層及一閘極電極。
當該第三半導體層形成於一豎井內時，相鄰溝槽由一隔離材料來填充。同樣地，當該第三半導體層形成於一溝槽內時，相鄰豎井由該隔離材料來填充。
在一項具體實例中，該等主動多層可各自進一步包括相鄰於且接觸該第一半導體層及該第二半導體層中之至少一者的一導體層。可藉由替換每一主動多層中之一犧牲層來形成每一主動多層中之該導體層。可使用一原子層沈積（ALD）之導電材料（例如鎢）來形成該導體層。
在一項具體實例中，該電荷捕捉層包含一穿隧層（例如，氧化矽）、一電荷儲存層及一阻擋層（例如，氧化矽、氧化鋁或此兩者）。
在一項具體實例中，在該半導體結構中設置該等溝槽之前，用一介電質內襯（例如氧化物內襯）來裝襯該等豎井且用一犧牲材料（例如，碳或鎢）來填充該等豎井。
在結合隨附圖式考慮以下詳細描述之後，更好地理解本發明。
圖1為根據本發明之一項具體實例的包括3-D NOR記憶體陣列之記憶體結構中之模組化單元（即「單元片（tile）」）100的示意性俯視圖。單元片100典型地形成於半導體基板之平面表面上，諸如矽晶圓之單晶磊晶層。在此詳細描述中，為了促進3維結構之視覺化，使用直線座標參考系，其假定平面表面在X-Y平面上，及平面表面之法線在正交於X-Y平面之Z方向上。
在一些實例中，半導體基板可在3-D NOR記憶體陣列下方包括用於形成於其中或其上之3-D NOR記憶體陣列的支援電路系統。此類支援電路可包括類比電路及數位電路兩者。此類支援電路之一些實例包括移位暫存器、鎖存器、感測放大器、參考胞元、電力供應線、偏壓及參考電壓產生器、反相器、NAND、NOR、互斥或及其他邏輯閘、輸入/輸出驅動器、位址解碼器（例如位元線及字線解碼器）、其他記憶體元件、資料編碼及解碼電路（包括例如錯誤偵測及校正電路）、定序器及狀態機。此詳細描述以半導體基板開始，在該半導體基板中，此類支援電路（若存在）已經以習知方式形成。此詳細描述及所屬技術領域中具有通常知識者的技能告知在本發明之各種具體實例上藉由在半導體基板之支援電路之形成中所進行的一或更多方法所強加或可取用的任何約束或相關設計選項。
如圖1中所展示，單元片100包括「陣列」部分101，該陣列部分設置於「階梯部分」102a與102b之間。單元片100中的NOR記憶體串之薄膜儲存電晶體形成於陣列部分101中，且階梯部分102a及102b允許經由導電通孔連接至NOR記憶體串之共同位元線且視情況亦連接至共同源極線。（結構參考揭示一種方案，其中共同源極線在程式設計、讀取及抹除操作期間經預充電以用作虛擬電壓參考源，從而避免在此類操作期間對與支援電路系統之連續電連接的需求）。在圖1中，陣列部分101及階梯部分102a及102b未按比例繪製。舉例而言，陣列部分101之面積可比階梯部分102a及102b中之任一者大得多。
圖2a(i)展示根據本發明之一項具體實例的在眾多材料層（下文所論述）沈積之後的記憶體結構200在Z-X平面中的橫截面。最初，將襯墊氧化物201（例如氧化矽）設置於半導體基板之平面表面上方。接著設置蝕刻終止層202（例如鎢（W）、氮化鎢（WN）、氧化鋁（AlO）或氮化鋁（AIN））。接著設置碳氧化矽（SiOC）層203以將蝕刻終止層202與待沈積之下一層隔離。此後，接續地沈積主動多層204（總共八層，如圖2a(i)中所展示）。主動多層204按沈積次序各自包括（i）氮化矽（SiN）層204a、（ii）N
+摻雜非晶矽（或多晶矽）層204b、（iii）犧牲氧化層204c、（iv）N
+摻雜非晶矽（或多晶矽）層204d及（v）SiN層204e。在相鄰主動多層之間沈積有SiOC層，在圖2a(i)中指示為SiOC層203。隔離SiOC層205接著沈積於主動多層204之頂部上。所得結構為圖2之記憶體結構200。
圖2a(ii)說明根據本發明之一項具體實例的用以產生圖1之階梯部分102a或102b之接續凹進及蝕刻步驟。如圖2a(ii)中所展示，記憶體結構200之表面經圖案化以形成遮罩層210，從而曝露記憶體結構211之第一部分，如圖2a(i)(1)中所展示。接著移除隔離SiOC層205之曝露部分以曝露下方之主動多層204之一部分。接著移除主動多層204之彼曝露部分，從而曝露下方之SiOC層203之一部分。所得結構展示於圖2a(ii)(2)中。接著使遮罩層210凹進以曝露隔離SiOC層205之新部分。移除經曝露之SiOC層205及203、移除主動多層204及使遮罩層210凹進接著再重複7次，從而形成階梯結構102a或102b。此後，沈積氧化物以填充主動多層204中經移除之部分。進行化學機械拋光（CMP）步驟以移除遮罩層210且平坦化記憶體結構200之頂部表面。
此描述描述在詳細描述陣列部分101之處理之前的階梯結構102a及102b之形成。然而，亦可在階梯結構102a及102b形成之前處理陣列部分101。
接著在記憶體結構200上方沈積硬式遮罩層215（例如，碳硬式遮罩）且以光微影方式加以圖案化。圖2b(i)為記憶體結構200之陣列部分101的俯視圖，其展示硬式遮罩215經圖案化以提供眾多開口217以曝露記憶體結構200之對應部分。在圖2b(i)中，開口217被展示為圓形；然而，可使用任何合適的形狀（例如，卵形）。一系列蝕刻步驟移除隔離層205及203及主動多層204之經曝露部分直至到達蝕刻終止層202，從而形成豎井（shaft）218。圖2b(ii)展示根據本發明之一項具體實例的在蝕刻步驟之後沿著圖2b(i)中之線A-A'的記憶體結構200之X-Z平面橫截面。（在此描述中，物件之「行」表示沿著Y方向對準之物件，而物件之「列」表示沿著X方向對準之物件）。在圖2b(i)中，開口217之相鄰行相對於彼此交錯，以使得相鄰行中之最接近開口在其之間的分離度比此類開口在X方向上對準的情況下的分離度更大。在一項具體實例中，開口217之相鄰行沿著X方向相隔160 nm，且開口217中之每一者可具有100 nm之直徑。豎井218可高達2微米深，使得蝕刻步驟具有小於20的縱橫比。
可使用氧化物內襯220對豎井218進行裝襯且使用犧牲材料221（例如，碳或鎢（W）與氮化鈦（TiN）之黏接層）來填充豎井218。記憶體結構200之表面可接著使用CMP而平坦化，或在碳用作犧牲材料時進行回蝕。在用犧牲材料221來填充豎井218之後，硬式遮罩225經沈積及圖案化以形成直線開口240，該等直線開口曝露記憶體結構200中與經填充之豎井218之行重疊（亦即，沿著Y方向）之部分（例如，在一項具體實例中，各自為60 nm寬）。根據本發明之一項具體實例，圖2c(i)及圖2c(ii)中分別展示在圖案化硬式遮罩225之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖2c(i)之線A-A'的X-Z平面中）。
一系列接續蝕刻將接續地曝露於硬式遮罩225之直線部分240下方的SiOC層205、主動多層204及蝕刻終止層202之部分移除，而將記憶體結構200劃分成由溝槽245分離之眾多堆疊。由於蝕刻經設計為對氧化物線220及經填充之豎井218中之犧牲材料221具有選擇性，因此經填充之豎井218變成犧牲材料221之導柱231，而在其圓柱形表面上由氧化物內襯層220包圍。可提供額外濕式蝕刻以移除各種材料之任何縱材（stringer）。可接著（例如，適當時藉由CMP或藉由灰化）移除硬式遮罩225。根據本發明之一項具體實例，圖2d(i)及圖2d(ii)中分別展示在已移除硬式遮罩225之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖2d(i)之線A-A'的X-Z平面中）。
可接著藉由氧化矽例如使用原子層沈積（ALD）或旋塗技術來填充溝槽245。可接著使用例如CMP來移除記憶體結構200之頂部表面上的過量氧化物。此後，使用例如合適濕式蝕刻來移除導柱231。根據本發明之一項具體實例，圖2e(i)及圖2e(ii)中分別展示在移除導柱231之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖2e(i)之線A-A'的X-Z平面中）。
導柱231之移除使豎井218在溝槽245之氧化矽填充劑中復原且曝露主動多層204。通過豎井218，主動多層204中之每一者的SiN層204a及204e可使用例如氮化矽濕式蝕刻來移除。根據本發明之一項具體實例，圖2f(i)及圖2f(ii)中分別展示在自主動多層204中之每一者移除SiN層204a及204e之後所生成之記憶體結構200在X-Z平面（沿著圖2f(i)之線A-A'）中的俯視圖及橫截面圖。
ALD步驟將導體材料沈積至由於移除主動多層204中之每一者中的SiN層204a及204e而產生的空腔中。導電材料可包括例如金屬內襯（例如鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）），接著是耐火金屬（例如鎢（W）、氮化鎢（WN）或鉬（Mo））。此後，各向異性分離蝕刻自豎井218移除導體材料。分別替換每一主動多層中之SiN層204a及204e的導體層204f及204g可凹進例如10 nm。根據本發明之一項具體實例，圖2g(i)及圖2g(ii)分別展示在用導體層204f及204g來替換主動多層204中之每一者之SiN層204a及204e之後所生成之記憶體結構200在X-Z平面（沿著圖2g(i)之線A-A'）中的俯視圖及橫截面圖。導體層204f及204g為相鄰地形成且與N
+非晶矽層204b及204d接觸的視情況選用之導體層。每一主動多層204之N
+非晶矽層204b及204d將變成待形成之NOR記憶體串之共同位元線及共同源極線。導體層204f及204g減小共同位元線及共同源極線中之電阻率。
接著，可使每一主動多層204之犧牲氧化層204c、N
+非晶矽層204b及N
+非晶矽層204d凹進以產生空腔，以用於沈積用於薄膜儲存電晶體之通道材料。接著使意欲形成薄膜儲存電晶體之通道區的多晶矽層250沈積、回蝕以進行分離，且凹進以移除縱材。根據本發明之一項具體實例，圖2h(i)及圖2h(ii)中分別展示在使通道多晶矽層250凹進之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖2h(i)之線A-A'的X-Z平面中）。
電荷捕捉層251接著保形地沈積於豎井218之側壁上。電荷捕捉層251可為多層，其包括穿隧介電層（例如，氧化矽）、儲存層（例如，氮化矽）及阻擋介電層（例如，氧化矽、氧化鋁或此兩者）。豎井218可接著用導電材料252（例如，鎢與TiN黏接層）來填充，該導電材料形成閘極電極（「字線」）以沿著閘極電極之長度用於每一主動多層204中之儲存胞元。根據本發明之一項具體實例，圖2i展示在沈積導電材料252之後所生成之記憶體結構200在X-Z平面中的橫截面圖。
在圖2a至圖2i中所說明之方法中，每一薄膜儲存電晶體形成於豎井218中之一者內，該豎井容納彎曲通道區、電荷捕捉層251及由導電材料252形成之閘極電極。在此具體實例中，溝槽245之直線部分提供在薄膜儲存電晶體之間的隔離。替代地，薄膜儲存電晶體可形成於溝槽245之直線部分內，其中隔離材料填充豎井218以提供在薄膜儲存電晶體之間的隔離。接下來描述此替代方案之方法。
根據本發明之替代具體實例，在移除硬式遮罩225之後，如圖2e(i及圖2e(ii）中所展示，分別用導體層204f及204g替換SiN層204a及204e實質上如上文結合圖2e至圖2g所描述來進行，其例外之處在於SiN層204a及204之移除自溝槽245之直線部分開始而非通過豎井218，此係由於氧化物內襯220及犧牲材料221尚未被移除。分別替換每一主動多層中之SiN層204a及204e的導體層204f及204g可凹進例如10 nm。根據本發明之一替代具體實例，圖3a(i)及圖3a(ii)中分別展示在使導體層204f及204g凹進之後所生成之記憶體結構200在X-Z平面（沿著圖3a(i)之線A-A'）中的俯視圖及橫截面圖。
此後，可使每一主動多層204之犧牲氧化層204c、N
+非晶矽層204b及N
+非晶矽層204d凹進以產生空腔，以用於沈積用於薄膜儲存電晶體之通道材料。接著使意欲形成薄膜儲存電晶體之通道區的多晶矽層250沈積、回蝕以進行分離，且凹進以移除縱材。根據本發明之一替代具體實例，圖3b(i)及圖3b(ii)中分別展示在使通道多晶矽層250凹進之後所生成之記憶體結構200在X-Z平面（沿著圖3b(i)之線A-A'）中的俯視圖及橫截面圖。
電荷捕捉層251接著保形地沈積於溝槽245之側壁上。電荷捕捉層251可為多層，其包括：
（i）穿隧層（例如任何氧化矽（SiO
x）、氮化矽（SiN）、氮氧化矽（SiON）、任何氧化鋁（AlO
x）、任何氧化鉿（HfO
x）、氧化鋯（ZrO
x）、任何氧化鉿矽（HfSi
xO
y）、任何氧化鉿鋯（HfZrO）或其任何組合）；
（ii）電荷儲存層（例如，氮化矽（SiN）、氧化鉿（HfO
2）或氮氧化鉿矽（HfSiON））及
（iii）阻擋層（例如任何氧化矽（SiO
x）、任何氧化鋁（AlO
x）或此兩者）。
溝槽245可接著用導電材料252（例如，鎢與TiN黏接層）填充，該導電材料形成閘極電極（「字線」）以沿著閘極電極之長度用於每一主動多層204中之儲存胞元。可藉由CMP來移除記憶體結構200之頂部表面上的過量導電材料。根據本發明之一項具體實例，圖3c(i)及圖3c(ii)中展示在沈積及平坦化導電材料252之後所生成之記憶體結構200在X-Z平面（沿著圖3c(i)之線A-A'）中的俯視圖及橫截面圖。
此後，使用例如合適濕式蝕刻來移除豎井218中之導柱231。導柱231之移除使豎井218在溝槽245之導體材料252中復原。豎井218可接著用合適的隔離材料255（例如，氧化矽）來填充。可藉由CMP來移除記憶體結構200之頂部上的過量隔離材料。根據本發明之一項具體實例，圖3d(i)及圖3d(ii)中分別展示在沈積隔離材料255之後所生成之記憶體結構200在X-Z平面（沿著圖3d(i)之線A-A'）中的俯視圖及橫截面圖。
以上詳細描述經提供以說明本發明之特定具體實例且並不意欲為限制性的。在本發明之範圍內的眾多變化及修改係可能的。本發明闡述於隨附申請專利範圍中。
100:模組化單元/單元片
101:陣列部分
102a:階梯部分
102b:階梯部分
200:記憶體結構
201:襯墊氧化物
202:蝕刻終止層
203:碳氧化矽（SiOC）層
204:主動多層
204a:氮化矽（SiN）層
204b:N
+摻雜非晶矽層
204c:犧牲氧化層
204d:N
+摻雜非晶矽層
204e:氮化矽（SiN）層
204f:導體層
204g:導體層
205:隔離碳氧化矽（SiOC）層
210:遮罩層
211:記憶體結構
215:硬式遮罩層/硬式遮罩
218:豎井
220:氧化物內襯/氧化物內襯層
221:犧牲材料
225:硬式遮罩
231:導柱
240:直線開口/直線部分
245:溝槽
250:通道多晶矽層
251:電荷捕捉層
252:導電材料
255:隔離材料
A-A':線
[圖1]為根據本發明之一項具體實例的包括3-D NOR記憶體陣列之記憶體結構中之模組化單元（「單元片」）100的示意性俯視圖。
[圖2a(i)]展示根據本發明之一項具體實例的在眾多材料層（下文所論述）沈積之後的記憶體結構200在Z-X平面中的橫截面。
[圖2a(ii)]說明根據本發明之一項具體實例的用以產生圖1之階梯部分102a或102b之接續凹進及蝕刻步驟。
[圖2b(i)]為記憶體結構200之陣列部分101的俯視圖。
[圖2b(ii)]展示根據本發明之一項具體實例的在蝕刻步驟產生豎井218直至蝕刻終止層202之後，沿著圖2b(i)中之線A-A'之記憶體結構200的X-Z平面橫截面。
[圖2c(i)]及[圖2c(ii)]分別展示根據本發明之一項具體實例的在圖案化硬式遮罩225之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖2c(i)之線A-A'的X-Z平面中）。
[圖2d(i)]及[圖2d(ii)]分別展示根據本發明之一項具體實例的在已移除硬式遮罩225之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖2d(i)之線A-A'的X-Z平面中）。
[圖2e(i)]及[圖2e(ii)]分別展示根據本發明之一項具體實例的在已移除導柱231之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖2e(i)之線A-A'的X-Z平面中）。
[圖2f(i)]及[圖2f(ii)]分別展示根據本發明之一項具體實例的在自沿著豎井218之側壁曝露的每一主動多層移除SiN層204a及204e之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖2f(i)之線A-A'的X-Z平面中）。
[圖2g(i)]及[圖2g(ii)]分別展示根據本發明之一項具體實例的在用導體層204f及204g替換每一主動多層之SiN層204a及204e之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖2g(i)之線A-A'的X-Z平面中）。
[圖2h(i)]及[圖2h(ii)]分別展示根據本發明之一項具體實例的在使通道多晶矽層250凹進之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖2g(i)之線A-A'的X-Z平面中）。
[圖2i]展示根據本發明之一項具體實例的在沈積導電材料252之後所生成之記憶體結構200在X-Z平面中的橫截面圖。
[圖3a(i)]及[圖3a(ii)]分別展示根據本發明之一替代具體實例的在使導體層204f及204g凹進之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖3a(i)之線A-A'的X-Z平面中）。
[圖3b(i)]及[圖3b(ii)]展示根據本發明之替代具體實例的在沈積通道多晶矽層250之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖3b(i)之線A-A'的X-Z平面中）。
[圖3c(i)]及]圖3c(ii)]展示根據本發明之替代具體實例的在沈積及平坦化導電材料252之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖3c(i)之線A-A'的X-Z平面中）。
[圖3d(i)]及[圖3d(ii)]分別展示根據本發明之替代具體實例的在沈積及平坦化隔離材料255之後所生成之記憶體結構200之俯視圖及橫截面圖（在沿著圖3d(i)之線A-A'的X-Z平面中）。
200:記憶體結構
202:蝕刻終止層
203:碳氧化矽(SiOC)層
204:主動多層
204a:氮化矽(SiN)層
204b:N+摻雜非晶矽層
204c:犧牲氧化層
204d:N+摻雜非晶矽層
204e:氮化矽(SiN)層
205:隔離碳氧化矽(SiOC)層
218:豎井
Claims (30)
- 一種方法，其包含： 在半導體基板之平面表面上方設置半導體結構，該半導體結構包含複數個主動多層，該複數個主動多層沿著實質上垂直於該平面表面之第一方向而一者堆疊在另一者之頂部上，其中相鄰主動多層由介電材料層彼此電隔離，且其中每一主動多層包含由介電材料分離的具有第一導電性類型之第一半導體層及第二半導體層； 設置沿著第二方向及第三方向兩者以規則圖案來排列的複數個豎井（shaft），該第二方向及該第三方向實質上正交於彼此且各自正交於該第一方向，每一豎井在沿著該第一方向之深度上延伸通過該半導體結構且具有沿著該第二方向之預定範圍； 在該半導體結構中設置複數個溝槽，該複數個溝槽各自在沿著該第一方向之深度上且在沿著該第三方向之長度上延伸，每一溝槽（a）在該第二方向上與複數個該豎井相交，且（b）具有沿著該第二方向之小於每一豎井之該預定範圍的寬度；及 在（i）每一豎井中或（ii）在相鄰豎井之間的每一溝槽之部分中形成：（a）具有與該第一導電性類型相反的第二導電性類型之第三半導體層，該第三半導體層形成為相鄰於且接觸每一主動多層之該第一半導體層及該第二半導體層，（b）相鄰於該第三半導體層之電荷捕捉層；及（c）與該電荷捕捉層接觸之導體層。
- 如請求項1之方法，其中每一主動多層之該第一半導體層及該第二半導體層、該第三半導體層、該電荷捕捉層以及該導體分別提供NOR記憶體串中之薄膜儲存電晶體的共同位元線、共同源極線、通道區、電荷儲存層及閘極電極。
- 如請求項1之方法，其中當該第三半導體層形成於每一豎井內時，在相鄰豎井之間的每一溝槽之該部分由隔離材料來填充。
- 如請求項1之方法，其中當該第三半導體層形成於相鄰豎井之間的每一溝槽之該部分內時，每一豎井由隔離材料來填充。
- 如請求項1之方法，其中該主動多層各自進一步包含相鄰於且接觸該第一半導體層及該第二半導體層中之至少一者的導體層。
- 如請求項1之方法，其中藉由替換每一主動多層中之犧牲層來形成該導體層，其通過該豎井（或通過在相鄰豎井之間的每一溝槽之該部分）來移除該犧牲層且沈積原子層沈積（ALD）之導體材料。
- 如請求項6之方法，其中該導體材料包含鎢。
- 如請求項1之方法，其中該介電材料包含碳氧化矽（SiOC）。
- 如請求項1之方法，其中該電荷捕捉層包含穿隧層、電荷儲存層及阻擋層。
- 如請求項9之方法，其中該穿隧層包含以下各者中之一或多者：任何氧化矽（SiO x）、氮化矽（SiN）、氮氧化矽（SiON）、任何氧化鋁（AlO x）、任何氧化鉿（HfO x）、氧化鋯（ZrO x）、任何氧化鉿矽（HfSi xO y）及任何氧化鉿鋯（HfZrO）。
- 如請求項9之方法，其中該電荷儲存層包含以下各者中之一或多者：氮化矽（SiN）、氧化鉿（HfO 2）及氮氧化鉿矽（HfSiON）。
- 如請求項10之方法，其中該阻擋層包含以下各者中之一或多者：任何氧化矽（SiO x）及氧化鋁（AlO x）。
- 如請求項1之方法，其中該導體包含金屬內襯及耐火金屬。
- 如請求項13之方法，其中該金屬內襯包含以下各者中之一或多者：鈦（Ti）、氮化鈦（TiN）、鉭（Ta）及氮化鉭（TaN）。
- 如請求項13之方法，其中該耐火金屬包含以下各者中之一或多者：鎢（W）、氮化鎢（WN）及鉬（Mo）。
- 如請求項1之方法，其進一步包含在該半導體結構中設置該溝槽之前用介電質內襯對該豎井進行裝襯。
- 如請求項16之方法，其中該介電質內襯包含氧化物內襯。
- 如請求項16之方法，其進一步包含用犧牲材料來填充該豎井。
- 如請求項18之方法，其中該犧牲材料包含碳或鎢（W）。
- 如請求項19之方法，其進一步提供氮化鈦之黏接層以包圍該犧牲材料。
- 如請求項17之方法，其中當該第三半導體層形成於該豎井內時，形成該第三半導體層包含： 自該豎井移除該犧牲材料； 使該第一半導體層及該第二半導體層以及該介電層凹進每一主動多層中以產生空腔；及 沈積該第三半導體層。
- 如請求項21之方法，其中該電荷捕捉層保形地沈積於該豎井之側壁上。
- 如請求項22之方法，其中藉由在形成該電荷捕捉層之後沈積一導電材料以填充每一豎井來形成該導體層。
- 如請求項1之方法，其中當該第三半導體層形成於相鄰豎井之間的每一溝槽之該部分內時，形成該第三半導體層包含： 通過在相鄰豎井之間的每一溝槽之曝露部分，使該第一半導體層及該第二半導體層以及該介電層凹進每一主動多層中以產生空腔；及 沈積該第三半導體層。
- 如請求項24之方法，其中該電荷捕捉層保形地沈積於相鄰豎井之間的每一溝槽之該部分的該側壁上。
- 如請求項25之方法，其中藉由在形成該電荷捕捉層之後沈積導電材料以填充在相鄰豎井之間的每一溝槽之每一部分來形成該導體層。
- 如請求項26之方法，其進一步包含用犧牲材料來填充該豎井。
- 如請求項1之方法，其進一步包含在該第一半導體結構及該第二半導體結構與該半導體基板之該平面表面之間設置蝕刻終止層。
- 如請求項28之方法，其中該蝕刻終止層包括鎢（W）、氮化鎢（WN）、氧化鋁（AlO）或氮化鋁（AlN）中之一或多者。
- 如請求項28之方法，其進一步包含在該蝕刻終止層與該半導體基板之該平面表面之間的襯墊氧化層。
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