TW202238956A - 半導體裝置 - Google Patents

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林孟漢
黃家恩
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置包括沿橫向方向延伸的第一導體結構以及沿垂直方向延伸的第一記憶體薄膜。第一記憶體薄膜與第一導體結構接觸。半導體裝置包括沿垂直方向延伸的第一半導體薄膜。第一半導體薄膜與第一記憶體薄膜接觸且第一半導體薄膜的末端分別與第一記憶體薄膜的末端對準。半導體裝置包括沿垂直方向延伸的第二導體結構、沿垂直方向延伸的第三導體結構以及沿垂直方向延伸的第四導體結構。第二導體結構及第四導體結構耦合第一半導體薄膜的末端，且第三導體結構耦合第一半導體薄膜的一部分，其中此部分在第一半導體薄膜的末端之間。

Description

三維記憶體裝置及其製造方法
無
由於各種電子組件（例如電晶體、二極體、電阻器、電容器等）的積體密度不斷提高，半導體產業經歷了快速成長。在大多數情況下，積體密度的改善是透過反覆地縮減最小特徵尺寸，這樣的改善可使更多組件整合到給定區域中。
無
以下的揭示內容提供許多不同的實施例或範例，以展示本揭示案的不同特徵。以下將揭示本揭示案各部件及其排列方式之特定範例，用以簡化本揭示案敘述。當然，這些特定範例並非用於限定本揭示案。例如，若是本揭示案以下的發明內容敘述了將形成第一結構於第二結構之上或上方，即表示其包括了所形成之第一及第二結構是直接接觸的實施例，亦包括了尚可將附加的結構形成於上述第一及第二結構之間，則第一及第二結構為未直接接觸的實施例。此外，本揭示案說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一（些）元件或特徵部件的關係，可使用空間相關用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及例如此類用語。除了圖式所繪示之方位外，空間相關用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時（例如，旋轉90度或者其他方位），則其中所使用的空間相關形容詞亦將依轉向後的方位來解釋。
一般而言，互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）積體電路（integrated circuit，IC）中有兩大類組件，即電晶體及導線。通過「縮減」，電晶體的效能及密度通常會提高，這有助於提高IC效能及功能。然而，將電晶體連接在一起的導線（互連件）會隨著這種縮放而降低效能。這種情況通常是導線對IC的效能、功能及功耗的貢獻很大。半導體裝置或晶片的三維（three-dimensional，3D）堆疊是解決導線問題的一種途徑。藉由以三維而不是二維配置電晶體，IC中的電晶體可以彼此放置得更近。這樣可減短導線長度並保持較低的佈線延遲。
例如，已提出一種3D記憶體裝置，其中記憶體單元在基板上沿垂直方向堆疊。一般而言，此類3D記憶體裝置包括配置在相應層中的多個記憶體單元（有時稱為記憶體串）。不同層中的記憶體單元共用同一個通道，可以形成通心粉形狀。然而，在現存的3D記憶體裝置中，每層中記憶體單元的密度（例如，二維密度）通常是有限的。因此，為了進一步增加記憶體裝置的總（3D）密度，強制增加若干層，這會導致各種製造問題。例如，當層數增加時，3D記憶體裝置的各種互連結構（例如，位元線（bit line，BL）、源極線（source line，SL））的深寬比需要相應地增加，這會給製造帶來很大的挑戰。因此，現存的3D記憶體裝置在每個方面都尚未完全令人滿意。
本揭示案的實施例是有關於形成半導體裝置，特別是在形成3D記憶體裝置。如本文所揭露的3D記憶體裝置包括記憶體層堆疊，每個記憶體層具有擴展數量的記憶體單元。例如，所揭露的3D記憶體裝置的每個記憶體層包括至少四個記憶體單元。這四個記憶體單元中的兩個可以共用通道薄膜的第一離散部分，而其他兩個記憶體單元可以共用同一通道薄膜的第二離散部分。此外，可以經由共同源極線（source line，SL）及兩條位元線（bit line，BL）獨立存取（例如，讀取、寫入）全部四個記憶體單元。與現存的3D記憶體裝置（如上所述）相比，所揭露的3D記憶體裝置在每個記憶體層可以具有至少四倍的密度（即，至少4倍的二維密度）。因此，在不增加記憶體層數的情況下，所揭露的3D記憶體裝置的總密度仍可顯著增加。
第1圖示出根據本揭示案的一或多個實施例的形成記憶體裝置的方法100的流程圖。例如，方法100的至少一些操作（或步驟）可以用於形成三維（three-dimensional，3D）記憶體裝置，這類3D記憶體裝置具有多個彼此橫向分離的記憶體串，每個記憶體串具有多個彼此垂直配置的記憶體層，且每個記憶體層具有多個獨立操作的記憶體單元。
應當注意，方法100僅為實例，並不旨在限制本揭示案。因此，應當理解，可以在第1圖的方法100之前、期間及/或之後提供額外的操作，且一些其他操作可在本文中僅簡要描述。在一些實施例中，方法100的操作可分別與在如第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖及第12圖所示的各個製造階段的實例3D記憶體裝置的透視圖相關聯，這將在下文進一步詳細論述。
簡而言之，方法100始於操作102，提供絕緣層及犧牲層的堆疊在基板上方。方法100繼續操作104，形成多個柱狀凹槽。方法100繼續操作106，沉積多個記憶體層及多個通道層。方法100繼續操作108，切割記憶體層及通道層中之每一者。方法100繼續操作110，填充絕緣材料。方法100繼續操作112，形成多個字元線（word line，WL）溝槽。方法100繼續操作114，移除堆疊中的犧牲層。方法100繼續操作116，形成多個WL。方法100繼續操作118，填充絕緣材料。方法100繼續操作120，形成多個位元線（bit line，BL）凹槽及多個源極/選擇線（source/select line，SL）凹槽。方法100繼續到形成多個BL及多個SL的操作122。
對應於第1圖的操作102，第2圖是根據各種實施例的3D記憶體裝置200在其中一個製造階段的透視圖，其中製造階段中的3D記憶體裝置200包括於半導體基板201上方的堆疊202。
基板201可以是半導體基板，例如主體半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基板等，其可以經摻雜（例如，用p型或n型摻雜劑摻雜）或未經摻雜。基板201可以是晶圓，例如矽晶圓。通常，SOI基板包括形成於絕緣體層上的一層半導體材料。絕緣體層可以是例如埋氧化物（buried oxide，BOX）層、氧化矽層等。絕緣體層設置在基板上，通常為矽或玻璃基板。亦可使用其他基材，例如多層或梯度基板。在一些實施例中，基板201的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AllnAs、AlGaAs、GainAs、GainP及/或GainAsP；或其組合。其他材料在本揭示案的範疇內。
堆疊202包括多個絕緣層204及多個犧牲層206沿垂直方向（例如，Z方向）彼此交錯堆疊在基板201上方。儘管在第2圖所示的實施例中示出六個絕緣層204及五個犧牲層206，但是應當理解，堆疊202可以包括彼此交錯堆疊的任何數量的絕緣層及任何數量的犧牲層，同時仍在本揭示案的範疇內。
此外，雖然在第2圖所示的實施例中堆疊202直接接觸基板201，但應當理解堆疊202可以與基板201的頂表面分離。例如，多個（平面及/或非平面）電晶體可以形成於基板201上方，且多個金屬化層可以形成於基板201與堆疊202之間，每個金屬化層包括多個電性連接這些電晶體的觸點。如本文所用，交錯堆疊的絕緣層204及犧牲層206可以意指犧牲層206中之每一者鄰接兩個相鄰的絕緣層204。絕緣層204可以具有相同的厚度，或可以具有不同的厚度。犧牲層206可以具有相同的厚度，或可以具有不同的厚度。在一些實施例中，堆疊202可以開始於絕緣層204 （如第2圖所示）或犧牲層206 （在一些其他實施例中）。
絕緣層204可以包括至少一種絕緣材料。可用於絕緣層204的絕緣材料包括但不限於氧化矽（包括摻雜或未摻雜的矽酸鹽玻璃）、氮化矽、氮氧化矽、有機矽酸鹽玻璃（organosilicate glass，OSG）、旋塗介電材料、通常稱為高介電常數（高 k）介電氧化物（例如，氧化鋁、氧化鉿等）的介電金屬氧化物及其矽酸鹽、介電金屬氧氮化物及其矽酸鹽，以及有機絕緣材料。其他絕緣材料在本揭示案的範疇內。在一個實施例中，絕緣層204包括氧化矽。
犧牲層206可以包括絕緣材料、半導體材料或導電材料。犧牲層206的材料是可以隨後對絕緣層204的材料選擇性地移除的犧牲材料。犧牲層206的非限制性實例包括氮化矽、非晶半導體材料（例如非晶矽）及多晶半導體材料（例如多晶矽）。在一個實施例中，犧牲層206可以是包括氮化矽的隙壁材料層或包括矽或鍺中之至少一者的半導體材料。其他材料在本揭示案的範疇內。
堆疊202可以藉由在基板201上方交替沉積絕緣層204及犧牲層206的相應材料來形成。在一些實施例中，可以例如藉由化學氣相沉積（chemical vapor deposition，CVD）來沉積絕緣層204中之一者，隨後例如使用CVD或原子層沉積（atomic layer deposition，ALD）來沉積犧牲層206中之一者。形成堆疊202的其他方法在本揭示案的範疇內。
對應於第1圖的操作104，第3圖是根據各種實施例的3D記憶體裝置200在其中一個製造階段的透視圖，其中製造階段中的3D記憶體裝置200包括多個柱狀凹槽302。
在橫向方向上，柱狀凹槽302彼此分離。例如，當從頂部觀察時，每個柱狀凹槽302不與另一個柱狀凹槽302合併或以其他方式接觸。在垂直方向上，柱狀凹槽302中之每一者穿透堆疊202。例如，柱狀凹槽302可以各自穿透堆疊202（從最底部絕緣層204到最頂部絕緣層204，請參照第2圖）。在一些其他實施例中，柱狀凹槽302可以部分地延伸穿過堆疊202。在第2圖所示的實施例中，柱狀凹槽302各自形成為圓柱狀，其中柱狀凹槽302在從頂部觀察時呈圓形。然而，應當理解，柱狀凹槽302可以具有各種其他形狀中的任何一種，同時仍在本揭示案的範疇內。例如，如在後續的第14A圖、第14B圖、第14C圖及第14D圖所論述，柱狀凹槽302可以具有橢圓形、矩形或菱形（當從頂部觀察時）。
對應於第1圖的操作106，第4圖是根據各種實施例的3D記憶體裝置200在其中一個製造階段的透視圖，其中製造階段的3D記憶體裝置200包括多個記憶體層402及多個通道層404位於柱狀凹槽302中。
如圖所示，在每個柱狀凹槽302中，沿著柱狀凹槽302的內側壁（例如，共形及徑向）形成記憶體層402，且沿著記憶體層402的內側壁（例如，共形及徑向）形成通道層404。因此，記憶體層402及通道層404中之每一者形成為沿Z方向延伸的管結構。在一些實施例中，當從頂部觀察時，記憶體層402及通道層404中之每一者可形成為閉端層。換言之，記憶體層402及通道層404中之每一者不具有沿X 方向及Y方向的開口端。在一些實施例中，記憶體層402及通道層404可以不完全填充柱狀凹槽302。在形成記憶體層402及通道層404之後，柱狀凹槽302可以填充絕緣層406 （例如，具有與絕緣層204的材料相似的材料），隨後進行化學機械研磨（chemical mechanical polishing，CMP）製程。
在各種實施例中之一者中，記憶體層402可以包括鐵電材料，例如鋯鈦酸鉛（lead zirconate titanate，PZT）、PbZr/TiO 3、BaTiO 3、PbTiO 2或其組合。然而，應當理解，記憶體層402可以包括適合用於記憶體裝置中的各種其他材料中的任何一種，同時仍在本揭示案的範疇內。例如，記憶體層402可包括選自由以下各項所組成之群組的材料：HfO 2、Hr 1-xZr xO 2、ZrO 2、TiO 2、NiO、TaO x、Cu 2O、Nb 2O 5、AlO x及其組合。在形成柱狀凹槽302之後，可以在工作件上方沉積毯覆式記憶體層402以作為連續式襯墊結構，沉積方式可為共形沉積方法，例如原子層沉積（atomic layer deposition，ALD）或化學氣相沉積（chemical vapor deposition，CVD）。其他沉積方法在本揭示案的範疇內。
通道層404可以包括摻雜或未摻雜的半導體材料，例如Si （例如，多晶矽或非晶矽）、Ge、SiGe、碳化矽（silicon carbide，SiC）、氧化銦鎵鋅（indium gallium zinc oxide，IGZO）、氧化銦錫（indium tin oxide，ITO）、氧化銦鋅（indium zinc oxide，IZO）、氧化銦鎢（indium tungsten oxide，IWO）或其組合。在沉積毯覆式記憶體層402之後，可以在工作件上方沉積毯覆式通道層404以作為連續襯墊結構，沉積方式可為共形沉積方法，例如原子層沉積（atomic layer deposition，ALD）或化學氣相沉積（chemical vapor deposition，CVD）。其他沉積方法在本揭示案的範疇內。接著，在工作件上方沉積毯覆式絕緣層406以填充柱狀凹槽302，隨後進行CMP製程，前述製程可以自對準每個柱狀凹槽302中的記憶體層402、通道層404及絕緣層406。
對應於第1圖的操作108，第5圖是根據各種實施例的3D記憶體裝置200在其中一個製造階段的透視圖，其中製造階段中的3D記憶體裝置200包括每個柱狀凹槽302中的記憶體層402、通道層404及絕緣層406是被切割的。
在用記憶體層402、通道層404及絕緣層406填充每個柱狀凹槽302後，可以形成多個溝槽502以切割或以其他方式分離每個柱狀凹槽302中的記憶體層402、通道層404及絕緣層406。例如在第5圖中，溝槽502沿Z方向以及X方向延伸。此外，溝槽502可以橫跨柱狀凹槽302的中間部分（例如，沿著每個柱狀凹槽302中的記憶體層402、通道層404及絕緣層406的直徑）。因此，每個溝槽502可以將一或多個柱狀凹槽302中的記憶體層402、通道層404及絕緣層406分離成相應的兩個單獨部分。
作為第5圖中的代表性實例，將柱狀凹槽302中之一者中的記憶體層402、通道層404及絕緣層406分別切割或分離成記憶體層402的部分402A及部分402B、通道層404的部分404A及部分404B、絕緣層406的部分406A及部分406B。記憶體層402的分離或切割部分有時可分別被稱為切割記憶體層（段或其他薄膜） 402A及402B，且通道層404的分離或切割部分有時可分別被稱為切割通道層（段或其他薄膜） 404A及404B。取決於溝槽502的縱向方向，記憶體層402、通道層404及絕緣層406的分離部分位於溝槽502的相對側，其中相對側的方向垂直於溝槽502的縱向方向。例如，溝槽502沿X方向延伸，這可導致記憶體層402、通道層404及絕緣層406的分離部分位於Y方向的溝槽502的相對側上。
可以藉由使用蝕刻製程在工作件上方形成溝槽502。例如，可以在工作件上方形成至少暴露每個填充柱狀凹槽302的中間部分的圖案化遮罩層（未圖示），並執行蝕刻製程以形成溝槽502。蝕刻製程可包括例如反應離子蝕刻（reactive ion etch，RIE）製程、中性束蝕刻（neutral beam etch，NBE）製程等或其組合。蝕刻製程可以是非等向性的，這允許溝槽502具有幾乎垂直的內側壁。
對應於第1圖的操作110，第6圖是根據各種實施例的3D記憶體裝置200在其中一個製造階段的透視圖，其中製造階段中的3D記憶體裝置200包括絕緣層602。
在一些實施例中，絕緣層602 （例如，具有與絕緣層204及絕緣層406的材料類似的材料）可以填充溝槽502。因此，絕緣層602可以電性隔離記憶體層402及通道層404中之每一者的切割部分。例如在第6圖中，絕緣層602可以將切割記憶體層402A與402B電性隔離，並將切割通道層404A與404B電性隔離。此外，藉由用絕緣層602填充溝槽502，切割記憶體層402A與402B以及切割通道層404A與404B中之每一者的兩個（開口）端均可與絕緣層602接觸。絕緣層602可以例如藉由例如原子層沉積（atomic layer deposition，ALD）或化學氣相沉積（chemical vapor deposition，CVD）的沉積方法用上述絕緣材料形成。接著，可執行CMP製程以平坦化絕緣材料從而形成絕緣層602，如第6圖所示。
對應於第1圖的操作112，第7圖是根據各種實施例的3D記憶體裝置200在其中一個製造階段的透視圖，其中製造階段中的3D記憶體裝置200包括多個字元線（word line，WL）溝槽702。
在一些實施例中，沿第一方向延伸的WL溝槽702可以形成於不同組柱狀凹槽302之間，其中不同組柱狀凹槽302是沿垂直於第一方向的第二方向彼此隔開。如圖所示，形成的WL溝槽702可以沿Y方向隔開第一組填充柱狀凹槽302 （沿X方向設置）與第二組填充柱狀凹槽302 （沿X方向設置）。此外，形成的WL溝槽702可以暴露絕緣層204及犧牲層206的剩餘部分的側壁。在一些實施例中，絕緣層204及犧牲層206的剩餘部分設置在介於WL溝槽702及記憶體層402之間。
可以藉由使用蝕刻製程在工作件上方形成WL溝槽702。例如，可以在工作件上方形成暴露相鄰柱狀凹槽302之間的絕緣層204的部分的圖案化遮罩層（未圖示），並執行蝕刻製程以形成WL溝槽702。蝕刻製程可包括例如反應離子蝕刻（reactive ion etch，RIE）製程、中性束蝕刻（neutral beam etch，NBE）製程等或其組合。蝕刻製程可以是非等向性的，這允許WL溝槽702各自具有幾乎垂直的內側壁。
對應於第1圖的操作114，第8圖是根據各種實施例的3D記憶體裝置200在其中一個製造階段的透視圖，其中製造階段包括移除犧牲層206。
如圖所示，堆疊202的（剩餘的）犧牲層206中之每一者可以橫向凹陷（例如，移除）以形成多個凹槽802，代替犧牲層206。可以藉由執行蝕刻製程（有時稱為回縮（pull-back）製程）穿過WL溝槽702來使犧牲層206凹陷，此蝕刻製程對絕緣層204選擇性地蝕刻犧牲層206。換言之，絕緣層204可以在整個蝕刻製程中保持基本完整。因此，每個WL溝槽702 （在回縮製程之後）可以具有釘錘狀輪廓（mace-like profile）的內側壁（例如，隨著凹槽802延伸，其中各個凹槽802橫向延伸到相鄰絕緣層204之間）。如第8圖所示，橫向延伸的凹槽802可以暴露每個記憶體層402在Z方向上的不同部分。
回縮製程可以包括使用濕蝕刻溶液的濕蝕刻製程，或可以是將蝕刻劑以氣相引入到WL溝槽702中的氣相（乾）蝕刻製程。在犧牲層206包括氮化矽且絕緣層204包括氧化矽的實例中，回縮製程可以包括濕蝕刻製程，其中工作件浸入包括磷酸（H 3PO 4）的濕蝕刻槽內，濕蝕刻製程對氧化矽及絕緣層204的各種其他材料選擇性地蝕刻犧牲層206的氮化矽。蝕刻犧牲層206的其他方法在本揭示案的範疇內。
對應於第1圖的操作116，第9圖是根據各種實施例的3D記憶體裝置200在其中一個製造階段的透視圖，其中製造階段中的3D記憶體裝置200包括多個WL902。
可以藉由用金屬材料填充凹槽802來形成WL902。金屬材料可選自由以下各項所組成之群組：鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿及其組合。其他金屬材料在本揭示案的範疇內。可以藉由利用例如化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、無電電鍍、電鍍或其組合用上述金屬材料覆蓋工作件來形成WL902。隨後，可以進行回蝕製程以移除WL溝槽702中的多餘金屬材料。形成WL902的其他方法在本揭示案的範疇內。
沿橫向方向（例如，沿X方向）延伸的WL902可經由切割記憶體層402的多個（垂直隔開的）部分耦合切割通道層404的多個（垂直隔開的）部分。例如，在第10圖中，WL902-1A可以經由切割記憶體層402A的對應的多個部分耦合（例如，電性耦合）切割通道層404A的多個部分；WL902-2A可以經由切割記憶體層402A的對應的多個部分耦合（例如，電性耦合）切割通道層404A的多個部分；WL902-3A可以經由切割記憶體層402A的對應的多個部分耦合（例如，電性耦合）切割通道層404A的多個部分；WL902-4A可以經由切割記憶體層402A的對應的多個部分耦合（例如，電性耦合）切割通道層404A的多個部分；WL902-5A可以經由切割記憶體層402A的對應的多個部分耦合（例如，電性耦合）切割通道層404A的多個部分。
類似地，WL902-1B可以經由切割記憶體層402B的多個部分耦合（例如，電性耦合）切割通道層404B的多個部分；WL902-2B可以經由切割記憶體層402B的多個部分耦合（例如，電性耦合）切割通道層404B的多個部分；WL902-3B可以經由切割記憶體層402B的多個部分耦合（例如，電性耦合）切割通道層404B的多個部分；WL902-4B可以經由切割記憶體層402B的多個部分耦合（例如，電性耦合）切割通道層404B的多個部分；WL902-5B可以經由切割記憶體層402B的多個部分耦合（例如，電性耦合）切割通道層404B的多個部分。
如下文將討論的，每個WL902可以在每一層閘控多個記憶體單元。例如，WL902-1A可閘控由切割記憶體層402A及切割通道層404A形成的記憶體單元，其中記憶體層402A及切割通道層404A在X方向分隔開的柱狀凹槽302中；且WL902-1B （與WL902-1A處於同一層）可閘控由切割記憶體層402B及切割通道層404B形成的記憶體單元，其中切割記憶體層402B及切割通道層404B在X方向分隔開的柱狀凹槽302中。在一些實施例中，當一層中具有複數個WL，且WL可對應地閘控記憶體單元時，這一層有時候可被稱為記憶體層。
例如，WL902-1A及WL902-1B可以被稱為設置在第一記憶體層（其可包括任意數量的WL）中；WL902-2A及WL902-2B可以被稱為設置在第二記憶體層（其可以包括任何數量的WL）中；WL902-3A及WL902-3B可以被稱為設置在第三記憶體層（其可以包括任意數量的WL）中；WL902-4A及WL902-4B可以被稱為設置在第四記憶體層（其可以包括任何數量的WL）中；且WL902-5A及WL902-5B可以被稱為配置在第五記憶體層（其可以包括任何數量的WL）中。在一些實施例中，不同記憶體層中的WL可以利用插入的絕緣層204彼此電性隔離。
對應於第1圖的操作118，第10圖是根據各種實施例的3D記憶體裝置200在其中一個製造階段的透視圖，其中製造階段中的3D記憶體裝置200包括絕緣層1002。
在一些實施例中，絕緣層1002 （例如，具有與絕緣層204、406及602的材料類似的材料）可以填充WL溝槽702中之每一者。因此，絕緣層1002可以在其相對側上將不同組的WL902電性隔離，且絕緣層602亦可以在其相對側上將不同組的WL902電性隔離。例如在第10圖中，絕緣層602可以將WL902-1A至WL902-5A與WL902-1B至WL902-5B電性隔離，且絕緣層1002可以將WL902-1B至WL902-5B與WL902-1C到WL902-5C電性隔離。絕緣層1002可以例如藉由例如原子層沉積（atomic layer deposition，ALD）或化學氣相沉積（chemical vapor deposition，CVD）的沉積方法用上述絕緣材料形成。接著，可執行CMP製程以平坦化絕緣材料從而形成絕緣層1002，如第10圖所示。
對應於第1圖的操作120，第11圖是根據各種實施例的3D記憶體裝置200在其中一個製造階段的透視圖，其中製造階段中的3D記憶體裝置200包括多個BL凹槽（例如BL凹槽1102及BL凹槽1104）以及多個SL凹槽（SL凹槽1106及SL凹槽1108）在各個柱狀凹槽302中。
BL凹槽1102及BL凹槽1104藉由蝕刻絕緣層602的相應不同部分而形成。在一些實施例中，BL凹槽1102及BL凹槽1104可以形成有足夠大的尺寸以再次暴露切割通道層404的末端。例如在第11圖中，BL凹槽1102在形成時可暴露切割通道層404A的一端及切割通道層404B的一端；且BL凹槽1104在形成時可暴露切割通道層404A的另一端及切割通道層404B的另一端。BL凹槽1102及BL凹槽1104中之每一者可以穿透堆疊202。在第11圖所示的實施例中，BL凹槽1102及BL凹槽1104各自形成為圓柱形，其中當從頂部觀察時，BL凹槽1102及BL凹槽1104具有以圓形為主的形狀，其中部分圓形被切割通道層切掉。然而，應當理解，BL凹槽1102及BL凹槽1104可以具有各種其他形狀中的任何一種，同時仍在本揭示案的範疇內。例如，BL凹槽1102及BL凹槽1104可以具有以橢圓形為主的形狀、以矩形為主的形狀或以菱形為主的形狀（當從頂部觀察時）。
SL凹槽1106及SL凹槽1108藉由蝕刻絕緣層406的相應的不同部分而形成。此外，SL凹槽1106及SL凹槽1108可以形成為沿Y方向彼此對準，從而允許SL凹槽1106及SL凹槽1108藉由共同互連結構彼此連接，這將在下文論述。在一些實施例中，SL凹槽1106及SL凹槽1108中之每一者可以形成為暴露切割通道層的中間部分。例如在第11圖中，SL凹槽1106在形成時可以暴露切割通道層404A的中間部分；且SL凹槽1108在形成時可以暴露切割通道層404B的中間部分。SL凹槽1106及SL凹槽1108中之每一者可以穿透堆疊202。在第11圖所示的實施例中，SL凹槽1106及SL凹槽1108各自形成為圓柱形，其中當從頂部觀察時，SL凹槽1106及SL凹槽1108具有以圓形為主的形狀，其中部分圓形被切割通道層切掉。然而，應當理解，SL凹槽1106及SL凹槽1108可以具有各種其他形狀中的任何一種，同時仍在本揭示案的範疇內。例如，SL凹槽1106及SL凹槽1108可以具有以橢圓形為主的形狀、以矩形為主的形狀或以菱形為主的形狀（當從頂部觀察時）。
對應於第1圖的操作122，第12圖是根據各種實施例的3D記憶體裝置200在其中一個製造階段的透視圖，其中製造階段中的3D記憶體裝置200包括多個BL（例如BL1202及BL1204）以及多個SL（SL1206及SL1208）在各個柱狀凹槽302中。
可以藉由用金屬材料分別填充BL凹槽1102及BL凹槽1104來形成BL1202及BL1204。金屬材料可選自由以下各項所組成之群組：鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿及其組合。其他金屬材料在本揭示案的範疇內。在一些其他實施例中，可以藉由用半導體材料分別填充BL凹槽1102及BL凹槽1104來形成BL1202及BL1204。此類半導體材料的非限制性實例包括矽（例如，多晶矽或非晶矽）、鍺、矽鍺、碳化矽（silicon carbide，SiC）、氧化銦鎵鋅（indium gallium zinc oxide，IGZO）、氧化銦錫（indium tin oxide，ITO）、氧化銦鋅（indium zinc oxide，IZO）、氧化銦鎢（indium tungsten oxide，IWO）或其組合。可以藉由利用例如化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、無電電鍍、電鍍或其組合用上述金屬或半導體材料覆蓋工作件（例如，以填充BL凹槽）來形成BL1202及BL1204。這之後可以是CMP製程。形成BL的其他方法在本揭示案的範疇內。
類似地，可以藉由用金屬材料分別填充SL凹槽1106及SL凹槽1108來形成SL1206及SL1208。金屬材料可選自由以下各項所組成之群組：鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿及其組合。其他金屬材料在本揭示案的範疇內。在一些其他實施例中，可以藉由用半導體材料分別填充SL凹槽1106及SL凹槽1108來形成SL1206及SL1208。此類半導體材料的非限制性實例包括Si （例如，多晶矽或非晶矽）、Ge、SiGe、碳化矽（silicon carbide，SiC）、氧化銦鎵鋅（indium gallium zinc oxide，IGZO）、氧化銦錫（indium tin oxide，ITO）、氧化銦鋅（indium zinc oxide，IZO）、氧化銦鎢（indium tungsten oxide，IWO）或其組合。在形成BL的同時，可以藉由利用例如化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、無電電鍍、電鍍或其組合用上述金屬或半導體材料覆蓋工作件（例如，以填充SL凹槽）來形成SL1206及SL1208。這之後可以是同一CMP製程。形成SL的其他方法在本揭示案的範疇內。
第13A圖是根據各種實施例的3D記憶體裝置200的一部分的截面圖。在形成BL1202~1204及SL1206~1208時，每個填充柱狀凹槽302中的不同記憶體層可定義出數個記憶體單元。再者，每個記憶體層可以定義數個記憶體單元。此類彼此垂直配置的記憶體單元有時可稱為記憶體串。在第13A圖中，示出3D記憶體裝置200的一部分，此部是處於第一記憶體層的其中一個填充柱狀凹槽302，其中設置有WL902-1A及WL902-1B。
根據本揭示案的各種實施例，第一記憶體單元1302可以由切割通道層404A的一部分（例如，切割通道層404A於第13A圖中的SL1206的下部部分）定義，切割通道層404A的末端分別可操作地（及實體地）耦合BL1202及SL1206。切割通道層404A的這一部分可充當記憶體單元1302的通道，其通道長度由弧長S 1決定。WL902-1A可以經由切割記憶體層402A的一部分（例如，切割記憶體層402A相對於第13A圖中的SL1206的下部部分）來閘控此類通道。
根據本揭示案的各種實施例，第二記憶體單元1304可以由切割通道層404A的一部分（例如，切割通道層404A於第13A圖中的SL1206的上部部分）定義，切割通道層404A的末端分別可操作地（及實體地）耦合BL1204及SL1206。切割通道層404A的這一部分可充當記憶體單元1304的通道，其通道長度由弧長S 2決定。WL902-1A可以經由切割記憶體層402A的一部分（例如，切割記憶體層402A於第13A圖中的SL1206的上部部分）來閘控此類通道。
根據本揭示案的各種實施例，第三記憶體單元1306可以由切割通道層404B的一部分（例如，切割通道層404B於第13A圖中的SL1208的上部部分）定義，切割通道層404B的末端分別可操作地（及實體地）耦合BL1204及SL1208。切割通道層404B的這一部分可充當記憶體單元1306的通道，其通道長度由弧長S 3決定。WL902-1B可以經由切割記憶體層402B的一部分（例如，切割記憶體層402B相對於第13A圖中的SL1208的上部部分）來閘控此類通道。
根據本揭示案的各種實施例，第四記憶體單元1308可以由切割通道層404B的一部分（例如，切割通道層404B於第13A圖中的SL1208的下部部分）定義，切割通道層404B的末端分別可操作地（及實體地）耦合BL1202及SL1208。切割通道層404B的這一部分可充當記憶體單元1308的通道，其通道長度由弧長S 4決定。WL902-1B可以經由切割記憶體層402B的一部分（例如，切割記憶體層402B於第13A圖中的SL1208的下部部分）來閘控此類通道。
根據各種實施例，為了適當地（例如，單獨地）存取記憶體單元1302至1308，BL1202及BL1204可以電性耦合不同BL互連結構，且SL1206及SL1208可以電性耦合共同SL互連結構。例如在第13B圖中，BL1202經由通孔結構1340耦合BL互連結構1310；SL1206及SL1208分別經由通孔結構1342及1344耦合共同SL互連結構1320；且BL1204經由通孔結構1346耦合BL互連結構1330。因此，為了選擇記憶體單元1302至1308中之一者（例如，用於程式設計、讀取或擦除），分別施加在互連結構1310、1320及1330以及WL902-1A及WL902-1B上的電壓可遵循如下所示的表I。 表I
第一記憶體單元1302 WL902-1A = V WLWL902-1B = 0 BL互連結構1310 = V BL； BL互連結構1330 = 0 共同SL互連結構1320 = 0
第二記憶體單元1304 BL互連結構1310 = 0； BL互連結構1330 = V BL
第三記憶體單元1306 WL902-1B = V WLWL902-1A = 0 BL互連結構1310 = 0； BL互連結構1330 = V BL
第四記憶體單元1308 BL互連結構1310 = V BL； BL互連結構1330 = 0
應當注意，表I是關於在記憶體層中之一者操作記憶體單元。為了在另一記憶體層操作記憶體單元，對應的WL902應施加適當的V WL。例如，為了存取處於記憶體單元1302正上方的第二記憶體層的四個記憶體單元中之一者，WL902-2A施加有V WL，而BL互連結構1310及1330仍然可以分別施加有V BL及0伏。
第14A圖、第14B圖、第14C圖及第14D圖示出根據各種實施例的切割記憶體層402A及402B、切割通道層404A及404B、BL1202及1204及/或SL1206及1208的各種其他輪廓。第14A圖至第14D圖各自為在一個記憶體層的一個填充柱狀列中包括四個記憶體單元的3D記憶體裝置200的一部分的截面圖。
首先參考第14A圖，在被切割之前，記憶體層402及通道層404可以各自形成為橢圓形。在被切割（例如，第1圖的操作108）之後，切割記憶體層402A及402B可以得到以橢圓形為主的輪廓，它們各自的末端敞開以與絕緣層（例如，絕緣層602）接觸。類似地，切割通道層404A及404B亦可以得到以橢圓形為主的輪廓，它們各自的末端敞開以與一對BL （例如，BL1202及BL1204）接觸。在第14A圖所示的實施例中，BL1202~1204中之每一者及SL1206~1208中之每一者可以形成為曲面形狀，其中一或多個部分被切割通道層404A及/或404B切掉。
首先參考第14B圖，在被切割之前，記憶體層402及通道層404可以各自形成為多邊形（例如，矩形、正方形）。在被切割（例如，第1圖的操作108）之後，切割記憶體層402A及402B可以得到以多邊形為主的輪廓，它們各自的末端敞開以與絕緣層（例如，絕緣層602）接觸。類似地，切割通道層404A及404B亦可以得到以多邊形為主的輪廓，它們各自的末端敞開以與一對BL （例如，BL1202及BL1204）接觸。在第14B圖所示的實施例中，BL1202~1204中之每一者及SL1206~1208中之每一者可以形成為曲面形狀，其中一或多個部分被切割通道層404A及/或404B切掉。
接著，在第14C圖，在被切割之前，記憶體層402及通道層404可以各自形成為多邊形（例如，矩形、正方形）。在被切割（例如，第1圖的操作108）之後，切割記憶體層402A及402B可以得到以多邊形為主的輪廓，它們各自的末端敞開以與絕緣層（例如，絕緣層602）接觸。類似地，切割通道層404A及404B亦可以得到以多邊形為主的輪廓，它們各自的末端敞開以與一對BL （例如，BL1202及BL1204）接觸。在第14C圖所示的實施例中，BL1202~1204中之每一者及SL1206~1208中之每一者可以形成為多邊形的形狀，其中一或多個部分被切割通道層404A及/或404B切掉。
然後參考第14D圖，在被切割之前，記憶體層402及通道層404可以各自形成為多邊形（例如，菱形）。在被切割（例如，第1圖的操作108）之後，切割記憶體層402A及402B可以得到以多邊形為主的輪廓，它們各自的末端敞開以與絕緣層（例如，絕緣層602）接觸。類似地，切割通道層404A及404B亦可以得到基於多邊形的輪廓，它們各自的末端敞開以與一對BL （例如，BL1202及BL1204）接觸。在第14D圖所示的實施例中，BL1202~1204中之每一者及SL1206~1208中之每一者可以形成為曲面形狀，其中一或多個部分被切割通道層404A及/或404B切掉。
在本揭示案的一個態樣中，揭露一種半導體裝置。半導體裝置包括沿橫向方向延伸的第一導體結構。半導體裝置包括沿垂直方向延伸的第一記憶體薄膜。第一記憶體薄膜與第一導體結構接觸。半導體裝置包括沿垂直方向延伸的第一半導體薄膜。第一半導體薄膜與第一記憶體薄膜接觸，且第一半導體薄膜的末端分別與第一記憶體薄膜的末端對準。半導體裝置包括沿垂直方向延伸的第二導體結構。半導體裝置包括沿垂直方向延伸的第三導體結構。半導體裝置包括沿垂直方向延伸的第四導體結構。第二導體結構及第四導體結構耦合第一半導體薄膜的末端，且第三導體結構耦合第一半導體薄膜的一部分，其中第一半導體薄膜的一部分在第一半導體薄膜的末端之間。
在本揭示案的另一態樣中，揭露一種記憶體裝置。記憶體裝置包括第一記憶體單元、第二記憶體單元、第三記憶體單元及第四記憶體單元。第一記憶體單元包括第一記憶體薄膜的第一部分及第一半導體薄膜的第一部分，第一記憶體薄膜及第一半導體薄膜沿垂直方向延伸。第二記憶體單元包括第一記憶體薄膜的第二部分及第一半導體薄膜的第二部分。第三記憶體單元包括第二記憶體薄膜的第一部分及第二半導體薄膜的第一部分，第二記憶體薄膜及第二半導體薄膜沿垂直方向延伸。第四記憶體單元包括第二記憶體薄膜的第二部分及第二半導體薄膜的第二部分。
在本揭示案的又一態樣中，揭露一種製造記憶體裝置的方法。方法包括形成記憶體層，記憶體層是閉端的並且延伸穿過數個絕緣層及數個犧牲層的堆疊，其中絕緣層及犧牲層彼此交錯配置。方法包括形成半導體層，半導體層是閉端的並且延伸穿過堆疊。半導體層與記憶體層接觸。方法包括將記憶體層分離成記憶體層的第一部分及記憶體層的第二部分。方法包括將半導體層分離成半導體層的第一部分及半導體層的第二部分。方法包括形成第一互連結構、第二互連結構、第三互連結構及第四互連結構。第一互連結構至第四互連結構中之每一者延伸穿過堆疊。第一互連結構及第三互連結構耦合半導體層的第一部分的末端，其中第二互連結構耦合半導體層的第一部分的中點。第一互連結構及第三互連結構耦合半導體層的第二部分的末端，其中第四互連結構耦合半導體層的第二部分的中點。
以上概略說明了本揭示案數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭示案可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本揭示案可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭示案實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構並未脫離本揭示案之精神及保護範圍內，且可在不脫離本揭示案之精神及範圍內，可作更動、替代與修改。
100:方法 102、104、106、108、110、112、114、116、118、120、122:操作 200:三維（three-dimensional，3D）記憶體裝置 201:基板 202:堆疊 204:絕緣層 206:犧牲層 302:柱狀凹槽 402:記憶體層 402A、402B:部分/切割記憶體層 404:通道層 404A、404B:部分/切割通道層 406:絕緣層 406A、406B:部分 502:溝槽 602:絕緣層 702:字元線（word line，WL）溝槽 802:凹槽 902:WL 902-1A~902-5A:WL 902-1B~902-5B:WL 902-1C~902-5C:WL 1002:絕緣層 1102、1104:位元線（bit line，BL）凹槽 1106、1108:源極線（source line，SL）凹槽 1202、1204:BL 1206、1208:SL 1302:第一記憶體單元 1304:第二記憶體單元 1306:第三記憶體單元 1308:第四記憶體單元 1310:BL互連結構 1320:SL互連結構 1330:BL互連結構 1340、1342、1344、1346:通孔結構 S 1、S 2、S 3、S 4:弧長 X,Y,Z:參考坐標軸
閱讀以下實施方法時搭配附圖以清楚理解本揭示案的觀點。應注意的是，根據業界的標準做法，各種特徵並未按照比例繪製。事實上，為了能清楚地討論，各種特徵的尺寸可能任意地放大或縮小。 第1圖根據一些實施例繪示製造三維記憶體裝置的實例方法的流程圖。 第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖及第12圖根據一些實施例繪示由第1圖的方法製造的三維記憶體裝置在各個製造階段期間的透視圖。 第13A圖及第13B圖根據一些實施例繪示第2圖至第12圖中所示的三維記憶體裝置的截面圖。 第14A圖、第14B圖、第14C圖及第14D圖根據一些其他實施例繪示第2圖至第12圖中所示的三維記憶體裝置的截面圖。
國內寄存資訊（請依寄存機構、日期、號碼順序註記） 無 國外寄存資訊（請依寄存國家、機構、日期、號碼順序註記） 無
302:柱狀凹槽
402A、402B:部分/切割記憶體層
404A、404B:部分/切割通道層
902-1A:字元線(word line，WL)
902-1B:WL
1202、1204:位元線(bit line，BL)
1206、1208:源極線(source line，SL)
1302:第一記憶體單元
1304:第二記憶體單元
1306:第三記憶體單元
1308:第四記憶體單元
S1、S2、S3、S4:弧長

Claims (20)

  1. 一種半導體裝置，包括： 一第一導體結構，沿一橫向方向延伸； 一第一記憶體薄膜，沿一垂直方向延伸，其中該第一記憶體薄膜與該第一導體結構接觸； 一第一半導體薄膜，沿該垂直方向延伸，其中該第一半導體薄膜與該第一記憶體薄膜接觸，且該第一半導體薄膜的複數個末端分別與該第一記憶體薄膜的複數個末端對準； 一第二導體結構，沿該垂直方向延伸； 一第三導體結構，沿該垂直方向延伸；及 一第四導體結構，沿該垂直方向延伸； 其中該第二導體結構及該第四導體結構耦合該第一半導體薄膜的該些末端，且該第三導體結構耦合該第一半導體薄膜的一部分，其中該第一半導體薄膜的該部分在該第一半導體薄膜的該些末端之間。
  2. 如請求項1所述之半導體裝置，進一步包括： 一第五導體結構，沿該橫向方向延伸； 一第二記憶體薄膜，沿該垂直方向延伸，其中該第二記憶體薄膜與該第五導體結構接觸； 一第二半導體薄膜，沿該垂直方向延伸，其中該第二半導體薄膜與該第二記憶體薄膜接觸，且該第二半導體薄膜的複數個末端分別與該第二記憶體薄膜的複數個末端對準；及 一第六導體結構，沿該垂直方向延伸； 其中該第二導體結構及該第四導體結構耦合該第二半導體薄膜的該些末端，且該第六導體結構耦合該第二半導體薄膜的一部分，其中該第二半導體薄膜的該部分在該第二半導體薄膜的該些末端之間。
  3. 如請求項2所述之半導體裝置，其中該第一導體結構與該第五導體結構藉由一介電層的至少一第一部分及一第二部分彼此電性隔離。
  4. 如請求項3所述之半導體裝置，其中該介電層的該第一部分及該第二部分各自沿該垂直方向及該橫向方向延伸。
  5. 如請求項2所述之半導體裝置，其中該第三導體結構與該第六導體結構彼此電性耦合。
  6. 如請求項2所述之半導體裝置，其中該第二導體結構與該第四導體結構彼此電性隔離。
  7. 如請求項2所述之半導體裝置，其中 該第一導體結構、該第一記憶體薄膜的一第一部分、該第一半導體薄膜的一第一部分、該第二導體結構及該第三導體結構作為一第一記憶體單元進行操作； 該第一導體結構、該第一記憶體薄膜的一第二部分、該第一半導體薄膜的一第二部分、該第四導體結構及該第三導體結構作為一第二記憶體單元進行操作； 該第五導體結構、該第二記憶體薄膜的一第一部分、該第二半導體薄膜的一第一部分、該第二導體結構及該第六導體結構作為一第三記憶體單元進行操作；及 該第五導體結構、該第二記憶體薄膜的一第二部分、該第二半導體薄膜的一第二部分、該第四導體結構及該第六導體結構作為一第四記憶體單元進行操作。
  8. 如請求項1所述之半導體裝置，其中該第一記憶體薄膜及該第一半導體薄膜各自配置為一圓形的一部分。
  9. 如請求項1所述之半導體裝置，其中該第一記憶體薄膜及該第一半導體薄膜各自配置為一橢圓形的一部分。
  10. 如請求項1所述之半導體裝置，其中該第一記憶體薄膜及該第一半導體薄膜各自配置為一矩形的一部分。
  11. 如請求項1所述之半導體裝置，其中該第一記憶體薄膜及該第一半導體薄膜各自配置為一菱形的一部分。
  12. 一種記憶體裝置，包括： 一第一記憶體單元； 一第二記憶體單元； 一第三記憶體單元；及 一第四記憶體單元； 其中該第一記憶體單元包括一第一記憶體薄膜的一第一部分及一第一半導體薄膜的一第一部分，該第一記憶體薄膜及該第一半導體薄膜沿一垂直方向延伸； 其中該第二記憶體單元包括該第一記憶體薄膜的一第二部分及該第一半導體薄膜的一第二部分； 其中該第三記憶體單元包括一第二記憶體薄膜的一第一部分及一第二半導體薄膜的一第一部分，該第二記憶體薄膜及該第二半導體薄膜沿該垂直方向延伸；且 其中該第四記憶體單元包括該第二記憶體薄膜的一第二部分及該第二半導體薄膜的一第二部分。
  13. 如請求項12所述之記憶體裝置，其中該第一記憶體薄膜與該第一半導體薄膜彼此接觸並共同形成為一曲面形狀的一第一部分，且該第二記憶體薄膜與該第二半導體薄膜彼此接觸並共同形成為該曲面形狀的一第二部分。
  14. 如請求項12所述之記憶體裝置，其中該第一記憶體薄膜與該第一半導體薄膜彼此接觸並共同形成為一多邊形形狀的一第一部分，且該第二記憶體薄膜與該第二半導體薄膜彼此接觸並共同形成為該多邊形形狀的一第二部分。
  15. 如請求項12所述之記憶體裝置，進一步包括： 一第一位元/源極線，沿該垂直方向延伸； 一第二位元/源極線，沿該垂直方向延伸； 一第三位元/源極線，沿該垂直方向延伸；及 一第四位元/源極線，沿該垂直方向延伸； 其中該第一位元/源極線及該第二位元/源極線電性耦合該第一半導體薄膜的該第一部分，該第二位元/源極線及該第三位元/源極線電性耦合該第一半導體薄膜的該第二部分，該第三位元/源極線及該第四位元/源極線電性耦合該第二半導體薄膜的該第二部分，且該第四位元/源極線及該第一位元/源極線電性耦合該第二半導體薄膜的該第一部分，且 其中該第二位元/源極線及該第四位元/源極線彼此電性耦合。
  16. 如請求項12所述之記憶體裝置，進一步包括： 一第一字元線，沿一橫向方向延伸；及 一第二字元線，沿該橫向方向延伸； 其中該第一字元線經由該第一記憶體薄膜電性耦合該第一半導體薄膜，且該第二字元線經由該第二記憶體薄膜電性耦合該第二半導體薄膜。
  17. 一種製造記憶體裝置的方法，包括以下步驟： 形成一記憶體層，該記憶體層是閉端的，該記憶體層延伸穿過複數個絕緣層與複數個犧牲層的一堆疊，該些絕緣層與該些犧牲層彼此交錯配置； 形成一半導體層，該半導體層是閉端的，該半導體層延伸穿過該堆疊，且該半導體層與該記憶體層接觸； 將該記憶體層分離成該記憶體層的一第一部分及該記憶體層的一第二部分； 將該半導體層分離成該半導體層的一第一部分及該半導體層的一第二部分；及 形成一第一互連結構、一第二互連結構、一第三互連結構及一第四互連結構，該第一互連結構至該第四互連結構中的每一者延伸穿過該堆疊； 其中該第一互連結構及該第三互連結構耦合該半導體層的該第一部分的複數個末端，其中該第二互連結構耦合該半導體層的該第一部分的一中點；且 其中該第一互連結構及該第三互連結構耦合該半導體層的該第二部分的複數個末端，其中該第四互連結構耦合該半導體層的該第二部分的一中點。
  18. 如請求項17所述之方法，進一步包括： 用複數個第五互連結構替換該些犧牲層。
  19. 如請求項18所述之方法，其中該些第五互連結構的一第一子組經由該記憶體層的該第一部分電性耦合該半導體層的該第一部分，且該些第五互連結構的一第二子組經由該記憶體層的該第二部分電性耦合該半導體層的該第二部分。
  20. 如請求項19所述之方法，其中將該記憶體層分離的步驟及將該半導體層分離的步驟進一步包括： 形成一介電薄膜延伸穿過該堆疊； 其中第五互連結構的該第一子組及第五互連結構的該第二子組藉由該介電薄膜彼此電性隔離。
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US9698156B2 (en) * 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US11069696B2 (en) * 2018-07-12 2021-07-20 Sunrise Memory Corporation Device structure for a 3-dimensional NOR memory array and methods for improved erase operations applied thereto
US10664746B2 (en) * 2018-07-17 2020-05-26 Macronix International Co., Ltd. Neural network system
KR102674883B1 (ko) * 2018-12-21 2024-06-14 에스케이하이닉스 주식회사 적층된 셀 트랜지스터들을 포함하는 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 동작 방법
KR102672972B1 (ko) * 2019-06-28 2024-06-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 증가된 저장 밀도를 갖는 3차원 플래시 메모리 디바이스

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