JP2022534943A - ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 - Google Patents
ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 75
- 239000004020 conductor Substances 0.000 claims abstract description 111
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 238000005520 cutting process Methods 0.000 claims description 61
- 239000004065 semiconductor Substances 0.000 claims description 50
- 239000000463 material Substances 0.000 claims description 41
- 238000000151 deposition Methods 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 239000010949 copper Substances 0.000 claims description 15
- 238000009413 insulation Methods 0.000 claims description 15
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 14
- 239000010941 cobalt Substances 0.000 claims description 14
- 229910017052 cobalt Inorganic materials 0.000 claims description 14
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 14
- 229910052802 copper Inorganic materials 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 14
- 239000003989 dielectric material Substances 0.000 claims description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 11
- 239000010937 tungsten Substances 0.000 claims description 11
- 125000006850 spacer group Chemical group 0.000 claims description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 300
- 230000008569 process Effects 0.000 description 48
- 238000004519 manufacturing process Methods 0.000 description 27
- 238000005530 etching Methods 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000000231 atomic layer deposition Methods 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 238000005240 physical vapour deposition Methods 0.000 description 14
- 239000011810 insulating material Substances 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 239000010408 film Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 7
- 239000012212 insulator Substances 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000000427 thin-film deposition Methods 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- -1 amorphous silicon Chemical compound 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
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Abstract
Description
22 ソース領域
100 3Dメモリデバイス
102 基板
104 ソースコンタクト
108 連結層
110 チャネル構造
111 スタック構造
114 切断構造
115 キャップ層
116 スリット構造
123 導体層
124 絶縁層
125 誘電キャップ層
133i 初期犠牲層
134i 初期絶縁層
200、300、400、500、600 構造
220 支持構造
221 部分スタック
223 導体部分
224 絶縁部分
225 スペーサ層
700 パターンセット
702、704、706、708 パターン
750 繰り返し単位
d1 切断構造114の幅
d2 スリット構造116の幅
d3 連結層108の幅
D1 パターン706の長さ
D2 パターン702の長さ
t 切断構造114の厚さ
W パターン704の幅
W1 パターン706の幅
W2 パターン702の幅
Claims (42)
- 基板にわたるメモリスタックであって、交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
前記メモリスタックにおいて鉛直に延びる複数のチャネル構造と、
前記メモリスタックにおいて延びるソース構造であって、前記ソース構造は、それぞれの絶縁構造に各々がある複数のソースコンタクトを備え、前記複数のソースコンタクトのうちの少なくとも2つが互いと接触して導電的に連結される、ソース構造と
を備える三次元(3D)メモリデバイス。 - 前記複数のソースコンタクトのうちの前記少なくとも2つは、連結層によって互いと接触して導電的に連結され、前記連結層は導電層であり、前記複数のソースコンタクトのうちの前記少なくとも2つの各々と接触する、請求項1に記載の3Dメモリデバイス。
- 前記連結層は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも1つを含む、請求項1に記載の3Dメモリデバイス。
- 前記連結層は、前記複数のソースコンタクトのうちの前記少なくとも2つの各々にわたって位置決めされる、請求項2または3に記載の3Dメモリデバイス。
- 前記ソース構造にわたってキャップ層をさらに備え、前記連結層は前記キャップ層にあり、前記キャップ層は、前記連結層を、隣接するメモリブロックにおける前記複数の導体層から絶縁する、請求項4に記載の3Dメモリデバイス。
- 前記連結層は、前記複数のソースコンタクトの各々にわたって接触する、請求項5に記載の3Dメモリデバイス。
- 前記ソース構造が沿って延びる他の横方向に対して垂直な横方向に沿って、前記連結層の幅が前記ソース構造の幅以上である、請求項6に記載の3Dメモリデバイス。
- 前記複数のソースコンタクトは、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも1つを含む、請求項1から7のいずれか一項に記載の3Dメモリデバイス。
- 前記ソース構造は、隣接するソースコンタクトの対の間の各々に少なくとも1つの支持構造をさらに備え、前記少なくとも1つの支持構造は、前記ソース構造に隣接するメモリブロックと接触する、請求項8に記載の3Dメモリデバイス。
- 前記少なくとも1つの支持構造の各々は、交互の複数の導体部分および複数の絶縁部分にわたって切断構造を備え、前記複数の導体部分の各々は、前記ソース構造と隣接する前記メモリブロックにおける対応する導体層と接触し、前記複数の絶縁部分の各々は、前記ソース構造と隣接する前記メモリブロックにおける対応する絶縁層と接触する、請求項9に記載の3Dメモリデバイス。
- 前記少なくとも1つの支持構造の各々は、前記交互の複数の導体部分および絶縁部分と接触するスペーサ層を備える、請求項10に記載の3Dメモリデバイス。
- 前記切断構造は酸化シリコンを含む、請求項10または11に記載の3Dメモリデバイス。
- 前記切断構造の厚さが、交互の2つの導体層および2つの絶縁層と、交互の4つの導体層および4つの絶縁層との間にあり、
前記ソース構造が沿って延びる他の横方向に対して垂直な横方向に沿って、前記切断構造の幅が前記ソース構造の幅以下である、請求項12に記載の3Dメモリデバイス。 - 前記複数のソースコンタクトのうちの前記少なくとも2つの絶縁構造と前記支持構造との間に、および、前記複数のソースコンタクトのうちの前記少なくとも2つと前記連結層との間に、接着層をさらに備える、請求項2から13のいずれか一項に記載の3Dメモリデバイス。
- 前記接着層は窒化チタンを含む、請求項14に記載の3Dメモリデバイス。
- 前記複数のチャネル構造は、前記基板と接触して導電的に連結されるエピタキシャル部分と、前記エピタキシャル部分と接触して導電的に連結される半導体チャネルと、前記半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える、請求項1に記載の3Dメモリデバイス。
- 基板にわたるメモリスタックであって、交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
前記メモリスタックにおいて鉛直に延びる複数のチャネル構造と、
前記メモリスタックにおいて横方向に沿って平行に延びる複数のソース構造であって、
それぞれの絶縁構造に各々がある複数のソースコンタクト、
前記横方向に沿って、隣接する絶縁構造と各々が接触する複数の支持構造、および、
前記複数のソースコンタクトのうちの少なくとも2つと接触して導電的に連結される連結層
を各々が備える複数のソース構造と
を備える三次元(3D)メモリデバイス。 - 前記連結層は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも1つを含む、請求項17に記載の3Dメモリデバイス。
- 前記連結層は、前記複数のソースコンタクトのうちの前記少なくとも2つの各々にわたって位置決めされる、請求項17または18に記載の3Dメモリデバイス。
- 前記複数のソースコンタクトのうちの前記少なくとも2つにわたってキャップ層をさらに備え、それぞれの前記連結層は前記キャップ層にあり、前記キャップ層は、それぞれの前記連結層を、隣接するメモリブロックにおける前記複数の導体層から絶縁する、請求項19に記載の3Dメモリデバイス。
- それぞれの前記連結層は、それぞれの前記複数のソースコンタクトの各々にわたって接触する、請求項20に記載の3Dメモリデバイス。
- 前記横方向に対して垂直な他の横方向に沿って、前記連結層の幅が前記ソース構造の幅以上である、請求項21に記載の3Dメモリデバイス。
- 前記複数のソースコンタクトは、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも1つを含む、請求項17から22のいずれか一項に記載の3Dメモリデバイス。
- 前記複数の支持構造は、交互の複数の導体部分および複数の絶縁部分にわたって切断構造を各々が備え、前記複数の導体部分の各々は、それぞれの前記ソース構造と隣接する前記メモリブロックにおける対応する導体層と接触し、前記複数の絶縁部分の各々は、それぞれの前記ソース構造と隣接する前記メモリブロックにおける対応する絶縁層と接触する、請求項23に記載の3Dメモリデバイス。
- 前記複数の支持構造の各々は、前記交互の複数の導体部分および絶縁部分を包囲するスペーサ層をさらに備える、請求項24に記載の3Dメモリデバイス。
- 前記切断構造は酸化シリコンを含む、請求項24または25に記載の3Dメモリデバイス。
- 前記切断構造の厚さが、交互の2つの導体層および2つの絶縁層と、交互の4つの導体層および4つの絶縁層との間にあり、
前記ソース構造が沿って延びる他の横方向に対して垂直な横方向に沿って、前記切断構造の幅が前記ソース構造の幅以下である、請求項26に記載の3Dメモリデバイス。 - 前記複数のソースコンタクトのうちの前記少なくとも2つと前記連結層との間に、および、前記複数のソースコンタクトのうちの前記少なくとも2つと前記支持構造との間に、接着層をさらに備える、請求項17から27のいずれか一項に記載の3Dメモリデバイス。
- 前記接着層は窒化チタンを含む、請求項28に記載の3Dメモリデバイス。
- 前記複数のチャネル構造は、前記基板と接触して導電的に連結されるエピタキシャル部分と、前記エピタキシャル部分と接触して導電的に連結される半導体チャネルと、前記半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える、請求項17に記載の3Dメモリデバイス。
- 三次元(3D)メモリデバイスを形成するための方法であって、
スタック構造に切断構造を形成するステップであって、前記スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備える、ステップと、
スリット構造および初期支持構造を形成するために、前記切断構造に隣接する前記スタック構造の一部分を除去するステップであって、前記初期支持構造は前記スリット構造を複数のスリット開口へと分割する、ステップと、
支持構造を形成するために、前記複数のスリット開口を通じて複数の導体部分を形成するステップと、
前記複数のスリット開口の各々においてソースコンタクトを形成するステップと、
前記ソース構造にわたってキャップ層を形成するステップと、
前記キャップ層に連結層を形成するステップであって、前記連結層は、少なくとも2つのスリット開口において、ソースコンタクトと接触して導電的に連結される、ステップと
を含む方法。 - 前記切断構造を形成するステップは、
前記スタック構造に切断開口を形成するステップと、
前記切断開口を満たすために誘電性材料を堆積させるステップと
を含む、請求項31に記載の方法。 - スリット構造および初期支持構造を形成するために、前記切断構造に隣接する前記スタック構造の前記一部分を除去するステップは、
前記切断構造ならびに交互の複数の犠牲部分および複数の絶縁部分が前記初期支持構造を形成するように、前記基板を露出させる前記スリット構造を形成するために、横方向に沿って前記切断構造に隣接する前記スタック構造の一部分を除去するステップを含む、請求項32に記載の方法。 - 前記複数の導体部分を形成するステップは、
複数のリセス部分を形成するために、前記複数のスリット開口を通じて、前記初期支持構造における前記複数の犠牲部分を除去するステップと、
前記複数のリセス部分を満たして前記複数の導体部分を形成するために、導体材料を堆積させるステップであって、前記初期支持構造は支持構造を形成する、ステップと
を含む、請求項33に記載の方法。 - 前記複数の導体部分を形成する同じ工程で前記スタック構造の複数のブロック部分に、前記複数のブロック部分が前記支持構造と接触するように複数の導体層を形成するステップであって、前記複数の導体層は、
複数の横リセスを形成するために、前記複数のスリット開口を通じて、前記複数のブロック部分において複数の犠牲層を除去することと、
前記複数の横リセスを満たして前記複数の導体層を形成するために、前記導体材料を堆積させることと
によって形成される、ステップをさらに含む、請求項34に記載の方法。 - 前記ソースコンタクトを形成するステップは、それぞれの前記スリット開口を満たすために、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも1つを堆積させるステップを含む、請求項35に記載の方法。
- 前記絶縁構造が前記基板を露出させるように、前記ソースコンタクトの前に前記スリット開口に絶縁構造を形成するステップをさらに含む、請求項36に記載の方法。
- 前記絶縁構造と前記支持構造との間に接着層を堆積させるステップをさらに含む、請求項37に記載の方法。
- 前記キャップ層を形成するステップは、
前記少なくとも2つスリット開口における前記ソースコンタクトを覆うためにキャップ材料層を堆積させるステップと、
前記少なくとも2つスリット開口における前記ソースコンタクトを露出させるために前記キャップ材料層の一部分を除去するステップと
を含む、請求項37または38に記載の方法。 - 前記キャップ層を形成するステップは、
前記複数のスリット開口の各々における前記ソースコンタクトを覆うためにキャップ材料層を堆積させるステップと、
前記複数のスリット開口の各々における前記ソースコンタクトを露出させるために前記キャップ材料層の一部分を除去するステップと
を含む、請求項39に記載の方法。 - 前記連結層を形成するステップは、前記キャップ層の除去された前記一部分へと導電性材料を堆積させるステップを含む、請求項39または40に記載の方法。
- 前記少なくとも2つのスリット開口における前記ソースコンタクトと前記連結層との間に他の接着層を堆積させるステップをさらに含む、請求項41に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2019/100349 WO2021026755A1 (en) | 2019-08-13 | 2019-08-13 | Three-dimensional memory device with source structure and methods for forming the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022534943A true JP2022534943A (ja) | 2022-08-04 |
JP7394878B2 JP7394878B2 (ja) | 2023-12-08 |
Family
ID=68927588
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021570480A Active JP7394878B2 (ja) | 2019-08-13 | 2019-08-13 | ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US11101286B2 (ja) |
JP (1) | JP7394878B2 (ja) |
KR (1) | KR20220002438A (ja) |
CN (1) | CN110622310B (ja) |
TW (1) | TWI717861B (ja) |
WO (1) | WO2021026755A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021026755A1 (en) | 2019-08-13 | 2021-02-18 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with source structure and methods for forming the same |
JP7345568B2 (ja) * | 2019-08-13 | 2023-09-15 | 長江存儲科技有限責任公司 | ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 |
CN110622312B (zh) | 2019-08-13 | 2021-05-14 | 长江存储科技有限责任公司 | 具有源极结构的三维存储设备和用于形成其的方法 |
JP7330301B2 (ja) * | 2019-08-30 | 2023-08-21 | 長江存儲科技有限責任公司 | 接着層によって連結されるソースコンタクトを伴う三次元メモリデバイス、およびそれを形成するための方法 |
CN111448660B (zh) * | 2020-03-02 | 2021-03-23 | 长江存储科技有限责任公司 | 具有源极结构的三维存储器件及其形成方法 |
CN114649345A (zh) * | 2021-03-26 | 2022-06-21 | 长江存储科技有限责任公司 | 一种半导体器件 |
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Publication number | Priority date | Publication date | Assignee | Title |
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KR102581032B1 (ko) | 2015-12-08 | 2023-09-22 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
KR102475454B1 (ko) | 2016-01-08 | 2022-12-08 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
CN107958909B (zh) | 2016-10-17 | 2020-09-22 | 中芯国际集成电路制造(北京)有限公司 | 闪存器件及其制造方法 |
US9985098B2 (en) | 2016-11-03 | 2018-05-29 | Sandisk Technologies Llc | Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device |
IT201700019392A1 (it) * | 2017-02-21 | 2018-08-21 | Sabrina Barbato | Dispositivo di memoria 3d |
CN106920796B (zh) * | 2017-03-08 | 2019-02-15 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
CN109003983B (zh) | 2018-07-19 | 2020-11-13 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
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CN109742083B (zh) | 2019-01-02 | 2021-08-31 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
WO2020147119A1 (en) | 2019-01-18 | 2020-07-23 | Yangtze Memory Technologies Co., Ltd. | Source contact structure of three-dimensional memory devices and fabrication methods thereof |
CN110024126B (zh) * | 2019-02-26 | 2020-06-26 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
CN110112134B (zh) | 2019-06-17 | 2020-05-19 | 长江存储科技有限责任公司 | 3d nand存储器及其形成方法 |
CN110211965B (zh) | 2019-06-17 | 2020-06-23 | 长江存储科技有限责任公司 | 3d nand存储器及其形成方法 |
US11043455B2 (en) * | 2019-07-23 | 2021-06-22 | Sandisk Technologies Llc | Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same |
CN110622312B (zh) | 2019-08-13 | 2021-05-14 | 长江存储科技有限责任公司 | 具有源极结构的三维存储设备和用于形成其的方法 |
WO2021026755A1 (en) | 2019-08-13 | 2021-02-18 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with source structure and methods for forming the same |
CN112768464B (zh) | 2019-08-30 | 2023-06-02 | 长江存储科技有限责任公司 | 具有由粘合层连接的源极触点的三维存储器件及其形成方法 |
-
2019
- 2019-08-13 WO PCT/CN2019/100349 patent/WO2021026755A1/en active Application Filing
- 2019-08-13 KR KR1020217038174A patent/KR20220002438A/ko not_active Application Discontinuation
- 2019-08-13 CN CN201980001777.0A patent/CN110622310B/zh active Active
- 2019-08-13 JP JP2021570480A patent/JP7394878B2/ja active Active
- 2019-10-15 TW TW108136968A patent/TWI717861B/zh active
- 2019-10-16 US US16/655,157 patent/US11101286B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160079254A1 (en) * | 2014-09-12 | 2016-03-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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US20170047334A1 (en) * | 2015-08-11 | 2017-02-16 | Sandisk Technologies Inc. | Three-dimensional memory devices containing memory block bridges |
Also Published As
Publication number | Publication date |
---|---|
US20210050366A1 (en) | 2021-02-18 |
CN110622310B (zh) | 2021-05-25 |
KR20220002438A (ko) | 2022-01-06 |
US11101286B2 (en) | 2021-08-24 |
CN110622310A (zh) | 2019-12-27 |
JP7394878B2 (ja) | 2023-12-08 |
TW202107629A (zh) | 2021-02-16 |
TWI717861B (zh) | 2021-02-01 |
WO2021026755A1 (en) | 2021-02-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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