CN1938861A - 具有多栅结构的半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种具有包括多个板的台面型有源区的半导体器件及制造该半导体器件的方法。该半导体器件包括第一有源区和第二有源区。第一有源区在衬底上形成为线和间隙图案并包括板，每个板具有第一表面、面向与第一侧相反的方向的第二表面、和顶表面。第一有源区和第二有源区由相同或不同材料构成。第二有源区接触衬底上的每个板的至少一端，以将该板彼此连接。该方法包括在衬底上形成线和间隙图案的第一有源区和形成第二有源区。

Description

具有多栅结构的半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，更具体而言，涉及一种半导体器件及其制造方法，其中该半导体器件包括具有多栅结构的金属氧化物半导体晶体管，在该多栅结构中沟道形成在板形(slab-shaped)台面型(mesa-type)有源区中。
背景技术
为了实现高速、高性能、低功耗半导体器件，通过使包括在IC中的晶体管的尺寸降低同时保持晶体管的优异的操作能力而进行了提高集成电路(IC)的集成密度的努力。为了提高IC的集成密度，半导体器件的特征尺寸必须减小。
用于提高补偿MOS(CMOS)晶体管的集成密度的场效应晶体管(FET)包括多栅晶体管(例如Fu-Liang Yang等人的“35nm CMOS FinFETs”，Symposium on VLSI Technology Digest of Technical Papers，pp.104-105，2002和B.S.Doyle等人的“High Performance Fully-Deleted Tri-Gate CMOSTransistors”，IEEE Electron Device Letters，Vol.24，No.4，April，2003，pp.263-365)。多栅晶体管包括使用绝缘体上硅(SOI)晶片形成的鳍形硅主体和形成在该鳍形硅主体的表面上的栅极。
具有鳍形硅主体的多栅晶体管具有三维沟道，这对减小CMOS晶体管的尺寸是有用的。公知采用完全耗尽SOI结构，多栅晶体管提供优异的低于阈值特性并能够控制电流而不增加栅极长度。此外，多栅晶体管不受短沟道效应(SCE)的影响，在短沟道效应中沟道区的势能受漏电压的影响。具体地，三栅极CMOS晶体管使用形成在其三个表面附近的沟道。因此，当设计将形成沟道的有源区时，三栅极CMOS晶体管与FinFET相比具有较大的有源区宽度和高度的设计余量。
图1A是常规多栅晶体管的透视图。参考图1A，当制造多栅晶体管时，用作源/漏极的硅有源区12在埋入氧化物膜10上形成为台面型板。沟道穿过覆盖硅有源区12的顶表面和两侧的栅线14的一部分。
多栅晶体管的电特性受到硅有源区12的尺寸(即高度和宽度)和形状(即从上方观看时的曲率和倒圆轮廓)的显著影响。换言之，被栅线14所覆盖的硅有源区12的板的不均匀的尺寸和形状可能导致多栅晶体管性能的变化或其电特性的退化。
图1B示出了标线图案，其中在根据制造半导体器件的常规方法进行构图有源区的光刻工艺时应用了光学邻近校正(optical proximity correction，OPC)。
参考图1B，当构图形状为图1A所示的硅有源区12时，包括OPC的标线图案用于防止由光刻工艺的邻近效果所引起的问题。标线图案包括硅有源区12的板图案22，以及虚拟图案24。换言之，在现有技术中，在硅有源区12中的每个板使用采用了OPC的标线图案独立地被构图，且板使用光刻特性彼此连接。
当使用图1B所示的标线图案进行光刻工艺时，很可能形成具有“倒圆”现象的有源区图案30，如图1C所示。图1C是使用包括OPC的多栅标线形成的硅有源区12的平面图。
当使用参考图1B所示的OPC形成有源区12时，由于光刻工艺的分辨率限制，随着硅有源区12中的每个板的节距减小，在显影后检查(after-development inspection，ADI)阶段，所述板维持更多的轮廓倒圆和更多临界尺寸(CD)变化。具体地，当形成其中多个板彼此平行延伸的晶体管时，更难以构图有源区为具有均匀轮廓和CD。
发明内容
技术问题
因此，当形成图1A所示形状的硅有源区12时可能发生很多问题。例如，由光刻工艺可能导致不好的图案轮廓，在蚀刻工艺中可能形成板的不均匀尺寸，在蚀刻工艺后可能在硅有源区12上形成不期望的硅残留，且在蚀刻工艺中可能不能敞开间隙从而在板之间引起“未敞开”现象。而且，参考图1C，当栅线14在具有图案倒圆现象的硅有源区12上未在y方向对准时，多栅晶体管性能的大变化是不可避免的。
技术方案
本发明提供了一种能实现多栅晶体管的一致的性能和良好电特性的半导体器件，因为该半导体器件包括具有稳定和均匀轮廓以及可控的临界尺寸(CD)的有源区。
本发明还提供了一种能够在形成多栅晶体管时保证有源区的稳定可复制轮廓和可控CD的半导体的制造方法。
根据本发明的一个方法，提供了一种包括彼此连接的第一有源区和第二有源区的半导体器件。第一有源区形成为线和间隙图案并包括多个形成在衬底上的板，每个板具有第一表面、面向与第一侧相反的方向的第二表面和顶表面。第一有源区和第二有源区由相同或不同材料构成。第二有源区接触衬底上的板的至少一端，以把板彼此连接。栅线形成在每个板的第一表面、第二表面和顶表面上。栅极介电层夹置在板与栅线之间。
每个板的顶表面设置在衬底上的第一距离处，且第二有源区的顶表面设置在衬底上的第二距离处。第二距离等于或大于第一距离。
第二有源区接触每个板的两端并在正交于板延伸方向的方向延伸。第二有源区可以具有交叠区，该交叠区接触每个板的第一表面、第二表面和顶表面的一部分。
栅线可以在正交于板延伸方向并平行于第二有源区延伸的方向延伸。第一沟道区和第二沟道区分别设置在与第一有源区中的每个板的第一表面和第二表面相邻并面对栅线的区域中。为了形成三栅极晶体管，半导体器件还包括与第一有源区中的每个板的顶表面相邻并面对栅线的第三沟道区。
根据本发明的另一方法，提供了一种制造半导体器件的方法。该方法包括在衬底上形成具有线和间隙图案的第一有源区。第二有源区接触衬底上的第一有源区的至少一端。第一有源区由第一材料构成且第二有源区由第二材料构成。第二材料与第一材料相同或不同。栅极介电层形成在第一有源区上。栅极形成在栅极介电层上。
为了形成第二有源区，在衬底上形成覆盖每个板的掩模图案，使得每个板的两端被暴露。此后，通过沉积第二材料而形成覆盖每个板的两个暴露端和掩模图案的第二材料层。然后，第二材料层被平面化。
有益效果
在本发明中，多栅晶体管的有源区被分为第一有源区和第二有源区。因此，当形成设计标准小于300nm的有源区时，可以防止由光刻工艺的分辨率导致的问题。而且，可以解决由有源区中的CD变化引起的问题。在这点上，根据本发明实施例的半导体器件可以保证稳定的可复制轮廓和可控CD，并提供多栅晶体管的一致性能和良好电特性。
附图说明
通过结合附图详细描述的本发明的示范性实施例，本发明的上述和其他特点和优点将更为显见，在附图中：
图1A是常规多栅晶体管的示意图；
图1B示出当根据制造半导体器件的常规方法进行构图有源区的光刻工艺时使用的包括光学邻近校正(OPC)的标线图案；
图1C是使用包括OPC的多栅标线形成有源区的平面图；
图2到17是示出根据本发明第一实施例制造半导体器件的方法的透视图；
图18是沿图17的线XVIII-XVIII’所取的半导体器件的剖面图；
图19是沿图17的线XIX-XIX’所取的半导体器件的剖面图；
图20到22是示出根据本发明第二实施例制造半导体器件的方法透视图；
图23是沿图22的线XXIII-XXIII’所取的半导体器件的剖面图；以及
图24是沿图22的线XXIV-XXIV’所取的半导体器件的剖面图。
具体实施方式
现在将参考附图更充分地描述本发明，在附图中示出了本发明的示范性实施例。然而，本发明可以实施为许多不同形式，且不应理解为限于此处给出的实施例；而是提供这些实施例使得本公开充分和完整，并向本领域的技术人员充分传达本发明的概念。在附图中，为了清楚而夸大了层和区域的厚度。
图2到17是示出根据本发明的第一实施例制造半导体器件的方法的透视图。
参考图2，制备了包括依次堆叠的硅衬底100、埋入氧化物层110和由单晶硅形成的硅层的绝缘体上硅(SOI)衬底。SOI衬底100可以通过注氧隔离(Separation by implementation of oxygen SIMOX)工艺而制造。埋入氧化物层110可以具有例如约1000-1500的厚度。
通过使用蚀刻工艺构图SOI层，多个板120形成在埋入氧化物层110上，以形成具有线和间隙图案形状的台面型有源区，在蚀刻工艺中，光致抗蚀剂图案或硬掩模图案用作蚀刻掩模。板120形成第一有源区。每个板120包括第一表面122和垂直于硅衬底100的主表面的第二表面124以及平行于硅衬底100的主表面的顶表面126。每个板120的宽度W和高度H可以分别小于约50nm和70nm。然而，本发明不限于此。
参考图3，完全覆盖板120的掩模层130形成在埋入氧化物层110上，且光致抗蚀剂层形成在掩模层130上。
掩模层130可以是例如SiON层、Si3N4层或SiO2层的单层，或者多层，即其组合。例如，掩模层130可以是包括SiON层和Si3N4层的双层。SiON层可以直接形成在板120上以接触板120，且Si3N4层可以形成在SiON层上以形成掩模层130的顶表面。在掩模层130下部分中的SiON层可以防止构成板120的硅(Si)被外部因素损坏，且在掩模层130上部中的Si3N4在后续的化学机械抛光(CMP)工艺中具有优异的抛光特性。
参考图4，部分暴露掩模层130的光致抗蚀剂图案132a通过构图光致抗蚀剂层132而形成。
参考图5，掩模层130使用光致抗蚀剂图案132a作为蚀刻掩模而蚀刻，从而形成暴露每个板120的两端的掩模图案130a。每个板120邻近端部128的第一表面122、第二表面124和顶表面126被部分暴露。
参考图6，光致抗蚀剂图案132a被除去以暴露掩模图案130a的顶表面。
参考图7，形成完全覆盖掩模图案130a和板120的暴露部分的半导体层140。半导体层140可以通过例如低压化学气相沉积(LPCVD)而形成。半导体层140由含硅物质构成，该物质可以与构成板120即第一有源区的单晶硅相同或不同。半导体层可以由多晶硅、非晶硅或含硅的半导体化合物例如Si1-xGex(0＜x＜1)构成。优选地，半导体层140由多晶硅构成。半导体层140可以形成为几百到几千厚度。
参考图8，使用CMP或回蚀法平面化半导体层140直到掩模图案130a暴露，从而形成覆盖每个板120的两端128的第二有源区140a。第二有源区140a覆盖每个板120的第一表面122、第二表面124和顶表面126的端部。板120即第一有源区通过第二有源区140a彼此连接。
参考图9，通过灰化和湿法蚀刻而除去掩模图案130a。结果，板120即第一有源区和将板120彼此连接的第二有源区140a在埋入氧化物层110上完全暴露。第二有源区140a接触每个板120的两端128并在正交于板120延伸方向的方向延伸。此外，第二有源区140a具有接触每个板120的第一表面120、第二表面124、和顶表面126的一部分的交叠部分142。每个板120的每个末端128的端面可以被第二有源区140a覆盖或不覆盖。在图9中，每个板120的一端128的端面示出为被第二有源区140a覆盖，而每个板120的另一端128的端面示出为不被第二有源区140a覆盖。
第二有源区140a的顶表面高于板120即第一有源区的顶表面126。因此，硅衬底100或埋入氧化物层110与第二有源区140a之间的距离大于硅衬底100或埋入氧化物层110与板120的顶表面126之间的距离。
参考图10，绝缘层150形成在板120上，即第一有源区上。绝缘层150形成栅极介电层。绝缘层150可以通过使用热氧化在板120的表面上生长期望的膜材料而获得。可选地，绝缘层150可以通过CVD或原子层沉积(ALD)形成。例如，绝缘层150可以由SiO2、SiON、Si3N4、GexOyNz或GexSiyOz或例如金属氧化物的高介电材料构成。金属氧化物可以是HfO2、ZrO2、Al2O3、TiO2或Ta2O5。此外，绝缘层150可以是由选自上述膜材料的两种或多种类型的膜材料构成。绝缘层150可以形成在第二有源区140a上，然而，由于第二有源区140a上的绝缘层150随后将除去，因此这不会产生问题。
参考图11，导电层160形成在第二有源区140a和绝缘层150上以形成栅线，且掩模层172和光致抗蚀剂层174顺序形成于导电层160上。导电层160可以是导电多晶硅层、金属层、金属氮化物层或金属硅化物层。导电层160完全覆盖每个板120的第一表面122、第二表面124和顶表面126，绝缘层150夹置在其之间。掩模层172例如可以是Si3N4层。在其他情形，掩模层172可以被省略。
参考图12，通过构图光致抗蚀剂层174而形成光致抗蚀剂图案174a，该光致抗蚀剂图案覆盖将形成栅线的区域。
参考图13，通过使用光致抗蚀剂图案174a作为蚀刻掩模，通过蚀刻掩模层172的暴露部分而形成掩模图案172a。因此，掩模图案172a附近的一部分导电层160被暴露。
参考图14，光致抗蚀剂图案174a被除去以暴露掩模图案172a的顶表面。
参考图15，通过使用掩模图案172a作为蚀刻掩模的各向异性蚀刻形成栅线160a。如果在早期工艺中不形成掩模层172，光致抗蚀剂图案174a可以用作蚀刻掩模。栅线160a在正交于板120延伸方向并平行于第二有源区140a延伸方向的方向延伸。在栅线160a形成之后，覆盖栅线160a周围的板120的绝缘层150被暴露。
参考图16，通过除去掩模图案172a而暴露栅线160a的顶表面。
参考图17，除去覆盖板120表面的绝缘层150。如果绝缘层150形成在第二有源区140a上，它也被除去。结果，每个板120在栅线160a周围被暴露，而且在板120大致中心部分处，栅极介电层150a保留在每个板120的第一表面122、第二表面124和顶表面126与栅线160a之间。
此后，使用常规方法，绝缘间隙壁(未显示)形成在栅线160a侧壁上。然后，进行离子注入和退火以形成源/漏极。
图18是沿图17的线XVIII-XVIII’所取的剖面图。图19是沿图17的线XIX-XIX’所取的剖面图。
参考图18，栅极介电层150a分别夹置在每个板120的第一表面122、第二表面124和顶表面126即第一有源区与栅线160a之间。每个板120包括分别与第一表面122、第二表面124和顶表面126相邻的第一沟道区182、第二沟道区184和第三沟道区186之间。换言之，实现了其中在板的三表面周围分别形成三沟道的三栅极结构。然而，本发明不限于此结构。本领域的普通技术人员能够通过在本发明的范畴内简单改进工艺设计而实现FinFET结构。当实现FinFET结构时，仅在分别与每个板120的第一表面122和第二表面124相邻的第一沟道区182和第二沟道区184中形成沟道。
参考图19，在埋入氧化物层110上，第二有源区140a接触每个板120的末端128，第二有源区140a将板120即第一有源区彼此连接。此外，第二有源区140a具有接触每个板120的第一表面122、第二表面124和顶表面126的一部分的交叠区142。
如图19所示，每个板120的一端128的端面被第二有源区140a覆盖，而每个板120的另一端128的端面不被第二有源区140a覆盖。
图20到22是示出根据本发明的第二实施例制造半导体器件的方法的透视图。
第二实施例与第一实施例相同，除了第二有源区240的顶表面242形成为与板120的顶表面126相同的高度。在图20到22中，与第一实施例的参考标号相同的本发明第二实施例的参考标号代表相同元件。
参考图20，如参考图2到7所述的，板120、掩模图案130a和半导体层140依次堆叠在埋入氧化物层110上。半导体层140和掩模图案130b通过CMP或回蚀法而平面化，直到暴露板120的顶表面126，从而形成覆盖每个板120的两端128以及它们的围绕物的第二有源区240。因此，第二有源区240覆盖每个板120的第一表面122和第二表面124的端部，而完全暴露板120的顶表面126。板120即第一有源区通过第二有源区240彼此连接。掩模图案130b具有与板120的顶表面几乎相同的高度，并保留在板120之间的间隙内。
参考图21，掩模图案130b通过灰化和湿法蚀刻而除去。结果，板120即第一有源区和将板120彼此连接的第二有源区240在埋入氧化物层110上完全暴露。第二有源区240接触每个板120的末端128并在正交于板120延伸方向的方向延伸。此外，第二有源区240具有接触每个板120的第一表面122和第二表面124的一部分的交叠部分242。这里，每个板120的末端的端面可以被第二有源区240覆盖或者不覆盖。在图21中，每个板120的一端128的端面示出为被第二有源区240覆盖，而每个板120的另一端128的端面示出为不被第二有源区240覆盖。
第二有源区240的顶表面几乎与板120即第一有源区的顶表面126高度相同。因此，硅衬底100或埋入氧化物层110与第二有源区240的顶表面之间的距离几乎与硅衬底100或埋入氧化物层110与板120的顶表面126之间的距离相同。
参考图22，如参考图10到17所述的，在板120的大致中心部分，形成覆盖每个板120的第一表面122、第二表面124和顶表面126的栅极介电层150a，以及面对每个板120的第一表面122、第二表面124和顶表面126的栅线160a，栅极介电层150a夹置在其间。
图23是沿图22的线XXIII-XXIII’所取的半导体器件的剖面图。图24是沿图22的线XXIV-XXIV’所取的半导体器件的剖面图。
图23所示的半导体的结构图几乎与图18所示的半导体结构图相同，且因此将省略其描述。
参考图24，在埋入氧化物层110上，第二有源区240接触每个板120的两端，第二有源区240将板120即第一有源区彼此连接。此外，第二有源区240接触每个板120的第一表面122和第二表面124的一部分。第二有源区240的顶表面几乎处在与板120的顶表面相同的高度。如图24所示，每个板120的一端128的端面被第二有源区240所覆盖，而每个板120的另一端128的端面不被第二有源区240所覆盖。
本发明可以克服在使用OPC形成多栅晶体管的光刻工艺或蚀刻工艺中由控制工艺的限制所导致的问题。在本发明的实施例中，第一有源区形成为板的线和间隙图案作为板。然后，第二有源区形成以连接每个板。
在本发明的实施例中，有源区被分为第一和第二有源区。因此，当以小于300nm的设计标准形成用于多栅晶体管的有源区时，可以避免由于光刻工艺的分辨率限制而发生的倒圆现象或“未敞开”现象。而且，可以防止由有源区中的CD变化引起的问题。虽然当形成栅线时可能发生不对准，但引起晶体管特性变化的可能性很低。
在这点上，根据本发明实施例的半导体器件可以保证稳定的有源区可复制轮廓和可控CD，并提供多栅晶体管的一致的性能和良好电特性。
虽然参考其示范性实施例具体示出并描述了本发明，但本领域的技术人员将理解，在不脱离由权利要求所限定的本发明的精神和范畴内，可以进行形式和细节的各种改变。
工业应用性
本发明可以应用于制造大规模、高集成LSI电路装置。

Claims (37)

1、一种半导体器件，包括：
第一有源区，包括多个形成在衬底上的板，每个板具有第一表面、面向与第一表面相反方向的第二表面、和顶表面；
第二有源区，接触衬底上的每个板的至少一端，以将所述板彼此连接；
栅线，形成在所述每个板的第一表面、第二表面和顶表面上；和
栅极介电层，夹置在所述板和栅线之间。
根据权利要求1所述的半导体器件，其中所述第一有源区形成为线和间隙图案。
2、根据权利要求1所述的半导体器件，其中所述第一有源区形成为线和间隙图案。
3、根据权利要求1所述的半导体器件，其中所述第一有源区和第二有源区由不同材料构成。
4、根据权利要求1所述的半导体器件，其中每个所述板的顶表面设置在所述衬底上的第一距离处，且所述第二有源区的顶表面设置在所述衬底上的第二距离处，所述第二距离等于或大于第一距离。
5、根据权利要求4所述的半导体器件，其中所述第二距离大于第一距离。
6、根据权利要求4所述的半导体器件，其中所述第二距离等于第一距离。
7、根据权利要求1所述的半导体器件，其中所述第二有源区接触每个所述板的两端，并在与板延伸方向正交的方向延伸。
8、根据权利要求1所述的半导体器件，其中所述第二有源区具有接触每个所述板的第一表面、第二表面和顶表面的一部分的交叠区。
9、根据权利要求1所述的半导体器件，其中所述第一有源区由单晶硅构成，且所述第二有源区由多晶硅、非晶硅或含硅的半导体化合物构成。
10、根据权利要求1所述的半导体器件，其中所述第一有源区和第二有源区形成源/漏区。
11、根据权利要求1所述的半导体器件，其中所述第一有源区包括沟道区。
12、根据权利要求1所述的半导体器件，其中所述栅线在正交于所述板延伸方向的方向延伸。
13、根据权利要求1所述的半导体器件，其中所述栅线平行于第二有源区延伸的方向延伸。
14、根据权利要求1所述的半导体器件，其中所述栅线由导电多晶硅、金属、金属氮化物、或金属硅化物构成。
15、根据权利要求1所述的半导体器件，其中所述栅极介电层包含SiO2、SiON、Si3N4、GexOyNz、GexSiyOz、HfO2、ZrO2、Al2O3、TiO2、或Ta2O5。
16、根据权利要求1所述的半导体器件，其中所述衬底是绝缘体上硅衬底，包括埋入氧化物层和硅层，且所述第一有源区和第二有源区形成在所述埋入氧化物层上。
17、根据权利要求1所述的半导体器件，还包括分别与所述第一有源区中的每个所述板的第一表面和第二表面相邻并面对所述栅线的第一沟道区和第二沟道区。
18、根据权利要求17所述的半导体器件，还包括与所述第一有源区中的每个所述板的顶表面相邻并面对所述栅线的第三沟道区。
19、一种制造半导体的方法，所述方法包括：
在衬底上形成第一有源区，所述第一有源区由第一材料构成；
在所述衬底上形成第二有源区，所述第二有源区接触所述第一有源区的至少一部分并由第二材料构成；
在所述第一有源区上形成栅极介电层；和
在所述栅极介电层上形成栅极。
20、根据权利要求19所述的方法，其中所述第一有源区形成为线和间隙图案。
21、根据权利要求19所述的方法，其中所述第一材料和第二材料彼此不同。
22、根据权利要求19所述的方法，其中形成所述第一有源区包括形成多个在衬底上沿第一方向延伸的板，每个板具有第一表面、面向与第一侧相反的方向的第二表面和顶表面。
23、根据权利要求22所述的方法，其中每个所述板的顶表面设置在所述衬底上的第一距离处，且所述第二有源区的顶表面设置在所述衬底上的第二距离处，所述第二距离等于或大于第一距离。
24、根据权利要求22所述的方法，其中所述第二有源区接触所述板的两端并在正交于所述第一方向的第二方向延伸。
25、根据权利要求22所述的方法，其中所述第二有源区具有接触所述每个板的第一表面、第二表面和顶表面的一部分的交叠区。
26、根据权利要求22所述的方法，其中形成所述第二有源区包括：
在所述衬底上形成覆盖每个所述板的一部分的掩模图案，使得每个所述板的两端均暴露；
通过沉积第二材料而形成覆盖每个所述板的两个暴露末端和所述掩模图案的第二材料层；和
通过平面化所述第二材料层而形成第二有源区。
27、根据权利要求26所述的方法，其中所述掩模图案是SiON层、Si3N4层、或SiO2层或其组合。
28、根据权利要求27所述的方法，其中所述掩模图案包括依次堆叠的SiON层和Si3N4层。
29、根据权利要求26所述的方法，其中所述掩模图案仅覆盖每个所述板的顶表面的一部分，使得在形成所述掩模图案之后每个所述板的顶表面可以在所述掩模图案周围部分暴露。
30、根据权利要求26所述的方法，其中使用所述掩模图案作为蚀刻停止层而平面化所述第二材料层。
31、根据权利要求30所述的方法，其中所述掩模图案包括接触每个所述板的SiON层、和形成所述掩模图案的顶表面的Si3N4层。
32、根据权利要求26所述的方法，其中所述第二材料层通过化学机械抛光或回蚀而平面化。
33、根据权利要求19所述的方法，其中所述第一材料是单晶硅，且所述第二材料是多晶硅、非晶硅、或含硅的半导体化合物。
34、根据权利要求19所述的方法，其中所述栅极介电层包含SiO2、SiON、Si3N4、GexOyNz、GexSiyOz、HfO2、ZrO2、Al2O3、TiO2、或Ta2O5。
35、根据权利要求22所述的方法，其中形成所述栅极包括形成在与第一方向正交的第二方向延伸的栅线，使得所述栅线覆盖每个所述板的第一表面、第二表面和顶表面从而形成栅极。
36、根据权利要求35所述的方法，其中所述栅线由导电多晶硅、金属、金属氮化物或金属硅化物构成。
37、根据权利要求19所述的方法，还包括制备绝缘体上硅衬底作为所述衬底，所述绝缘体上硅衬底包括埋入氧化物层和形成在所述埋入氧化物层上的单晶硅层，且所述第一有源区通过构图所述单晶硅层而形成。
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