KR20050019962A - 반도체 소자의 실리사이드 형성 방법 - Google Patents
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Abstract
본 발명은 LDD 스페이서 및 실리사이드 블로킹 식각 공정시에 발생하는 잔류물에 의한 영향을 받지 않도록 하기 위한 반도체 소자의 실리사이드 형성 방법에 관한 것으로, 상기 반도체 소자의 실리사이드 형성 방법은 반도체 기판 상에 산화막을 증착한 후 액티브 영역의 산화막을 식각하여 반도체 기판을 오픈 시키는 단계와, 상기 오프된 반도체 기판에 제 1 실리사이드막을 형성한 후 질화막을 증착하는 단계와, 상기 질화막을 평탄화한 후 상기 산화막을 제거하는 단계와, 상기 산화막이 제거된 부분에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 질화막을 제거한 후 저농도 불순물 영역을 형성하고 LDD 스페이서를 형성하는 단계와, 상기 LDD 스페이서 형성 후 소오스/드레인 접합 영역을 형성하는 단계와, 상기 소오스/드레인 접합 영역을 형성한 결과물에 절연막을 증착한 후 평탄화하는 단계와, 상기 게이트 전극 상부에 제 2 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 실리사이드 형성 방법에 관한 것으로, 보다 상세하게는 LDD 스페이서 및 실리사이드 블로킹 식각 공정시에 발생하는 잔류물에 의한 영향을 받지 않도록 하여 소자의 특성을 향상시킬 수 있도록 하는 반도체 소자의 실리사이드 형성 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 게이트 패턴의 폭 역시 미세하게 형성하는 것이 요구된다. 하지만, 이러한 게이트 패턴의 미세화는 상기 게이트 패턴의 저항을 증가시키고, 그 결과 반도체 장치의 고속화에 악영향을 미친다. 이러한 문제를 해결하기 위하여, 상기 게이트 패턴 상부에 우수한 전도성을 갖는 실리사이드 패턴을 더 형성하는 기술이 통상적으로 사용된다.
종래 기술에 의해 실리사이드를 형성시킬 때, 실리콘 기판 안쪽으로의 확산 이동성이 커서 고농도로 도핑된 소오스/드레인 영역에서 실리콘의 소모가 너무 커지기 때문에 접합 누설 전류를 유발하는 문제점이 있었다.
이하, 상기 종래 기술에 의한 반도체 소자의 실리사이드 형성 방법의 문제점을 하기 도면을 참조하여 설명한다.
도1은 종래 기술에 의한 실리사이드 형성 방법의 문제점을 나타낸 단면도로써, 여기에 도시된 바와 같이 게이트(110) 측벽의 LDD 스페이서(120)가 구현되면서, 실질적으로 게이트간 간격이 급격히 감소하게 된다.
상기 게이트(110)간 거리 감소로 인하여 실리사이드 블로킹 공정 진행시에 게이트와 게이트 사이의 액티브 영역(A)의 산화막이 완전히 제거되지 않는 문제점이 발생하게 되고, 이로 인하여 실리사이드가 형성되어야할 접합 영역 상부가 블로킹되어 액티브 영역의 저항이 급격히 증가하게 된다. 결국 이는 소자의 동작 소도 저하를 야기하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 액티브 영역에 선택적으로 실리사이드막을 형성한 다음 후속 공정을 진행하여 게이트 상부에만 선택적으로 실리사이드가 형성되도록 하는 더블 실리사이드 형성 방법을 이용함으로써, LDD 스페이서에 의한 간격 감소 및 실리사이드 블로킹막 식각시 발생하는 잔류물에 의해 실리사이드가 형성되지 않는 문제점을 해결하기 위한 반도체 소자의 실리사이드 형성 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 상에 산화막을 증착한 후 액티브 영역의 산화막을 식각하여 반도체 기판을 오픈 시키는 단계와, 상기 오프된 반도체 기판에 제 1 실리사이드막을 형성한 후 질화막을 증착하는 단계와, 상기 질화막을 평탄화한 후 상기 산화막을 제거하는 단계와, 상기 산화막이 제거된 부분에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 질화막을 제거한 후 저농도 불순물 영역을 형성하고 LDD 스페이서를 형성하는 단계와, 상기 LDD 스페이서 형성 후 소오스/드레인 접합 영역을 형성하는 단계와, 상기 소오스/드레인 접합 영역을 형성한 결과물에 절연막을 증착한 후 평탄화하는 단계와, 상기 게이트 전극 상부에 제 2 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법에 관한 것이다.
상기 본 발명에 의한 반도체 소자의 실리사이드 형성 방법에 따르면, 게이트 형성 이전에 액티브의 소오스/드레인 접합 영역 및 액티브 영역에 선택적으로 실리사이드를 1차로 형성한 후에 게이트 상부에 실리사이드를 형성함으로써, LDD 스페이서에 의한 게이트간 간격 감소 및 후속 실리사이드 블로킹 식각 공정시에 발생하는 산화막 잔류물에 실리사이드가 형성되지 않는 문제점을 해결할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2g는 본 발명에 의한 반도체 소자의 실리사이드 형성 방법을 나타낸 공정 단면도이다.
우선, 도시되지는 않지만 STI 공정을 진행하여 액티브 영역과 필드 영역을 구분한 후에 실리콘 기판(200)에 웰을 형성한다. 그리고, 도2a에 도시된 바와 같이 산화막(210)을 증착한 후 식각 공정을 진행하여 실리사이드가 형성될 영역의 액티브 영역을 오픈 시키고, 1차 실리사이드 공정을 진행하여 제 1 실리사이드막(220)을 형성한다. 이때, 상기 실리사이드 블로킹 영역에는 후속 게이트가 형성될 영역이므로 정확한 정렬(align)을 위해 산화막(210)을 임시 게이트로 형성한다.
이어서, 도2b에 도시된 바와 같이 제 1 실리사이드막(220) 형성 후에 질화막(230)을 증착한 후 산화막(210) 두께에 맞도록 화학 기계적 연마 공정을 진행하여 평탄화하고, 상기 산화막(210)을 습식 식각 공정을 진행하여 제거한다. 이때, 산화막 제거 공정은 후속 공정시 정확한 위치에 게이트가 정렬 되도록 하기 위함이다.
그런 다음, 도2c에 도시된 바와 같이 게이트 영역에 산화 공정을 진행하여 게이트 산화막(240)을 형성한다. 이때, 게이트 산화막 양측의 질화막 영역은 산화막이 형성되지 않는다.
그리고 나서, 도2d에 도시된 바와 같이 폴리실리콘(250)을 증착하고 질화막 두께에 맞추어 화학 기계적 연마 공정을 진행하여 평탄화한 다음, 상기 질화막(230)을 제거하여 게이트 전극을 형성한다.
이어서, 도2e에 도시된 바와 같이 저농도 불순물 이온 주입 공정을 진행하여 LDD 영역(260)을 형성하고, 도2f에 도시된 바와 같이 산화막을 증착한 후 건식 식각 공정을 진행하여 게이트 측벽에 LDD 스페이서(270)를 형성한다. 그리고, 상기 게이트 및 LDD 스페이서를 블로킹 막으로 이용한 불순물 이온 주입 공정을 진행하여 소오스/드레인 접합 영역(280)을 형성한다.
상기 소오스/드레인 접합 영역(280)을 형성한 결과물에 절연막(290)을 증착한 다음 게이트의 두께에 맞추어 화학 기계적 연마 공정을 진행하여 평탄화 하고, 게이트의 폴리실리콘만 오픈되어 있으므로, 실리사이드 공정을 진행하여 제 2 실리사이드막(300)을 형성한다.
이와 같이 본 발명에 의한 반도체 소자의 실리사이드막 형성 방법에 의하면, 게이트 형성 이전에 액티브의 소오스/드레인 접합 영역 및 액티브 영역에 선택적으로 실리사이드를 1차로 형성한 후에 게이트 상부에 실리사이드를 형성함으로써, LDD 스페이서에 의한 게이트간 간격 감소 및 후속 실리사이드 블로킹 식각 공정시에 발생하는 산화막 잔류물에 실리사이드가 형성되지 않는 문제점을 해결할 수 있다.
상기한 바와 같이 본 발명은 LDD 스페이서에 의한 간격 감소에 대한 영향을 받지 않고 액티브 영역에 실시사이드 블로킹 없이 실리사이드가 형성되도록 함으로써, 트랜지스터 영역의 시트 저항 증가를 방지하여 결국 소자 특성 저하를 방지 할 수 있는 이점이 있다.
도1은 종래 기술에 의한 실리사이드 형성 방법의 문제점을 나타낸 단면도이다.
도2a 내지 도2g는 본 발명에 의한 반도체 소자의 실리사이드 형성 방법을 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 산화막
220 : 제 1 실리사이드막 230 : 질화막
240 : 게이트 산화막 250 : 폴리실리콘막
260 : LDD 영역 270 : LDD 스페이서
280 : 소오스/드레인 290 : 절연막
300 : 제 2 실리사이드막
Claims (1)
- 반도체 기판 상에 산화막을 증착한 후 액티브 영역의 산화막을 식각하여 반도체 기판을 오픈 시키는 단계와,상기 오프된 반도체 기판에 제 1 실리사이드막을 형성한 후 질화막을 증착하는 단계와,상기 질화막을 평탄화한 후 상기 산화막을 제거하는 단계와,상기 산화막이 제거된 부분에 게이트 산화막 및 게이트 전극을 형성하는 단계와,상기 질화막을 제거한 후 저농도 불순물 영역을 형성하고 LDD 스페이서를 형성하는 단계와,상기 LDD 스페이서 형성 후 소오스/드레인 접합 영역을 형성하는 단계와,상기 소오스/드레인 접합 영역을 형성한 결과물에 절연막을 증착한 후 평탄화하는 단계와,상기 게이트 전극 상부에 제 2 실리사이드막을 형성하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
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