CN109037308B - 半导体装置 - Google Patents

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Abstract

一种半导体装置包括：鳍，从衬底突出并在第一方向上延伸；源极/漏极区，位于所述鳍上；凹陷，位于所述源极/漏极区之间；装置隔离区，包括顶盖层和装置隔离层，所述顶盖层沿所述凹陷的内表面延伸，所述装置隔离层位于所述顶盖层上以填充所述凹陷；虚设栅极结构，位于所述装置隔离区上且包括虚设栅极绝缘层；外部间隔件，位于所述虚设栅极结构的相对侧壁上；第一内部间隔件，位于所述虚设栅极结构与所述外部间隔件之间；以及第二内部间隔件，位于所述装置隔离区与所述虚设栅极绝缘层之间。

Description

半导体装置
相关申请的交叉参考
此申请主张在2017年6月9号在韩国知识产权局(Korean Intellectual PropertyOffice，KIPO)提出申请的韩国专利申请第10-2017-0072389号的优先权权利，所述韩国专利申请的公开内容全文并入本申请供参考。
技术领域
本发明概念的各种示例性实施例涉及半导体装置。
背景技术
为了增大半导体装置的集成性，已提议使用例如多栅极(multi-gate)晶体管，所述多栅极晶体管包括位于衬底上的鳍型多沟道有源图案(和/或硅主体)以及位于所述多沟道有源图案上的栅极。
由于多栅极晶体管可利用三维沟道，因此可对其进行比例缩放。此外，可在不增加多栅极晶体管的栅极长度的情况下提高电流控制能力。在多栅极晶体管中可有效减小和/或抑制其中沟道区的电势受漏极电压的影响的短沟道效应(short channel effect，SCE)。
发明内容
根据本发明概念的一些示例性实施例，一种半导体装置可包括：至少一个鳍，从衬底突出并在第一方向上延伸；多个源极/漏极区，位于所述鳍上；凹陷区，位于所述多个源极/漏极区之间；装置隔离区，包括顶盖层和装置隔离层，所述顶盖层沿所述凹陷区的内表面延伸，且所述装置隔离层位于所述顶盖层上以填充所述凹陷区；虚设栅极结构，位于所述装置隔离区上，所述虚设栅极结构在与所述第一方向不同的第二方向上延伸，且所述虚设栅极结构包括虚设栅极绝缘层；多个外部间隔件，位于所述虚设栅极结构的相对侧壁上；多个第一内部间隔件，位于所述虚设栅极结构与所述多个外部间隔件之间；以及第二内部间隔件，位于所述装置隔离区与所述虚设栅极绝缘层之间。
根据本发明概念的一些示例性实施例，一种半导体装置可包括：至少一个鳍，从衬底突出并在第一方向上延伸；第一栅极结构和第二栅极结构，位于所述鳍上并在与所述第一方向相交的第二方向上延伸；凹陷区，位于所述鳍上，且位于所述第一栅极结构与所述第二栅极结构之间；装置隔离区，位于所述凹陷区中；多个外部间隔件，位于所述第一栅极结构与所述第二栅极结构之间；多个第一内部间隔件，位于所述外部间隔件的对应侧壁上；第二内部间隔件，连接所述多个第一内部间隔件；以及虚设栅极结构，位于所述多个外部间隔件之间且位于所述多个第一内部间隔件和所述第二内部间隔件上。所述虚设栅极结构可包括第一部分及第二部分，所述第一部分位于所述多个第一内部间隔件之间，且所述第二部分位于所述第一部分以及所述多个第一内部间隔件的上表面上。
根据本发明概念的一些示例性实施例，一种半导体装置可包括：至少一个鳍，从衬底突出并在第一方向上延伸；第一栅极结构和第二栅极结构，位于所述鳍上，所述第一栅极结构和所述第二栅极结构均在与所述第一方向相交的第二方向上延伸；凹陷区，位于所述鳍上且位于所述第一栅极结构与所述第二栅极结构之间；装置隔离层，位于所述凹陷区中；虚设栅极结构，位于所述装置隔离层上且包括虚设栅极绝缘层；多个外部间隔件，位于所述虚设栅极结构的相对侧壁上；以及介电层，包括多个第一部、第二部和第三部，所述多个第一部各自位于所述多个外部间隔件的对应侧壁的一些部分上，所述第二部位于所述装置隔离层与所述虚设栅极绝缘层之间并连接到所述多个第一部，且所述第三部位于所述装置隔离层与所述凹陷区的内表面之间。
附图说明
图1是说明根据一些示例性实施例的半导体装置的布局图。
图2是沿图1所示的线A-A’截取的说明根据一些示例性实施例的半导体装置的剖视图。
图3A是沿图1所示的线B-B’截取的说明根据一些示例性实施例的半导体装置的剖视图。
图3B是图2所示的部分C的放大图。
图4到图20是说明根据一些示例性实施例的一种制造半导体装置的方法的剖视图。
图21是说明根据一些示例性实施例的半导体装置的剖视图。
图22是说明根据一些示例性实施例的半导体装置的剖视图。
图23是说明根据一些示例性实施例的半导体装置的剖视图。
图24是说明根据一些示例性实施例的半导体装置的剖视图。
具体实施方式
图1是说明根据一些示例性实施例的半导体装置的布局图。图2是沿图1所示的线A-A’截取的说明根据一些示例性实施例的半导体装置的剖视图。图3A是沿图1所示的线B-B’截取的说明根据一些示例性实施例的半导体装置的剖视图。图3B是图2所示的部分C的放大图。在图1中，为简洁起见，未说明第一层间绝缘层131和第二层间绝缘层132以及接触件163。
在图1、图2、图3A和图3B中，半导体装置可包括衬底101、多个鳍(例如，第一鳍F1、第二鳍F2和第三鳍F3)、场绝缘层110、外部间隔件115、源极/漏极区123、第一层间绝缘层131和第二层间绝缘层132、装置隔离区140、第一凹陷144、多个栅极结构(例如，第一栅极结构151和第二栅极结构152)、虚设栅极结构153、硅化物层161、接触件163以及多个内部间隔件(例如，第一内部间隔件171和第二内部间隔件172)，但示例性实施例并不仅限于此。
衬底101可包含半导体材料，例如Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和/或InP。衬底101可为绝缘体上硅(silicon on insulator，SOI)衬底。
第一鳍F1、第二鳍F2和第三鳍F3可在垂直于衬底101的上表面的第三方向(例如，Z1)上从衬底101突出，但示例性实施例并不仅限于此。第一鳍F1、第二鳍F2和第三鳍F3可在各自的长度方向(例如，平行于衬底101的上表面的第一方向X1)上延伸。第一鳍F1、第二鳍F2和第三鳍F3可各自具有短边和长边。第一鳍F1、第二鳍F2和第三鳍F3可在衬底101上彼此间隔开排列。举例来说，第一鳍F1、第二鳍F2和第三鳍F3可在平行于衬底101的上表面且垂直于第一方向X1的第二方向(例如，Y1)上彼此间隔开。如图1所示，第一鳍F1、第二鳍F2和第三鳍F3的长边方向可为第一方向X1，且其短边方向可为第二方向Y1，但示例性实施例并不仅限于此。举例来说，第一鳍F1、第二鳍F2和第三鳍F3的长边方向可为第二方向Y1，且其短边方向可为第一方向X1。
第一鳍F1、第二鳍F2和第三鳍F3可为衬底101的一部分，且可各自包括从衬底101生长的外延层。第一鳍F1、第二鳍F2和第三鳍F3可包含例如Si或SiGe等。
场绝缘层110可设置在衬底101上。场绝缘层110可设置在第一鳍F1、第二鳍F2和第三鳍F3之间。场绝缘层110可覆盖第一鳍F1、第二鳍F2和第三鳍F3的一些部分。举例来说，场绝缘层110可覆盖第一鳍F1、第二鳍F2和第三鳍F3的侧壁的一些部分。
第一鳍F1、第二鳍F2和第三鳍F3可在位于第一鳍F1、第二鳍F2和第三鳍F3的长边中的每一者之间的场绝缘层110的上表面上方突出。第一鳍F1、第二鳍F2和第三鳍F3可由衬底101上的场绝缘层110界定，但示例性实施例并不仅限于此。
场绝缘层110可包含以下材料和/或可由以下材料形成：例如，氧化硅、氮化硅和/或氮氧化硅等。
第一栅极结构151、第二栅极结构152和虚设栅极结构153可排列成彼此间隔开。第一栅极结构151、第二栅极结构152和虚设栅极结构153可与第一鳍F1、第二鳍F2和第三鳍F3相交。虚设栅极结构153可设置在装置隔离区140上。如图1所示，第一栅极结构151、第二栅极结构152和虚设栅极结构153可在第二方向Y1上延伸，但示例性实施例并不仅限于此。在一些示例性实施例中，第一栅极结构151、第二栅极结构152和虚设栅极结构153可与第一鳍F1、第二鳍F2和第三鳍F3相交，同时与第一鳍F1、第二鳍F2和第三鳍F3的长边形成锐角或钝角。
在第二方向Y1上对准的第一凹陷144(例如，第一凹陷区)可形成在第一鳍F1、第二鳍F2和第三鳍F3中的每一者中。第一凹陷144可设置在与半导体装置相关联的源极/漏极区123之间，且可与半导体装置的源极/漏极区123间隔开。因此，第一凹陷144中的装置隔离区140可与源极/漏极区123间隔开。
第一凹陷144的底表面可相对于衬底101的上表面与源极/漏极区123的下表面实质上共面或低于源极/漏极区123的下表面。根据一些示例性实施例，如果半导体装置的表面与半导体的另一表面在横截面上观察时所述两个表面的垂直高度和/或深度处于近似+/-10％内，那么所述半导体装置的表面可关于和/或相比于所述半导体的另一表面实质上共面。如图2所示，第一凹陷144可为锥形沟槽，但示例性实施例并不仅限于此。在一些示例性实施例中，第一凹陷144可为U形、V形、矩形、梯形、圆形等。
第一栅极结构151和第二栅极结构152可在第二方向Y1上延伸。第一栅极结构151和第二栅极结构152可形成在第一鳍F1、第二鳍F2和第三鳍F3上，且可与第一鳍F1、第二鳍F2和第三鳍F3相交。第一栅极结构151和第二栅极结构152可设置成在第一方向X1上彼此间隔开。
第一栅极结构151可包括第一栅极绝缘层151a和第一栅极电极151b，但并不仅限于此。第二栅极结构152可包括第二栅极绝缘层152a和第二栅极电极152b，但并不仅限于此。
第一栅极绝缘层151a可夹置在第一栅极电极151b与第一鳍F1、第二鳍F2和第三鳍F3之间，但并不仅限于此。第二栅极绝缘层152a可夹置在第二栅极电极152b与第一鳍F1、第二鳍F2和第三鳍F3之间，但并不仅限于此。第一栅极绝缘层151a和第二栅极绝缘层152a可设置在第一鳍F1、第二鳍F2和第三鳍F3的上表面以及第一鳍F1、第二鳍F2和第三鳍F3的侧壁的上部部分上，但并不仅限于此。第一栅极绝缘层151a可夹置在第一栅极电极151b与场绝缘层110之间。第二栅极绝缘层152a可夹置在第二栅极电极152b与场绝缘层110之间。
第一栅极电极151b和第二栅极电极152b可各自包括一个或多个金属层，例如第一金属层MG1和第二金属层MG2。第一栅极电极151b和第二栅极电极152b可各自包括两个或更多个层的第一金属层MG1和第二金属层MG2。第一金属层MG1可充当功函数调整层，但并不仅限于此。第二金属层MG2可填充由第一金属层MG1限定的空间，但并不仅限于此。举例来说，第一金属层MG1可沿场绝缘层110的上表面共形地形成在第一鳍F1、第二鳍F2和第三鳍F3的上表面及上部侧壁上。第一金属层MG1可包含例如TiN、TaN、TiC、TiAlC和/或TaC等。第二金属层MG2可包含例如W和/或Al等。在一些示例性实施例中，第一栅极电极151b和第二栅极电极152b可包含例如Si和/或SiGe，但不包含金属。
第一栅极结构151和第二栅极结构152可通过例如替换工艺(replacementprocess)来形成，但示例性实施例并不仅限于此。
虚设栅极结构153可在第二方向Y1上延伸。虚设栅极结构153可形成在第一鳍F1、第二鳍F2和第三鳍F3上，且可与第一鳍F1、第二鳍F2和第三鳍F3相交。虚设栅极结构153可设置在第一栅极结构151与第二栅极结构152之间且可在第一方向X1上与第一栅极结构151和第二栅极结构152间隔开。
虚设栅极结构153可设置在装置隔离区140上。举例来说，虚设栅极结构153可设置在第一内部间隔件171和第二内部间隔件172上且设置在外部间隔件115之间，但并不仅限于此。
虚设栅极结构153可包括：第一部分153_1p，位于第一内部间隔件171之间，例如位于由第一内部间隔件171和第二内部间隔件172界定的空间中；以及第二部分153_2p，位于第一部分153_1p和第一内部间隔件171的上表面上。虚设栅极结构153的第一部分153_1p的侧壁可接触第一内部间隔件171，且虚设栅极结构153的第一部分153_1p的下表面可接触第二内部间隔件172。虚设栅极结构153的第二部分153_2p的侧壁可接触外部间隔件115，且虚设栅极结构153的第二部分153_2p的上表面可接触第二层间绝缘层132。
根据一些示例性实施例，虚设栅极结构153的第二部分153_2p的宽度W2可大于其第一部分153_1p的宽度W1，但示例性实施例并不仅限于此，且宽度W2与宽度W1可相同，或宽度W1可大于宽度W2。举例来说，在一些示例性实施例中，虚设栅极结构153的第二部分153_2p的宽度W2可实质上等于其第一部分153_1p的宽度W1。
虚设栅极结构153可包括虚设栅极绝缘层153a和虚设栅极电极153b。不同于第一栅极结构151和第二栅极结构152，虚设栅极结构153可不充当晶体管的栅极。虚设栅极结构153可用作用于连接在第二方向Y1上排列的晶体管的栅极电极的局部互连。
虚设栅极绝缘层153a可设置在虚设栅极电极153b与第一鳍F1、第二鳍F2和第三鳍F3之间。虚设栅极绝缘层153a可设置在装置隔离区140上。
虚设栅极电极153b可包括一个或多个金属层，例如第一金属层MG1和第二金属层MG2。虚设栅极电极153b可包括两个或更多个层的第一金属层MG1和第二金属层MG2。第一金属层MG1可包含例如TiN、TaN、TiC、TiAlC和/或TaC等。第二金属层MG2可包含例如W和/或Al等。在一些示例性实施例中，虚设栅极电极153b可包含例如Si和/或SiGe，但不包含金属。虚设栅极结构153可通过例如替换工艺来形成，但示例性实施例并不仅限于此。
第一栅极绝缘层151a、第二栅极绝缘层152a和虚设栅极绝缘层153a可包含介电常数高于氧化硅的高介电常数介电材料。
第一栅极绝缘层151a、第二栅极绝缘层152a和虚设栅极绝缘层153a可包含以下材料和/或由以下材料形成：例如，氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和/或铌酸铅锌等。
虚设栅极结构153可由与第一栅极结构151和第二栅极结构152相同的工艺形成。
外部间隔件115可设置在第一栅极结构151、第二栅极结构152和虚设栅极结构153中的每一者的相对侧壁上。外部间隔件115可包含以下材料和/或可由以下材料形成：例如，氮化硅、氮氧化硅、氧化硅、氧碳氮化硅等或其组合。在一些示例性实施例中，不同于图2所示的示例性实施例，外部间隔件115可由多个堆叠的层而不是单个层形成。
举例来说，第一内部间隔件171可设置在虚设栅极结构153与外部间隔件115之间且设置在外部间隔件115的对应侧壁的一些部分上。因此，第一内部间隔件171的上表面可比第一栅极结构151和第二栅极结构152的上表面更靠近衬底101。
根据一些示例性实施例，第一内部间隔件171的上表面可接触虚设栅极结构153的第二部分153_2p。此外，第一内部间隔件171的外部侧壁可接触外部间隔件115，且其内部间隔件可接触虚设栅极结构153的第一部分153_1p、第二内部间隔件172的侧壁和装置隔离层142。第一内部间隔件171的下表面可接触第一鳍F1、第二鳍F2和第三鳍F3的上表面以及顶盖层141的上表面。
第一内部间隔件171可包含例如氮化硅和/或可由例如氮化硅形成，但并不仅限于此。在一些示例性实施例中，第一内部间隔件171可包含以下材料和/或可由以下材料形成：例如，氧化硅、碳化硅、碳氧化硅、氮氧化硅和/或氧碳氮化硅等。
第一内部间隔件171的厚度t1(例如，位于虚设栅极结构153的第一部分153_1p与每一外部间隔件115之间的第一内部间隔件171中的每一者的厚度t1)可大于顶盖层141的厚度t2，但示例性实施例并不仅限于此，且根据其他示例性实施例，厚度t2可等于或大于厚度t1。
第二内部间隔件172可设置在虚设栅极结构153与装置隔离层142之间，且第二内部间隔件172可连接和/或设置在位于虚设栅极结构153的第一部分153_1p的相对侧壁上的第一内部间隔件171之间。
第二内部间隔件172的上表面可接触虚设栅极结构153的第一部分153_1p。第二内部间隔件172的相对侧壁可接触第一内部间隔件171。第二内部间隔件172的下表面可接触装置隔离层142。
第二内部间隔件172可包含例如氮化硅和/或可由例如氮化硅形成，但并不仅限于此。在一些示例性实施例中，第二内部间隔件172可包含以下材料和/或可由以下材料形成：例如，氧化硅、碳化硅、碳氧化硅、氮氧化硅和/或氧碳氮化硅等，但并不仅限于此。
装置隔离区140可包括顶盖层141和装置隔离层142，但并不仅限于此。
顶盖层141可沿第一凹陷144的内表面共形地延伸，但示例性实施例并不仅限于此。
顶盖层141可具有与第一鳍F1、第二鳍F2和第三鳍F3接触的第一表面以及与所述第一表面相对的第二表面。装置隔离层142可设置在顶盖层141的第二表面上。
由于第一内部间隔件171的厚度t1可大于顶盖层141的厚度t2，因此根据一些示例性实施例，第一内部间隔件171中的每一者的一部分可与顶盖层141的第二表面相比进一步横向突出(或朝虚设栅极结构153的第一部分153_1p突出)。第一内部间隔件171中的每一者的下表面的一部分可接触装置隔离层142的上表面，但示例性实施例并不仅限于此。
顶盖层141可包含例如氮化硅等和/或可由例如氮化硅等形成。在一些示例性实施例中，顶盖层141可包含以下材料和/或可由以下材料形成：例如，氧化硅、碳化硅、碳氧化硅、氮氧化硅和/或氧碳氮化硅等。
顶盖层141可包含与第一内部间隔件171和第二内部间隔件172相同的材料。举例来说，当第一内部间隔件171和第二内部间隔件172包含氮化硅时，顶盖层141也可包含氮化硅。然而，示例性实施例并不仅限于此。
装置隔离层142可设置在顶盖层141上且可填充第一凹陷144。装置隔离层142的上表面可相对于衬底101的上表面高于第一鳍F1、第二鳍F2和第三鳍F3的上表面，但示例性实施例并不仅限于此。
装置隔离层142可在第二方向Y1上延伸。装置隔离层142可形成在场绝缘层110上且形成在第一鳍F1、第二鳍F2和第三鳍F3中(例如，设置在第一鳍F1、第二鳍F2和第三鳍F3上)。装置隔离层142的下表面可相对于衬底101的上表面低于源极/漏极区123的下表面。
装置隔离层142可使设置在装置隔离层142的相对侧处的源极/漏极区123分离，以减少和/或防止源极/漏极区123之间的短路和电流。
装置隔离层142的宽度W3(例如，装置隔离层142的上部部分的宽度)可大于虚设栅极结构153的第一部分153_1p的宽度W1，但示例性实施例并不仅限于此。在一些示例性实施例中，装置隔离层142的宽度W3可实质上等于虚设栅极结构153的第一部分153_1p的宽度W1。
装置隔离层142可包含例如氧化硅等和/或可由例如氧化硅等形成。在一些示例性实施例中，装置隔离层142可包含以下材料和/或可由以下材料形成：例如，氮化硅、碳化硅、碳氧化硅、氮氧化硅和/或氧碳氮化硅等。
参照图3B，介电层170可包括第一内部间隔件171、第二内部间隔件172和顶盖层141。举例来说，介电层170可包括：第一内部间隔件171(例如，介电层170的一对第一部)，位于外部间隔件115的侧壁的一些部分上；第二内部间隔件172(例如，介电层170的第二部)，设置在虚设栅极绝缘层153a与装置隔离层142之间并连接第一内部间隔件171；以及顶盖层141(例如，介电层170的第三部)，设置在第一凹陷144的内表面与装置隔离层142之间。
介电层170和装置隔离层142可包含不同材料和/或可由不同材料形成。举例来说，介电层170可包含氮化硅等和/或可由氮化硅等形成，且装置隔离层142可包含氧化硅等和/或可由氧化硅等形成。
源极/漏极区123可设置在第一栅极结构151、第二栅极结构152和虚设栅极结构153中的每一者的相对侧处。举例来说，源极/漏极区123可分别设置在第一栅极结构151与虚设栅极结构153之间以及第二栅极结构152与虚设栅极结构153之间。源极/漏极区123可设置在第一鳍F1、第二鳍F2和第三鳍F3中。根据一些示例性实施例，源极/漏极区123可通过局部蚀刻第一鳍F1、第二鳍F2和第三鳍F3并分别在第一鳍F1、第二鳍F2和第三鳍F3的蚀刻部分上生长外延层而形成。
所述多个源极/漏极区123可各自为提升的(elevated)源极/漏极区。根据至少一个示例性实施例，源极/漏极区123中的每一者的上表面可相对于衬底101的上表面高于第一鳍F1、第二鳍F2和第三鳍F3的上表面，但示例性实施例并不仅限于此。
根据至少一个示例性实施例，当半导体装置是PMOS晶体管时，源极/漏极区123可包含压缩应力材料。举例来说，所述压缩应力材料可包含晶格常数大于Si的材料，例如SiGe等。压缩应力材料可向位于一个或多个栅极结构(例如，第一栅极结构151和第二栅极结构152(或晶体管的沟道区))之下的一个或多个鳍(例如，第一鳍F1、第二鳍F2和第三鳍F3)的一些部分赋予压缩应力，以增大沟道区中的载流子迁移率。
当半导体装置是NMOS晶体管时，源极/漏极区123可包含拉伸应力材料或与衬底101相同的材料和/或可由拉伸应力材料或与衬底101相同的材料形成。举例来说，当衬底101是硅衬底时，源极/漏极区123可包含Si和/或可由Si形成。在一些示例性实施例中，源极/漏极区123可包含以下材料和/或可由以下材料形成：晶格常数小于Si的材料，例如SiC或SiP等。
硅化物层161可设置在源极/漏极区123中的每一者上。硅化物层161可沿源极/漏极区123中的每一者的上表面形成。当硅化物层161与源极/漏极区123中的每一者彼此接触时，硅化物层161可减小接触电阻和/或薄层电阻。硅化物层161可包含导电材料和/或可由导电材料形成，例如Pt、Ni、Co等。
硅化物层161可如图2所示形成在所有源极/漏极区123上，但示例性实施例并不仅限于此。举例来说，硅化物层161可形成在一些源极/漏极区123上。
在一些示例性实施例中，可省略硅化物层161。举例来说，半导体装置可不包括硅化物层。
接触件163可设置在硅化物层161上。接触件163可包含导电材料和/或可由导电材料形成，例如W、Al和/或Cu，但示例性实施例并不仅限于此。
第一层间绝缘层131和第二层间绝缘层132可依序堆叠在场绝缘层110和/或一个或多个鳍(例如，第一鳍F1、第二鳍F2和第三鳍F3)上。根据一些示例性实施例，第一层间绝缘层131可覆盖外部间隔件115的侧壁以及接触件163的侧壁的一部分。第二层间绝缘层132可覆盖接触件163的侧壁的其他部分。
第一层间绝缘层131的上表面可与第一栅极结构151、第二栅极结构152和虚设栅极结构153中的每一者的上表面共面。通过平坦化工艺(例如，化学机械抛光(chemicalmechanical polishing，CMP)工艺)，第一层间绝缘层131的上表面可相对于衬底101的上表面与半导体装置的栅极结构(例如，第一栅极结构151、第二栅极结构152和虚设栅极结构153)中的每一者的上表面定位在相同和/或实质上类似的水平。在一些示例性实施例中，第一层间绝缘层131的上表面可相对于衬底101的上表面与第一栅极结构151、第二栅极结构152和虚设栅极结构153中的每一者的上表面定位在不同的水平。
第二层间绝缘层132可覆盖第一栅极结构151、第二栅极结构152和虚设栅极结构153中的每一者。第一层间绝缘层131和第二层间绝缘层132可包含以下材料和/或可由以下材料形成：例如，氮化硅和/或氮氧化硅等。
图4到图20是说明根据一些示例性实施例的一种制造半导体装置的方法的剖视图。图4到图20对应于沿图1所示的线A-A’截取的剖视图。在图4到图20中，将主要阐述根据一些示例性实施例一种在图2所示的第二鳍F2上制造半导体装置的方法，但示例性实施例并不仅限于此。
参照图4，可在衬底101上形成第二鳍F2。第二鳍F2可形成在衬底101上且可在第三方向Z1上突出。
第二鳍F2可在为第二鳍F2的长度方向的第一方向X1上延伸，且可在第一方向X1上具有长边并在第二方向Y1上具有短边。第二鳍F2可为衬底101的一部分且可包括从衬底101生长的外延层。第二鳍F2可包含Si和/或SiGe等和/或可由Si和/或SiGe等形成。
可形成绝缘层以覆盖第二鳍F2的侧壁。所述绝缘层可包含以下材料和/或可由以下材料形成：例如，氧化硅、氮化硅和/或氮氧化硅等。
可移除(例如，蚀刻掉)绝缘层的上部部分以形成场绝缘层110并暴露出第二鳍F2的上部部分。所述移除工艺可包括选择性蚀刻工艺。
可通过外延生长工艺来形成第二鳍F2的在场绝缘层110上方突出的部分。举例来说，在形成绝缘层之后，可利用可被绝缘层暴露出的第二鳍F2的上表面作为晶种通过外延生长工艺来形成第二鳍F2的突出部分，而无需执行移除工艺。
此外，可对被暴露出的第二鳍F2执行用于调整阈值电压的掺杂工艺。举例来说，在形成NMOS晶体管时，在用于调整晶体管的阈值电压的掺杂工艺中可使用硼(B)作为掺杂剂。在形成PMOS晶体管时，在用于调整晶体管的阈值电压的掺杂工艺中可使用磷(P)或砷(As)等作为掺杂剂。
可在第二鳍F2上形成第一牺牲栅极结构111a、第二牺牲栅极结构111b和第三牺牲栅极结构111c，且第一牺牲栅极结构111a、第二牺牲栅极结构111b和第三牺牲栅极结构111c可与第二鳍F2相交(例如，交叉)。第一牺牲栅极结构111a、第二牺牲栅极结构111b和第三牺牲栅极结构111c可在第一方向X1上间隔开。
第一牺牲栅极结构111a、第二牺牲栅极结构111b和第三牺牲栅极结构111c可以与第一方向X1成直角的方式与第二鳍F2相交(例如，交叉)。在一些示例性实施例中，第一牺牲栅极结构111a、第二牺牲栅极结构111b和第三牺牲栅极结构111c可在与第一方向X1形成锐角或钝角的同时与第二鳍F2相交(例如，交叉)。
第一牺牲栅极结构111a、第二牺牲栅极结构111b和第三牺牲栅极结构111c可形成在第二鳍F2的上表面以及第二鳍F2的侧壁的上部部分上。第一牺牲栅极结构111a、第二牺牲栅极结构111b和第三牺牲栅极结构111c可包含例如多晶硅或非晶硅等和/或可由例如多晶硅或非晶硅等形成。
可分别在第一牺牲栅极结构111a、第二牺牲栅极结构111b和第三牺牲栅极结构111c上形成第一硬掩模层113a、第二硬掩模层113b和第三硬掩模层113c。第一硬掩模层113a、第二硬掩模层113b和第三硬掩模层113c可包含以下材料和/或可由以下材料形成：例如，氧化硅、氮化硅和/或氮氧化硅等。
参照图5，可在一个或多个牺牲栅极结构(例如，第一牺牲栅极结构111a、第二牺牲栅极结构111b和第三牺牲栅极结构111c)中的每一者的相对侧壁上形成多个外部间隔件115。所述多个外部间隔件115可暴露出所述多个硬掩模层(例如，第一硬掩模层113a、第二硬掩模层113b和第三硬掩模层113c)的上表面。外部间隔件115可包含以下材料和/或可由以下材料形成：例如，氮化硅、氮氧化硅和/或氧碳氮化硅等。
参照图6，可对第二鳍F2进行蚀刻。除被第一牺牲栅极结构111a、第二牺牲栅极结构111b和第三牺牲栅极结构111c覆盖的部分以外，第二鳍F2可被局部地蚀刻。举例来说，可对第二鳍F2的在第一牺牲栅极结构111a、第二牺牲栅极结构111b和第三牺牲栅极结构111c之间暴露出的部分进行蚀刻。可利用外部间隔件115以及第一硬掩模层113a、第二硬掩模层113b和第三硬掩模层113c作为蚀刻掩模来对第二鳍F2进行蚀刻。
可在第二鳍F2的被暴露出的部分中形成源极/漏极区123。根据一些示例性实施例，源极/漏极区123可为提升的源极/漏极区，但并不仅限于此。源极/漏极区123的上表面可相对于衬底101的上表面高于第二鳍F2的上表面。源极/漏极区123可通过外延生长工艺来形成。
参照图7，可形成第一层间绝缘层131来覆盖源极/漏极区123。第一层间绝缘层131可覆盖外部间隔件115的侧壁且可暴露出第一硬掩模层113a、第二硬掩模层113b和第三硬掩模层113c的上表面。第一层间绝缘层131可包含例如氧化物层和/或可由例如氧化物层形成。然后可移除第一硬掩模层113a、第二硬掩模层113b和第三硬掩模层113c。
参照图8，可形成保护层133以覆盖第一层间绝缘层131的上表面以及牺牲栅极结构(例如，第一牺牲栅极结构111a、第二牺牲栅极结构111b和第三牺牲栅极结构111c)的上表面。保护层133可减少和/或防止第一层间绝缘层131在后续工艺中被蚀刻。保护层133可包含例如氮化物层或氮氧化物层等和/或可由例如氮化物层或氮氧化物层等形成。
参照图9，可在保护层133上形成蚀刻掩模图案，且可利用所述蚀刻掩模图案来执行蚀刻工艺以形成第二凹陷143(例如，第二凹陷区)。为形成第二凹陷143，可依序蚀刻第二牺牲栅极结构111b上的保护层133以及第二牺牲栅极结构111b。第二凹陷143可暴露出第二鳍F2的一部分。然后可移除蚀刻掩模图案。
参照图10，可在第二凹陷143的侧壁、第二鳍F2的被第二凹陷143暴露出的部分以及保护层133上共形地形成第一绝缘层116。根据至少一个示例性实施例，第一绝缘层116的一部分可通过以下工艺来形成第一内部间隔件171中的每一者的一部分，但示例性实施例并不仅限于此。
第一绝缘层116可包含例如氮化硅等和/或可由例如氮化硅等形成，但示例性实施例并不仅限于此。
参照图11，可通过回蚀工艺对第一绝缘层116的一部分以及保护层133的一部分进行蚀刻。举例来说，可通过回蚀工艺对保护层133上的第一绝缘层116、保护层133的上部部分以及第一绝缘层116的位于第二凹陷143的上部侧壁上的部分进行蚀刻，但示例性实施例并不仅限于此。因此，第一绝缘层116可保持位于第二凹陷143的侧壁的一部分上。
参照图12，可对第二鳍F2进行蚀刻以在第二凹陷143下方形成第一凹陷144。根据至少一个示例性实施例，可利用保护层133和第一绝缘层116作为蚀刻掩模来形成第一凹陷144。第一凹陷144的侧壁可对准到第一绝缘层116的外部侧壁。
参照图13，可在保护层133的上表面、第二凹陷143的侧壁、第一绝缘层116的上表面和外部侧壁以及第一凹陷144的内表面上共形地形成第二绝缘层117。第二绝缘层117的一部分可通过以下工艺来形成顶盖层141和所述多个第一内部间隔件171中的每一者的一部分。
第二绝缘层117可包含例如氮化硅等和/或可由例如氮化硅等形成，但示例性实施例并不仅限于此。
参照图14，可在第二绝缘层117上形成第三绝缘层118。举例来说，可形成第三绝缘层118以覆盖保护层133上的第二绝缘层117并填充第一凹陷144和第二凹陷143。第三绝缘层118可包含例如氧化硅等和/或可由例如氧化硅等形成，但示例性实施例并不仅限于此。
参照图15，可对第三绝缘层118的设置在保护层133上和第二凹陷143中的部分进行蚀刻，以至少在第一凹陷144中形成装置隔离层142并暴露出第二绝缘层117的一部分。装置隔离层142的上表面可相对于衬底101的上表面高于第二鳍F2的上表面。然而，示例性实施例并不仅限于此。
参照图16，可在被暴露出的第二绝缘层117以及装置隔离层142上共形地形成第四绝缘层119。第四绝缘层119的一部分可通过以下工艺来形成所述多个第一内部间隔件171和第二内部间隔件172中的每一者的一部分。
第四绝缘层119可包含例如氮化硅等和/或可由例如氮化硅等形成，但示例性实施例并不仅限于此。
参照图17，可在第四绝缘层119上形成至少一个牺牲栅极层114。可形成牺牲栅极层114以覆盖保护层133上的第四绝缘层119并填充第二凹陷143。牺牲栅极层114可包含例如多晶硅或非晶硅等和/或可由例如多晶硅或非晶硅等形成。
参照图18，可对图17所示的所得结构执行平坦化工艺(例如，CMP工艺等)。因此，保护层133的上表面、第二绝缘层117的上表面、第四绝缘层119的上表面和牺牲栅极层114的上表面可相对于彼此共面和/或实质上共面。
参照图19，根据至少一个示例性实施例，可在保护层133上形成蚀刻掩模图案，且可利用所述蚀刻掩模图案来执行蚀刻工艺以蚀刻第一绝缘层116、第二绝缘层117、第四绝缘层119和牺牲栅极层114中的每一者的一部分。因此，可在由第四绝缘层119界定的空间中形成第四牺牲栅极结构111d。然后可移除蚀刻掩模图案。
参照图2和图20，在移除保护层133之后，可移除第一牺牲栅极结构111a、第二牺牲栅极结构111b和第四牺牲栅极结构111d。
在移除第一牺牲栅极结构111a之处可形成第一栅极结构151。在移除第二牺牲栅极结构111b之处可形成第二栅极结构152。在移除第四牺牲栅极结构111d之处可形成虚设栅极结构153。
根据至少一个示例性实施例，可同时形成第一栅极结构151、第二栅极结构152和虚设栅极结构153，但示例性实施例并不仅限于此。
可在第一栅极结构151、第二栅极结构152、虚设栅极结构153和第一层间绝缘层131上形成第二层间绝缘层132。根据至少一个示例性实施例，可形成接触件163以穿透第一层间绝缘层131和第二层间绝缘层132。
图21是说明根据至少一个示例性实施例的半导体装置且沿图1所示的线A-A’截取的剖视图。
不同于图2中所示的半导体装置，参照图21，半导体装置还可包括多个顶盖图案，例如第一顶盖图案281、第二顶盖图案282和第三顶盖图案283。举例来说，与图2中所示的半导体装置相比，图21中所示的半导体装置还可包括位于第一栅极结构151上的第一顶盖图案281、位于第二栅极结构152上的第二顶盖图案282以及位于虚设栅极结构153上的第三顶盖图案283。
第一顶盖图案281、第二顶盖图案282和第三顶盖图案283可包含以下材料和/或可由以下材料形成：例如，氮化硅、氮氧化硅、碳氮化硅、氧碳氮化硅和/或碳氧化硅等。
图22是说明根据至少一个示例性实施例的半导体装置且沿图1所示的线A-A’截取的剖视图。以下，与先前所述图式中的内容相同的内容将不再予以赘述，且将主要阐述不同的组件或元件。
不同于图2中所示的半导体装置，参照图22，半导体装置可包括上表面与所述多个鳍(例如，第一鳍F1、第二鳍F2和第三鳍F3)的上表面共面和/或实质上共面的装置隔离区340。
与图2中所示的半导体装置相比，在图22中所示的半导体装置中，顶盖层341的上表面、装置隔离层342的上表面以及第一鳍F1、第二鳍F2和第三鳍F3的上表面可彼此共面和/或实质上共面。此外，第一内部间隔件371的下表面和第二内部间隔件372的下表面可彼此共面和/或实质上共面。
图23是说明根据至少一个示例性实施例的半导体装置且沿图1所示的线A-A’截取的剖视图。
参照图23，根据至少一个示例性实施例，半导体装置可包括不具有顶盖层的装置隔离区(或装置隔离层)442。
装置隔离区442可包含例如氧化硅等和/或可由例如氧化硅等形成。在一些示例性实施例中，装置隔离区442可包含以下材料和/或可由以下材料形成：例如，氮化硅、碳化硅、碳氧化硅、氮氧化硅和/或氧碳氮化硅等。
图24是说明根据至少一个示例性实施例的半导体装置且沿图1所示的线A-A’截取的剖视图。
参照图24，半导体装置可包括多个第一内部间隔件571以及虚设栅极结构553，所述多个第一内部间隔件571以及虚设栅极结构553各自具有彼此共面和/或实质上共面的相应上表面。
与图2所示的半导体装置相比，在图24所示的半导体装置中，虚设栅极绝缘层553a的侧壁以及下表面可被所述多个第一内部间隔件571和第二内部间隔件572完全环绕，且虚设栅极电极553b可填充由虚设栅极绝缘层553a界定的空间。
应理解，本文中所述的示例性实施例应仅以阐述性意义进行考虑而并非用于限制目的。在根据示例性实施例的每一装置或方法内对特征或方面的阐述通常应被视为可用于根据示例性实施例的其他装置或方法中的其他类似特征或方面。尽管已具体示出并阐述了一些示例性实施例，但所属领域中的普通技术人员应理解，在不背离权利要求书的精神和范围的条件下，可作出各种形式和细节上的变化。

Claims (19)

1.一种半导体装置，其特征在于，包括：
至少一个鳍，从衬底突出并在第一方向上延伸；
多个源极/漏极区，位于所述至少一个鳍上；
凹陷区，位于所述多个源极/漏极区之间；
装置隔离区，包括顶盖层和装置隔离层，所述顶盖层沿所述凹陷区的内表面延伸，且所述装置隔离层位于所述顶盖层上以填充所述凹陷区；
虚设栅极结构，位于所述装置隔离区上，所述虚设栅极结构在与所述第一方向不同的第二方向上延伸，且所述虚设栅极结构包括虚设栅极绝缘层；
多个外部间隔件，位于所述虚设栅极结构的相对侧壁上；
多个第一内部间隔件，位于所述虚设栅极绝缘层与所述多个外部间隔件之间；以及
第二内部间隔件，位于所述装置隔离区与所述虚设栅极绝缘层之间，且所述第二内部间隔件位于所述多个第一内部间隔件之间并与所述顶盖层间隔开，其中
所述多个第一内部间隔件与所述虚设栅极结构的一部分垂直重迭，且
所述第二内部间隔件的宽度小于所述虚设栅极结构的上表面的宽度。
2.根据权利要求1所述的半导体装置，其特征在于，所述多个第一内部间隔件中的每一者的厚度大于所述顶盖层的厚度。
3.根据权利要求1所述的半导体装置，其特征在于，所述虚设栅极结构还包括位于所述虚设栅极绝缘层上的金属层。
4.根据权利要求1所述的半导体装置，其特征在于，
所述顶盖层包括第一表面和第二表面，所述第二表面与所述第一表面相对且所述第一表面接触所述至少一个鳍；
所述装置隔离层位于所述顶盖层的所述第二表面上；且
所述多个第一内部间隔件中的每一者的一部分与所述顶盖层的所述第二表面相比进一步横向突出。
5.根据权利要求1所述的半导体装置，其特征在于，所述装置隔离层的上表面高于所述至少一个鳍的上表面。
6.根据权利要求1所述的半导体装置，其特征在于，所述装置隔离层的上表面与所述至少一个鳍的上表面实质上共面。
7.根据权利要求1所述的半导体装置，其特征在于，
所述顶盖层、所述多个第一内部间隔件和所述第二内部间隔件包含至少一种相同的材料；且
所述顶盖层、所述多个第一内部间隔件和所述第二内部间隔件中的每一者的材料包括至少一种与所述装置隔离层不同的材料。
8.根据权利要求1所述的半导体装置，其特征在于，还包括：
第一栅极结构和第二栅极结构，位于所述虚设栅极结构的相对侧上，
其中所述第一栅极结构和所述第二栅极结构各自在所述第二方向上延伸。
9.根据权利要求8所述的半导体装置，其特征在于，所述多个第一内部间隔件的上表面被设置成低于所述第一栅极结构和所述第二栅极结构的上表面。
10.一种半导体装置，其特征在于，包括：
至少一个鳍，从衬底突出并在第一方向上延伸；
第一栅极结构和第二栅极结构，位于所述至少一个鳍上并在与所述第一方向相交的第二方向上延伸；
凹陷区，位于所述至少一个鳍上，且位于所述第一栅极结构与所述第二栅极结构之间；
装置隔离区，位于所述凹陷区中；
多个外部间隔件，位于所述第一栅极结构与所述第二栅极结构之间；
多个第一内部间隔件，位于所述多个外部间隔件的对应侧壁上，且所述多个第一内部间隔件位于虚设栅极绝缘层与所述多个外部间隔件之间；
第二内部间隔件，连接所述多个第一内部间隔件；以及
虚设栅极结构，位于所述多个外部间隔件之间且位于所述多个第一内部间隔件和所述第二内部间隔件上，
所述虚设栅极结构包括第一部分和第二部分，所述第一部分位于所述多个第一内部间隔件之间，且所述第二部分位于所述第一部分以及所述多个第一内部间隔件的上表面上，所述虚设栅极结构包括所述虚设栅极绝缘层，其中
所述第一部分的最低表面高于所述至少一个鳍的最高表面，
所述多个第一内部间隔件与所述虚设栅极结构的一部分垂直重迭，且
所述第二内部间隔件的宽度小于所述虚设栅极结构的上表面的宽度。
11.根据权利要求10所述的半导体装置，其特征在于，
所述虚设栅极结构还包括金属层，所述金属层位于所述虚设栅极绝缘层上；且
所述虚设栅极绝缘层包含至少一种高介电常数介电材料。
12.根据权利要求10所述的半导体装置，其特征在于，
所述装置隔离区包括顶盖层和装置隔离层，所述装置隔离层位于所述顶盖层上；
所述顶盖层沿所述凹陷区的内表面延伸；且
所述装置隔离层填充所述凹陷区。
13.根据权利要求12所述的半导体装置，其特征在于，所述虚设栅极结构的所述第一部分的宽度小于所述装置隔离层的宽度。
14.根据权利要求10所述的半导体装置，其特征在于，所述虚设栅极结构的所述第二部分的宽度大于所述虚设栅极结构的所述第一部分的宽度。
15.一种半导体装置，其特征在于，包括：
至少一个鳍，从衬底突出并在第一方向上延伸；
第一栅极结构和第二栅极结构，位于所述至少一个鳍上，所述第一栅极结构和所述第二栅极结构均在与所述第一方向相交的第二方向上延伸；
凹陷区，位于所述至少一个鳍上且位于所述第一栅极结构与所述第二栅极结构之间；
装置隔离层，位于所述凹陷区中；
虚设栅极结构，位于所述装置隔离层上且包括虚设栅极绝缘层；
多个外部间隔件，位于所述虚设栅极结构的相对侧壁上；以及
介电层，包括多个第一部、第二部和第三部，所述多个第一部各自位于所述多个外部间隔件的对应侧壁的一些部分上，所述第二部位于所述装置隔离层与所述虚设栅极绝缘层之间并连接到所述多个第一部，且所述第三部位于所述装置隔离层与所述凹陷区的内表面之间，其中
所述多个第一部与所述虚设栅极结构的一部分垂直重迭，且
所述第二部的宽度小于所述虚设栅极结构的上表面的宽度且等于所述虚设栅极结构的最下表面的宽度。
16.根据权利要求15所述的半导体装置，其特征在于，所述装置隔离层和所述介电层包含彼此不同的材料。
17.根据权利要求16所述的半导体装置，其特征在于，所述介电层至少包含氮化物，且所述装置隔离层至少包含氧化物。
18.根据权利要求15所述的半导体装置，其特征在于，所述虚设栅极结构包括第一部分和第二部分，所述第一部分位于所述介电层的所述多个第一部之间，且所述第二部分位于所述第一部分以及所述介电层的所述多个第一部的上表面上。
19.根据权利要求18所述的半导体装置，其特征在于，所述虚设栅极结构的所述第二部分的宽度大于所述虚设栅极结构的所述第一部分的宽度。
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Assignee: Intelligent Cornerstone Technology Co.,Ltd.

Assignor: SAMSUNG ELECTRONICS Co.,Ltd.

Contract record no.: X2023990000786

Denomination of invention: Semiconductor devices

Granted publication date: 20220614

License type: Exclusive License

Record date: 20230830