KR20140140852A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20140140852A KR1020130061775A KR20130061775A KR20140140852A KR 20140140852 A KR20140140852 A KR 20140140852A KR 1020130061775 A KR1020130061775 A KR 1020130061775A KR 20130061775 A KR20130061775 A KR 20130061775A KR 20140140852 A KR20140140852 A KR 20140140852A
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 액티브 핀과, 액티브 핀 상에 배치된 제1 트렌치를 포함하는 필드 절연막을 제공하고, 제1 트렌치의 측벽 및 하부에 배치된 필드 절연막을 제1 식각하여 제2 트렌치를 형성하고, 제2 트렌치의 측벽 및 하부에 배치된 필드 절연막을 제2 식각하여, 필드 절연막 내에, 액티브 핀에 인접하여 배치되고 제1 두께를 갖는 제1 영역과, 제1 영역에 비해 상기 액티브 핀으로부터 떨어져 배치되고 제1 두께보다 두꺼운 제2 두께를 갖는 제2 영역을 형성하고, 액티브 핀과 필드 절연막 상에 게이트 구조물을 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(Fin FET)에 대한 연구가 활발하게 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 특성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 액티브 핀과, 상기 액티브 핀 상에 배치된 제1 트렌치를 포함하는 필드 절연막을 제공하고, 상기 제1 트렌치의 측벽 및 하부에 배치된 필드 절연막을 제1 식각하여 제2 트렌치를 형성하고, 상기 제2 트렌치의 측벽 및 하부에 배치된 필드 절연막을 제2 식각하여, 상기 필드 절연막 내에, 상기 액티브 핀에 인접하여 배치되고 제1 두께를 갖는 제1 영역과, 상기 제1 영역에 비해 상기 액티브 핀으로부터 떨어져 배치되고 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 영역을 형성하고, 상기 액티브 핀과 상기 필드 절연막 상에 게이트 구조물을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 식각과 상기 제2 식각은 서로 다른 식각 방법을 이용한 식각일 수 있다. 구체적으로, 본 발명의 몇몇 실시예에서, 상기 제1 식각은 습식 식각(wet etching)을 포함하고, 상기 제2 식각은 건식 식각(dry etching)을 포함할 수 있다. 더욱 구체적으로, 본 발명의 몇몇 실시예에서, 상기 습식 식각은 인산(phosporic acid)을 이용한 식각을 포함하고, 상기 건식 식각은 반응이온식각(RIE; Reactive Ion Etching)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 트렌치의 폭은 상기 액티브 핀의 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 제1 트렌치와 상기 액티브 핀 사이에 패드 절연막 패턴을 형성하는 것을 더 포함할 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 상기 필드 절연막과 상기 패드 절연막 패턴은 산화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브 핀 상에 배치된 제1 트렌치를 포함하는 필드 절연막을 제공하는 것은, 상기 액티브 핀 상에 하드마스크막 패턴을 형성하고, 상기 액티브 핀을 덮고 상기 하드마스크막 패턴의 상면을 노출시키는 상기 필드 절연막을 형성하고, 상기 하드마스크막 패턴을 제거하는 것을 포함할 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 상기 하드마스크막 패턴은 SiN을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브 핀을 제공하는 것은, 반도체 기판 상에 하드마스크막을 형성하고, 상기 하드마스크막을 패터닝(patterning)하여 하드마스크막 패턴을 형성하고, 상기 하드마스크막 패턴을 마스크로 상기 반도체 기판을 식각하여 상기 액티브 핀을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브 핀을 제공하는 것은, 기판 상에 반도체 액티브 층을 형성하고, 상기 반도체 액티브 층 상에 하드마스크막을 형성하고, 상기 하드마스크막을 패터닝(patterning)하여 하드마스크막 패턴을 형성하고, 상기 하드마스크막 패턴을 마스크로 상기 반도체 액티브 층을 식각하여 상기 액티브 핀을 형성하는 것을 포함할 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 상기 반도체 액티브 층을 형성하는 것은, 상기 기판 상에 상기 반도체 액티브 층을 에피택셜 성장(epitaxial growth)시키는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 액티브 핀의 측벽에 형성된 필드 절연막을 제거하는 제3 식각을 수행하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 구조물은 게이트 절연막과 메탈 게이트를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 제1 및 제2 액티브 핀을 제공하고, 상기 제1 및 제2 액티브 핀 상에 필드 절연막을 형성하고, 상기 제1 및 제2 액티브 핀 상에 각각 트렌치를 형성하고, 상기 제1 및 제2 액티브 핀에 인접하여 형성되고 상기 트렌치에 의해 노출된 필드 절연막을 이방성(anisotropic) 식각하여, 상기 필드 절연막 내에, 상기 제1 및 제2 액티브 핀에 인접하여 배치되고 제1 두께를 갖는 제1 영역과, 상기 제1 및 제2 액티브 핀 사이의 중간에 배치되고 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 영역을 형성하고, 상기 제1 및 제2 액티브 핀과 상기 필드 절연막 상에 게이트 구조물을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 제1 및 제2 액티브 핀에 인접하여 형성되고 상기 트렌치에 의해 노출된 필드 절연막을 등방성(isotropic) 식각하는 것을 더 포함할 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 상기 등방성 식각은 상기 이방성 식각 전에 수행될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판으로부터 제1 방향으로 돌출된 형상으로 배치된 제1 및 제2 액티브 핀(active fin), 제1 및 제2 액티브 핀 사이에 배치된 필드 절연막, 필드 절연막 상에 제1 및 제2 액티브 핀의 적어도 일부를 둘러싼 형상으로 배치된 게이트 구조물, 및 게이트 구조물의 적어도 일 측에 배치된 스페이서를 포함하되, 필드 절연막은, 제1 및 제2 액티브 핀에 인접하여 배치되고 제1 두께를 갖는 제1 영역과, 제1 영역에 비해 제1 및 제2 액티브 핀으로부터 떨어져 배치되고 제1 두께보다 두꺼운 제2 두께를 갖는 제2 영역을 포함하고, 게이트 절연막은 스페이서의 측벽을 따라 제1 방향으로 연장된다.
본 발명의 몇몇 실시예에서, 상기 게이트 구조물은 게이트 절연막과 메탈 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 영역 상에 배치된 상기 메탈 게이트는 제3 두께를 갖고, 상기 제2 영역 상에 배치된 상기 메탈 게이트는 상기 제3 두께보다 작은 제4 두께를 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 액티브 핀은 제2 ?향으로 연장된 형상으로 배치되고, 상기 메탈 게이트는, 상기 제1 액티브 핀 상에 배치되는 노멀(normal) 메탈 게이트와, 상기 제2 방향으로 연장된 제1 액티브 핀의 단부에 배치되는 더미(dummy) 메탈 게이트을 포함할 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 상기 노멀 메탈 게이트의 형상과 상기 더미 메탈 게이트의 형상은 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판은 반도체 물질을 포함하고, 상기 제1 및 제2 액티브 핀과 일체로 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판으로부터 돌출된 형상으로 제1 방향으로 연장되어 배치된 제1 및 제2 액티브 핀(active fin), 제1 및 제2 액티브 핀 사이에, 제1 및 제2 액티브 핀을 따라 나란하게 연장되어 배치된 필드 절연막, 제1 방향과 교차하는 제2 방향으로 연장되어 필드 절연막과 제1 및 제2 액티브 핀 상에 배치된 게이트 구조물, 및 게이트 구조물에 인접한 제1 및 제2 액티브 핀에 형성된 소오스 영역과 드레인 영역을 포함하되, 제1 및 제2 액티브 핀에 인접하여 배치된 게이트 구조물의 두께는, 제1 및 제2 액티브 핀 사이의 중간에 배치된 게이트 구조물의 두께보다 크고, 소오스 영역과 드레인 영역의 상면은 게이트 구조물의 하면보다 높게 형성된다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는 상기 게이트 구조물의 적어도 일 측에 배치되는 스페이서를 더 포함하고, 상기 소오스 영역과 드레인 영역의 일부는 상기 스페이서의 하부로 밀어넣어진 턱(tuck) 형상일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A 영역에 대한 절단 사시도이다.
도 3은 도 1의 B-B 선을 따라 절단한 단면도이다.
도 4는 도 1의 D-D 선을 따라 절단한 단면도이다.
도 5는 도 1 및 도 2에 도시된 반도체 장치의 필드 절연막을 설명하기 위한 부분 사시도이다.
도 6은 도 1 및 도 2에 도시된 반도체 장치의 메탈 게이트를 설명하기 위한 부분 사시도이다.
도 7 및 도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14는 도 13에 도시된 반도체 장치의 메탈 게이트를 설명하기 위한 부분 사시도이다.
도 15는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 내지 도 22는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24 및 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A 영역에 대한 절단 사시도이다. 도 3은 도 1의 B-B 선을 따라 절단한 단면도이다. 도 4는 도 1의 D-D 선을 따라 절단한 단면도이다. 도 5는 도 1 및 도 2에 도시된 반도체 장치의 필드 절연막을 설명하기 위한 부분 사시도이다. 도 6은 도 1 및 도 2에 도시된 반도체 장치의 메탈 게이트를 설명하기 위한 부분 사시도이다.
도 1 내지 도 6을 참조하면, 반도체 장치(1)는 다수의 액티브 핀(F1, F2), 필드 절연막(110) 및 다수의 게이트 구조물(GS1~GS4)을 포함한다.
다수의 액티브 핀(F1, F2)은 제1 액티브 핀(F1)과 제2 액티브 핀(F2)을 포함할 수 있다. 도면에서는 설명의 편의를 위해 액티브 핀(F1, F2)을 두 개만 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 액티브 핀(F1, F2)의 개수는 필요에 따라 얼마든지 이보다 더 많아질 수 있다.
제1 및 제2 액티브 핀(F1, F2)은 기판(100)으로부터 제1 방향(예를 들어, Z방향)으로 돌출된 형상으로 배치될 수 있다. 특히, 본 실시예에서, 제1 및 제2 액티브 핀(F1, F2)은 도시된 것과 같이 기판(100)과 일체로 형성될 수 있다. 구체적으로, 제1 및 제2 액티브 핀(F1, F2)은 반도체 물질로 이루어진 기판(100)이 식각되어 형성된 것일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 제1 및 제2 액티브 핀(F1, F2)의 형성 방법은 얼마든지 변형될 수 있다.
한편, 도면에서는 제1 및 제2 액티브 핀(F1, F2)의 단면 형상이 사각형인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제1 및 제2 액티브 핀(F1, F2)의 단면 형상은 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 제1 및 제2 액티브 핀(F1, F2)의 단면 형상은 모따기된 형상일 수 있다. 즉, 제1 및 제2 액티브 핀(F1, F2)의 모서리 부분이 둥글게 된 형상일 수 있다
제1 및 제2 액티브 핀(F1, F2)은 제2 방향(예를 들어, X방향)으로 길게 연장된 형상으로 배치될 수 있다. 제1 및 제2 액티브 핀(F1, F2)은 제2 방향(예를 들어, X방향)을 따라서 길게 형성되어 있기 때문에, 제2 방향(예를 들어, X방향)을 따라 형성된 장변과, 제3 방향(예를 들어, Y방향)을 따라 형성된 단변을 포함할 수 있다. 제1 및 제2 액티브 핀(F1, F2)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
본 실시예에서, 제1 및 제2 액티브 핀(F1, F2)은 반도체 물질을 포함할 수 있다. 따라서, 제1 및 제2 액티브 핀(F1, F2)은 트랜지스터에서 채널로 이용될 수 있다. 즉, 제1 및 제2 액티브 핀(F1, F2)의 3면을 따라서 채널이 서로 연결되어 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 몇몇 실시예에서, 트랜지스터의 채널은 제1 및 제2 액티브 핀(F1, F2)의 서로 마주보는 2면에 형성될 수도 있다.
필드 절연막(110)은 기판(100) 상에 배치될 수 있다. 구체적으로, 필드 절연막(110)은 제1 및 제2 액티브 핀(F1, F2) 사이에 배치될 수 있다. 한편, 필드 절연막(110)은 제1 및 제2 액티브 핀(F1, F2)의 일부를 둘러싸도록 형성될 수 있다. 구체적으로, 필드 절연막(110)은 도시된 것과 같이 제1 및 제2 액티브 핀(F1, F2)의 하부를 둘러싼 형상으로 배치될 수 있다.
본 실시예에서, 필드 절연막(110)은 제1 영역(110a)과 제2 영역(110b)을 포함할 수 있다. 여기서, 필드 절연막(110)의 제1 영역(110a)은 도시된 것과 같이 제1 및 제2 액티브 핀(F1, F2)에 인접하여 배치된 필드 절연막(110)으로 정의될 수 있고, 필드 절연막(110)의 제2 영역(110b)은 도시된 것과 같이 제1 영역(110a)에 비해 제1 및 제2 액티브 핀(F1, F2)으로부터 떨어져 배치된 필드 절연막(110)으로 정의될 수 있다.
본 실시예에서, 제1 영역(110a)의 두께(T1)는 제2 영역(110b)의 두께(T2)보다 작을 수 있다. 즉, 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 사이의 중간 영역에 배치된 필드 절연막(110)의 두께(T2)는 제1 및 제2 액티브 핀(F1, F2)과 인접한 영역에 배치된 필드 절연막(110)의 두께(T1)보다 두꺼울 수 있다.
한편, 본 실시예에서, 제2 영역(110b)의 상면 중 일부 영역은 실질적으로(substantially) 평평한(flat) 형상일 수 있다. 이렇게 제2 영역(110b)의 상면 중 일부 영역이 실질적으로 평평할 수 있는 것은, 본 실시예에서는 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 사이에 배치된 필드 절연막(110) 전면에 대해 식각을 수행하는 것이 아니라, 필드 절연막(110)의 제1 영역(110a) 대해서만 국부적으로(locally) 식각을 수행하기 때문일 수 있다. 이에 대한 보다 구체적인 설명은 후술하도록 한다.
이러한 필드 절연막(110)은 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다수의 게이트 구조물(GS1~GS4)은 필드 절연막(100) 상에 다수의 액티브 핀(F1, F2)의 적어도 일부를 둘러싼 형상으로 배치될 수 있다. 이러한 다수의 게이트 구조물(GS1~GS4)은 도시된 것과 같이 제3 방향(예를 들어, Y방향)으로 길게 연장된 형상으로 배치될 수 있다. 제3 방향(예를 들어, Y방향)으로 길게 연장된 형상으로 배치된 다수의 게이트 구조물(GS1~GS4) 사이에는 소자 분리막(190)이 형성될 수 있다.
본 발명의 몇몇 실시예에서, 다수의 게이트 구조물(GS1~GS4)은 도시된 것과 같이 두 개씩 그룹핑(grouping)되어 짝을 지어 형성될 수 있다. 그리고 두 개씩 그룹핑되어 형성된 다수의 게이트 구조물(GS1~GS4)별로 깊은 소자 분리막(DTI; Deep Trench Isolation)으로 서로 분리된 다수의 액티브 베이스가 형성되어 있을 수 있다. 하지만, 본 발명이 이러한 형상에 제한되는 것은 아니며, 다수의 게이트 구조물(GS1~GS4)의 형상은 이와 다르게 얼마든지 변형될 수 있다.
각 게이트 구조물(예를 들어, GS1)은 순차적으로 적층된 인터페이스막(120), 게이트 절연막(130) 및 메탈 게이트(MG)를 포함할 수 있다.
인터페이스막(120)은, 다수의 액티브 핀(F1, F2)과 게이트 절연막(130) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막(120)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(120)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
인터페이스막(120) 상에 배치된 게이트 절연막(130)은 예를 들어, 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 게이트 절연막(130)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 절연막(130)은 각 게이트 구조물(예를 들어, GS1)의 양 측에 배치된 스페이서(165)의 측벽을 따라 제1 방향(예를 들어, Z방향)으로 연장된 형상으로 배치될 수 있다. 본 실시예에서, 게이트 절연막(130)의 형상이 이러한 것은, 게이트 절연막(130)이 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성된 것이기 때문일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 게이트 절연막(130)의 형상은 얼마든지 다른 형태로 변형될 수 있다.
스페이서(165)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 스페이서(165)는 각 게이트 구조물(예를 들어, GS1)의 측벽에 형성될 수 있다. 도 3에서는 스페이서(165)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(165)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(165)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 잇다.
메탈 게이트(MG)는 일함수 메탈(WM)과 게이트 메탈(GM)을 포함할 수 있다. 일함수 메탈(WM)은 일함수 조절을 하고, 게이트 메탈(GM)은 일함수 메탈(WM)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 일함수 메탈(WM)은 메탈로 이루어진 단일막, 또는 메탈 질화막과 메탈로 이루어진 다층막 구조일 수 있다. 일함수 메탈(WM)을 이루는 메탈로는 예를 들어, Al, W, Ti 또는 이들의 조합 등을 들 수 있고, 메탈 질화막으로는 TiN, TaN 또는 이들의 조합 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 일함수 메탈(WM)은 게이트 절연막(130)과 유사하게 각 게이트 구조물(예를 들어, GS1)의 양 측에 배치된 스페이서(165)의 측벽을 따라 제1 방향(예를 들어, Z방향)으로 연장된 형상으로 배치될 수 있다. 게이트 메탈(GM)은 전도성이 높은 메탈을 포함할 수 있다. 이러한 메탈의 예로는, W 또는 Al을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
각 게이트 구조물(예를 들어, GS1)의 양 측에 위치한 다수의 액티브 핀(F1, F2)의 내에는 도 3에 도시된 것과 같이 소오스 영역(161a)과 드레인 영역(161b)이 각각 배치될 수 있다. 비록 도 3에서는 소오스 영역(161a)과 드레인 영역(161b)의 상면이 제1 액티브 핀(F1)의 상면과 실질적으로 동일 높이로 형성된 것이 도시되어 있으나, 본 발명이 도시된 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 소오스 영역(161a)과 드레인 영역(161b)의 상면과, 제1 액티브 핀(F1)의 상면은 서로 다른 높이로 형성될 수도 있다.
본 실시예에서, 필드 절연막(110)의 제1 영역(110a) 상에 배치된 각 게이트 구조물(예를 들어, GS2)의 제3 두께(T3)는 필드 절연막(110)의 제2 영역(110b) 상에 배치된 각 게이트 구조물(예를 들어, GS2)의 제4 두께(T4)보다 두꺼울 수 있다. 이에 따라, 도 6에 도시된 것과 같이 필드 절연막(110)의 제1 영역(110a) 상에 배치된 각 메탈 게이트(예를 들어, MG2)의 제3 두께(T3)는 필드 절연막(110)의 제2 영역(110b) 상에 배치된 각 메탈 게이트(예를 들어, MG2)의 제4 두께(T4)보다 두꺼울 수 있다. 다시 말해, 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 사이의 영역에 필드 절연막(110)이 상대적으로 두껍게 배치되어 있어, 각 메탈 게이트(예를 들어, MG2)가 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 사이의 영역에는 미배치될 수 있다.
이러한 메탈 게이트(예를 들어, MG2)의 형상에 의해, 서로 나란하게 연장되어 배치된 메탈 게이트 간(예를 들어, MG2와 MG3간)의 기생 캐퍼시턴스가 저감될 수 있다. 그리고, 이러한 메탈 게이트 간(예를 들어, MG2와 MG3간) 기생 캐퍼시턴스의 저감은 메탈 게이트(예를 들어, MG2와 MG3)를 포함하는 반도체 소자의 동작 속도를 향상시킬 수 있으며, 나아가 반도체 장치(1)의 동작 특성을 향상시킬 수 있다.
이하, 도 6 내지 도 8을 참조하여, 앞서 설명한 효과에 대해 보다 구체적으로 설명하도록 한다.
도 7 및 도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
도 7은 앞서 설명한 반도체 장치(1)와 달리, 기판(100) 상에 형성된 필드 절연막(210)이 제1 및 제2 액티브 핀(F1, F2)과 인접한 제1 영역(210a)에서 제1 높이(H1)로 형성되고, 제1 및 제2 액티브 핀(F1, F2)으로부터 떨어진 제2 영역(210b)에서 제1 높이(H1) 보다 낮은 제2 높이(H2)로 형성된 반도체 장치를 도시한 도면이다.
이러한 필드 절연막(210)의 형상에 따라, 게이트 구조물(CGS1, CGS2)은 제1 영역(210a) 상에서 제5 두께(T5)로 형성되고, 제2 영역(210b) 상에서 제5 두께(T5)보다 두꺼운 제6 두께(T6)로 형성되게 된다. 다시 말해, 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 사이의 영역에 필드 절연막(210)이 상대적으로 얇게 형성되어 있어, 게이트 구조물(CGS1, CGS2)이 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 사이의 영역에 배치되게 된다. 따라서, 이 경우에는 도 8에 도시된 것과 같이, 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 사이의 영역에 배치된 게이트 구조물(Q 영역 참조) 간 기생 캐퍼시턴스(C2) 값이 커지게 된다. 하지만, 본 실시예에 따른 반도체 장치(1)에서는 도 6에 도시된 것과 같이, 앞서 설명한 Q 영역에 대응되는 P영역에 메탈 게이트(MG2, MG3)(또는 게이트 구조물(GS2, GS3)이 미배치되므로, 메탈 게이트(MG2, MG3)(또는 게이트 구조물(GS2, GS3)간의 기생 커패시턴스(C1) 값이 크게 줄어들게 된다.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서는 앞서 설명한 실시예와 차이점을 위주로 설명하도록 한다.
도 9를 참조하면, 반도체 장치(2)의 제1 및 제2 액티브 핀(F1, F2)은 앞서 설명한 실시예와 같이 기판(101)과 일체로 형성되지 않고 분리되어 형성될 수 있다. 구체적으로, 본 실시예에 따른 반도체 장치(2)에서, 제1 및 제2 액티브 핀(F1, F2)은, 기판(101) 상에 에피택셜 성장(epitaxial growth) 공정을 통해 형성된 반도체 액티브 층이 패터닝(patterning)되어 형성될 수 있다. 이렇게 형성된 제1 및 제2 액티브 핀(F1, F2)은 캐리어(carrier)의 이동도(mobility)를 향상시키고, 반도체 장치(2)의 동작 과정에서 발생할 수 있는 누설 전류(leakage current)의 양을 저감시킬 수 있다.
도 10은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
도 10을 참조하면, 반도체 장치(3)에서는, SOI(Silicon On Insulator) 기판이 사용될 수 있다. 구체적으로, 매몰 산화막(102) 상에 단결정 실리콘을 형성하고, 단결정 실리콘을 패터닝함으로써 액티브 핀(F1)을 형성할 수 있다. 이 때, 비록 상세히 도시하지는 않았으나, 매몰 산화막(102)과 필드 절연막(101)은 서로 접촉하도록 배치될 수 있다. 이렇게 SOI기판을 이용하면, 반도체 장치(3)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있다.
도 11은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
도 11을 참조하면, 반도체 장치(4)의 게이트 구조물(181, 182)은 앞서 설명한 실시예들과 같이 게이트 라스트 공정(gate last process)을 사용하지 않고, 게이트 퍼스트 공정(gate first process)을 이용하여 형성될 수 있다. 이 때, 게이트 절연막(181)은 앞서 설명한 실시예들과 달리, 스페이서(165)의 측벽을 따라 제1 방향(예를 들어, 도 2의 Z방향)으로 연장된 형상으로 형성되지 않을 수 있다. 또한, 게이트 전극(182)은 앞서 설명한 실시예들과 동일하게 게이트 메탈(도 3의 GM)을 포함할 수도 있으나, 이와 달리 폴리 실리콘 등으로 이루어질 수도 있다.
도 12는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
도 12를 참조하면, 반도체 장치(5)에서, 소오스 영역(162a)과 드레인 영역(162b)은 상승된(elevated) 형태일 수 있다. 소오스 영역(162a)과 드레인 영역(162b)의 상면은 게이트 구조물(GS1)의 하면보다 높게 형성될 수 있다.
또한, 도시된 것과 같이, 소오스 영역(162a)과 드레인 영역(162b)의 일부는 스페이서(165)와 오버랩되도록 형성될 수 있다. 즉, 소오스 영역(162a)과 드레인 영역(162b)의 일부는 스페이서(165) 하부로 밀어넣어진 턱(tuck) 형상일 수 있다.
도 13은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 14는 도 13에 도시된 반도체 장치의 메탈 게이트를 설명하기 위한 부분 사시도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
먼저, 도 13을 참조하면, 반도체 장치(6)는 제1 내지 제4 액티브 핀(F1~F4)을 포함할 수 있다. 제1 내지 제4 액티브 핀(F1~F4)은 제2 방향(예를 들어, X방향)으로 길게 연장된 형상으로 배치될 수 있다. 제1 내지 제4 액티브 핀(F1~F4)은 제2 방향(예를 들어, X방향)을 따라서 길게 형성되어 있기 때문에, 각각 제2 방향(예를 들어, X방향)을 따라 형성된 장변과, 제3 방향(예를 들어, Y방향)을 따라 형성된 단변을 포함할 수 있다.
제1 액티브 핀(F1)과 제3 액티브 핀(F3)은 제2 방향(예를 들어, X방향)으로 서로 분리되고, 제2 액티브 핀(F2)과 제4 액티브 핀(F4)은 제2 방향(예를 들어, X방향)으로 서로 분리될 수 있다.
더미(dummy) 게이트 구조물(DGS)은 제1 내지 제4 액티브 핀(F1~F4)의 단부에 배치될 수 있다. 즉, 더미 게이트 구조물(DGS)은 제1 내지 제4 액티브 핀(F1~F4)의 단변에 인접하여 배치되되, 제3 방향(예를 들어, Y방향)으로 길게 연장된 형상으로 형성될 수 있다.
본 실시예에서, 노멀(normal) 게이트 구조물(GS1~GS4)은 앞서 설명한 실시예들과 같이 다수의 액티브 핀(F1~F4)의 적어도 일부를 둘러싼 형상으로 제3 방향(예를 들어, Y방향)으로 길게 연장된 형상으로 배치될 수 있다. 즉, 본 실시예에서, 더미 게이트 구조물(DGS)은 필드 절연막(110) 상에 배치되되, 제1 내지 제4 액티브 핀(F1~F4)의 사이에 배치되고, 노멀 게이트 구조물(GS1~GS4)은 필드 절연막(110)과 다수의 액티브 핀(F1~F4) 상에 배치될 수 있다.
이에 따라, 도 14에 도시된 것과 같이, 더미 게이트 구조물(DGS)에 포함된 더미 메탈 게이트(DMG)의 형상은 노멀 게이트 구조물(GS1~GS4)에 포함된 노멀 메탈 게이트(MG2~MG3)의 형상과 서로 다를 수 있다. 즉, 서로 동일한 형상의 노멀 메탈 게이트(MG2~MG3) 사이에 이와 다른 형상을 갖는 더미 메탈 게이트(DMG)가 배치될 수 있다. 이러한 더미 메탈 게이트(DMG)의 하부에는 채널로 이용될 수 있는 다수의 액티브 핀(F1~F4)이 배치되지 않는다. 따라서 본 발명의 몇몇 실시예에서, 이러한 더미 메탈 게이트(DMG)는 재배선 라인(redistribution line) 등으로 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 15는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 16은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15를 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)는 로직 영역(410)과 SRAM 형성 영역(420)을 포함할 수 있다. 로직 영역(410)에는 제1 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에는 제2 트랜지스터(421)가 배치될 수 있다.
다음, 도 16을 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)는 로직 영역(410)을 포함하되, 로직 영역(410) 내에는 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수도 있다.
여기서, 제1 트랜지스터(411)는 전술한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 어느 하나이고, 제2 트랜지스터(421)는 전술한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 다른 하나일 수 있다. 예를 들어, 제1 트랜지스터(411)는 도 3의 반도체 장치(1)이고, 제2 트랜지스터(421)는 도 12의 반도체 장치(5)일 수 있다.
한편, 제3 트랜지스터(412)도 전술한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 어느 하나이고, 제4 트랜지스터(422)도 전술한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 다른 하나일 수 있다.
도 15에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
다음 도 4 및 도 17 내지 도 22를 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 17 내지 도 22는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 17을 참조하면, 기판(100) 상에 패드 절연막(142)과 하드마스크막(144)을 순차적으로 적층한다. 본 실시예에서, 기판(100)은 예를 들어, 반도체 기판일 수 있고, 패드 절연막(142)은 예를 들어, 산화막을 포함할 수 있다. 하드마스크막(144)은 예를 들어, 실리콘 질화막(SiN)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음, 도 18을 참조하면, 하드마스크막(도 17의 144)을 패터닝하여 하드마스크막 패턴(144a)을 형성한다. 그리고 이어서, 하드마스크막 패턴(144a)을 마스크로 패드 절연막(도 17의 142)과 기판(100)의 일부를 순차적으로 식각하여 패드 절연막 패턴(142a)과 제1 및 제2 액티브 핀(F1, F2)을 형성한다.
비록, 도면에서는 제1 및 제2 액티브 핀(F1, F2)의 단면 형상이 사각형인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제1 및 제2 액티브 핀(F1, F2)의 단면 형상은 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 제1 및 제2 액티브 핀(F1, F2)의 단면 형상은 모따기된 형상일 수 있다. 즉, 제1 및 제2 액티브 핀(F1, F2)의 모서리 부분이 둥글게 된 형상일 수 있다
다음 도 19를 참조하면, 제1 및 제2 액티브 핀(F1, F2), 패드 절연막 패턴(142a), 및 하드마스크막 패턴(도 18의 144a)을 덮는 필드 절연막(110)을 형성한다. 여기서, 필드 절연막(110)은 예를 들어, 산화막을 포함할 수 있다. 또한, 본 발명의 몇몇 실시예에서, 필드 절연막(110)과 패드 절연막 패턴(142a)은 동일한 산화막으로 이루어질 수도 있다.
이어서, 하드마스크막 패턴(도 18의 144a)의 상면이 노출되도록 필드 절연막(110)을 평탄화한다. 그리고, 상면이 노출된 하드마스크막 패턴(도 18의 144a)을 제거함으로써, 필드 절연막(110) 내에 제1 트렌치(146a)를 형성한다. 이 때, 제1 트렌치(146a)의 폭(W1)은 제1 및 제2 액티브 핀(F1, F2)의 폭과 실질적으로 동일할 수 있다.
다음 도 20을 참조하면, 제1 트렌치(도 19의 146a)의 측벽 및 하부에 배치된 필드 절연막(110)을 제1 식각하여 제2 트렌치(146b)를 형성한다. 즉, 제1 및 제2 액티브 핀(F1, F2)에 인접하여 형성되고 제1 트렌치(도 19의 146a)에 의해 노출된 필드 절연막(110)을 제1 식각하여 제2 트렌치(146b)를 형성한다.
여기서, 제1 식각은 예를 들어, 습식 식각과 같은 등방성 식각을 포함할 수 있다. 구체적으로, 제1 식각은 예를 들어, 인산(phosporic acid)을 이용한 등방성 습식 식각일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이러한 제1 식각에 의해 제2 트렌치(146b)의 폭(W2)은 제1 트렌치(도 19의 146a)의 폭(도 19의 W1)보다 넓어질 수 있다. 그리고, 이러한 제2 트렌치(146b)의 폭(W2)은 도시된 것과 같이, 제1 및 제2 액티브 핀(F1, F2)의 폭보다 클 수 있다. 이러한 제1 식각 과정에서, 패드 절연막 패턴(142a)의 상부 일부가 같이 제거될 수 있다.
다음 도 21을 참조하면, 제2 트렌치(도 20의 146b) 측벽 및 하부에 배치된 필드 절연막(110)을 제2 식각한다. 즉, 제1 및 제2 액티브 핀(F1, F2)에 인접하여 형성되고 제2 트렌치(도 20의 146b)에 의해 노출된 필드 절연막(110)을 제2 식각한다.
여기서, 제2 식각은 예를 들어, 건식 식각과 같은 이방성 식각을 포함할 수 있다. 구체적으로, 제2 식각은 예를 들어, 반응이온식각(RIE; Reactive Ion Etching)(148)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이러한 제2 식각에 의해, 제2 트렌치(도 20의 146b)의 깊이는 빠른 속도로 깊어질 수 있으나, 제2 트렌치(도 20의 146b)의 폭은 상대적으로 느린 속도로 넓어질 수 있다. 따라서, 도시된 것과 같이 제1 및 제2 액티브 핀(F1, F2)에 인접하여 배치된 필드 절연막(110)의 두께는 상대적으로 얇아지게 되고, 제1 및 제2 액티브 핀(F1, F2)으로부터 멀리 떨어진 영역에 배치된 필드 절연막(110)의 두께는 상대적으로 두꺼워지게 된다.
다음 도 22를 참조하면, 제1 및 제2 액티브 핀(F1, F2)의 측벽에 형성된 필드 절연막(110)을 제거하는 제3 식각을 수행한다. 여기서, 제3 식각은 예를 들어, 등방성 식각을 포함할 수 있다. 구체적으로, 제3 식각은 예를 들어, SiCoNi와 같은 등방성 식각일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 본 발명의 몇몇 실시예에서, 이러한 제3 식각은 필요에 따라 생략될 수도 있다.
이러한 식각 공정에 의해 필드 절연막(110) 내에는, 제1 및 제2 액티브 핀(F1, F2)에 인접하여 배치되고 제1 두께(T1)를 갖는 제1 영역(110a)과, 제1 영역(110a)에 비해 제1 및 제2 액티브 핀(F1, F2)으로부터 떨어져 배치되고, 제1 두께(T1)보다 두꺼운 제2 두께(T2)를 갖는 제2 영역(110b)이 정의될 수 있다.
다음, 도 4를 참조하면, 액티브 핀(예를 들어, F2)과 필드 절연막(110) 상에 게이트 구조물(예를 들어, GS1)을 형성한다. 구체적으로, 액티브 핀(예를 들어, F2)과 필드 절연막(110) 상에 인터페이스막(120), 게이트 절연막(130) 및 메탈 게이트(MG)를 순차적으로 형성한다.
먼저, 인터페이스막(120)을 형성한다. 인터페이스막(120)은, 다수의 액티브 핀(F1, F2)과 게이트 절연막(130) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막(120)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(120)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다. 이러한 인터페이스막(120)은 예를 들어, 열산화 공정 또는 증착 공정(CVD 또는 PVD) 등을 통해 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음, 인터페이스막(120) 상에 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 예를 들어, 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 게이트 절연막(130)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 게이트 절연막(130) 상에 일함수 메탈(WM)과 게이트 메탈(GM)을 포함하는 메탈 게이트(MG)를 형성한다. 일함수 메탈(WM)은 일함수 조절을 하고, 게이트 메탈(GM)은 일함수 메탈(WM)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 일함수 메탈(WM)은 메탈로 이루어진 단일막, 또는 메탈 질화막과 메탈로 이루어진 다층막 구조일 수 있다. 일함수 메탈(WM)을 이루는 메탈로는 예를 들어, Al, W, Ti 또는 이들의 조합 등을 들 수 있고, 메탈 질화막으로는 TiN, TaN 또는 이들의 조합 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 게이트 메탈(GM)은 전도성이 높은 메탈을 포함할 수 있다. 이러한 메탈의 예로는, W 또는 Al을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이상에서는, 도 1 내지 도 6에 도시된 반도체 장치(1)의 제조 방법에 대해 설명하였으나, 본 기술분야의 통상의 지식을 가진 사람이라면, 이상의 설명으로부터 도 9 내지 도 14에 도시된 반도체 장치(2~6)의 제조 방법도 충분히 용이하게 유추할 수 있을 것이다.
예를 들어, 도 9에 도시된 반도체 장치(2)의 경우, 기판(101) 상에 반도체 액티브 층을 예를 들어, 에피택셜 성장 공정을 통해 형성하고, 형성된 반도체 액티브 층 상에 패드 절연막(도 17의 142)과 하드마스크막(도 17의 144)을 순차적으로 적층하고, 하드마스크막(도 17의 144)을 패터닝하여 하드마스크막 패턴(도 18의 144a)을 형성한 후, 하드마스크막 패턴(도 18의 144a)을 마스크로 반도체 액티브 층을 식각하여 도 9에 도시된 제1 및 제2 액티브 핀(F1, F2)을 형성할 수 있을 것이다.
그 밖에, 도 10 내지 도 14에 도시된 반도체 장치(3~6)의 제조 방법 역시, 이와 유사하게 용이하게 유추 가능할 것인바 자세한 설명은 생략하도록 한다.
도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 23을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24 및 도 25은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 24는 태블릿 PC이고, 도 25는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 필드 절연막
F1, F2: 액티브 핀

Claims (20)

  1. 액티브 핀과, 상기 액티브 핀 상에 배치된 제1 트렌치를 포함하는 필드 절연막을 제공하고,
    상기 제1 트렌치의 측벽 및 하부에 배치된 필드 절연막을 제1 식각하여 제2 트렌치를 형성하고,
    상기 제2 트렌치의 측벽 및 하부에 배치된 필드 절연막을 제2 식각하여, 상기 필드 절연막 내에, 상기 액티브 핀에 인접하여 배치되고 제1 두께를 갖는 제1 영역과, 상기 제1 영역에 비해 상기 액티브 핀으로부터 떨어져 배치되고 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 영역을 형성하고,
    상기 액티브 핀과 상기 필드 절연막 상에 게이트 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 식각과 상기 제2 식각은 서로 다른 식각 방법을 이용한 식각인 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 제1 식각은 습식 식각(wet etching)을 포함하고,
    상기 제2 식각은 건식 식각(dry etching)을 포함하는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 습식 식각은 인산(phosporic acid)을 이용한 식각을 포함하고,
    상기 건식 식각은 반응이온식각(RIE; Reactive Ion Etching)을 포함하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 제2 트렌치의 폭은 상기 액티브 핀의 폭보다 큰 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 트렌치와 상기 액티브 핀 사이에 패드 절연막 패턴을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 액티브 핀 상에 배치된 제1 트렌치를 포함하는 필드 절연막을 제공하는 것은,
    상기 액티브 핀 상에 하드마스크막 패턴을 형성하고,
    상기 액티브 핀을 덮고 상기 하드마스크막 패턴의 상면을 노출시키는 상기 필드 절연막을 형성하고,
    상기 하드마스크막 패턴을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 하드마스크막 패턴은 SiN을 포함하는 반도체 장치의 제조 방법.
  9. 제 1항에 있어서,
    상기 액티브 핀을 제공하는 것은,
    반도체 기판 상에 하드마스크막을 형성하고,
    상기 하드마스크막을 패터닝(patterning)하여 하드마스크막 패턴을 형성하고,
    상기 하드마스크막 패턴을 마스크로 상기 반도체 기판을 식각하여 상기 액티브 핀을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 1항에 있어서,
    상기 액티브 핀의 측벽에 형성된 필드 절연막을 제거하는 제3 식각을 수행하는 것을 더 포함하는 반도체 장치의 제조 방법.
  11. 제 1항에 있어서,
    상기 게이트 구조물은 게이트 절연막과 메탈 게이트를 포함하는 반도체 장치의 제조 방법.
  12. 제1 및 제2 액티브 핀을 제공하고,
    상기 제1 및 제2 액티브 핀 상에 필드 절연막을 형성하고,
    상기 제1 및 제2 액티브 핀 상에 각각 트렌치를 형성하고,
    상기 제1 및 제2 액티브 핀에 인접하여 형성되고 상기 트렌치에 의해 노출된 필드 절연막을 이방성(anisotropic) 식각하여, 상기 필드 절연막 내에, 상기 제1 및 제2 액티브 핀에 인접하여 배치되고 제1 두께를 갖는 제1 영역과, 상기 제1 및 제2 액티브 핀 사이의 중간에 배치되고 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 영역을 형성하고,
    상기 제1 및 제2 액티브 핀과 상기 필드 절연막 상에 게이트 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  13. 제 12항에 있어서,
    상기 제1 및 제2 액티브 핀에 인접하여 형성되고 상기 트렌치에 의해 노출된 필드 절연막을 등방성(isotropic) 식각하는 것을 더 포함하는 반도체 장치의 제조 방법.
  14. 제 13항에 있어서,
    상기 등방성 식각은 상기 이방성 식각 전에 수행되는 반도체 장치의 제조 방법.
  15. 기판으로부터 제1 방향으로 돌출된 형상으로 배치된 제1 및 제2 액티브 핀(active fin);
    상기 제1 및 제2 액티브 핀 사이에 배치된 필드 절연막;
    상기 필드 절연막 상에 상기 제1 및 제2 액티브 핀의 적어도 일부를 둘러싼 형상으로 배치된 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일 측에 배치된 스페이서를 포함하되,
    상기 필드 절연막은, 상기 제1 및 제2 액티브 핀에 인접하여 배치되고 제1 두께를 갖는 제1 영역과, 상기 제1 영역에 비해 상기 제1 및 제2 액티브 핀으로부터 떨어져 배치되고 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 영역을 포함하고,
    상기 게이트 절연막은 상기 스페이서의 측벽을 따라 상기 제1 방향으로 연장되는 반도체 장치.
  16. 제 15항에 있어서,
    상기 게이트 구조물은 게이트 절연막과 메탈 게이트를 포함하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 제1 액티브 핀은 제2 ?향으로 연장된 형상으로 배치되고,
    상기 메탈 게이트는, 상기 제1 액티브 핀 상에 배치되는 노멀(normal) 메탈 게이트와, 상기 제2 방향으로 연장된 제1 액티브 핀의 단부에 배치되는 더미(dummy) 메탈 게이트을 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 노멀 메탈 게이트의 형상과 상기 더미 메탈 게이트의 형상은 서로 다른 반도체 장치.
  19. 기판으로부터 돌출된 형상으로 제1 방향으로 연장되어 배치된 제1 및 제2 액티브 핀(active fin);
    상기 제1 및 제2 액티브 핀 사이에, 상기 제1 및 제2 액티브 핀을 따라 나란하게 연장되어 배치된 필드 절연막;
    상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 필드 절연막과 상기 제1 및 제2 액티브 핀 상에 배치된 게이트 구조물; 및
    상기 게이트 구조물에 인접한 상기 제1 및 제2 액티브 핀에 형성된 소오스 영역과 드레인 영역을 포함하되,
    상기 제1 및 제2 액티브 핀에 인접하여 배치된 상기 게이트 구조물의 두께는, 상기 제1 및 제2 액티브 핀 사이의 중간에 배치된 상기 게이트 구조물의 두께보다 크고,
    상기 소오스 영역과 드레인 영역의 상면은 상기 게이트 구조물의 하면보다 높게 형성되는 반도체 장치.
  20. 제 19항에 있어서,
    상기 게이트 구조물의 적어도 일 측에 배치되는 스페이서를 더 포함하고,
    상기 소오스 영역과 드레인 영역의 일부는 상기 스페이서의 하부로 밀어넣어진 턱(tuck) 형상인 반도체 장치.
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