CN109585305A - 一种形成半导体器件的方法 - Google Patents

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Abstract

一种方法，包括在目标层上方形成硬掩模；对硬掩模的第一部分实施处理以形成处理部分，未处理的硬掩模的第二部分作为未处理部分。方法还包括对硬掩模的处理部分和未处理部分进行蚀刻，其中，未处理部分由于蚀刻被去除，并且处理部分在蚀刻之后保留。蚀刻位于硬掩模下方的层，其中，硬掩模的处理部分在蚀刻中用作蚀刻掩模的一部分。本发明实施例涉及一种形成半导体器件的方法。

Description

一种形成半导体器件的方法
技术领域
本发明实施例涉及一种形成半导体器件的方法。
背景技术
双重图案化是一种发展为用于光刻以增加部件密度的技术。通常，为了在晶圆上形成集成电路的部件而使用光刻技术，该光刻技术包括应用光刻胶，并在光刻胶上限定部件。首先在光刻掩模中限定图案化的光刻胶中的部件，并且通过光刻掩模中的透明部分或不透明部分实施。然后将图案化的光刻胶中的部件转印至制造的部件。
随着集成电路持续地按比例缩小，光学邻近效应将带来越来越大的问题。当两个分隔开的部件彼此太接近时，光学邻近效应可能引起部件彼此之间的短路。为解决这一问题，引入双重图案化技术。在双重图案化技术中，位置邻近的部件被分隔成同一双重图案化掩模组的两个光刻掩模，两个掩模均用于曝光同一光刻胶，或用于图案化同一硬掩模。在每个掩模中，部件之间的距离比其他单个掩模中部件之间的距离大，因此，在双重图案化掩模中减小了光学邻近效应，或基本上消除了光学邻近效应。
然而，双重图案化也具有缺陷。例如，当两个部件在纵向方向上与同一直线对准，且部件的线端彼此相对时，由于邻近效应和重叠变化，难以控制线端间隔的均匀性。也难以控制部件的线间隔和线宽，尤其是存在靠近这两个部件的其他部件时。
发明内容
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在目标层上方形成第一硬掩模；对所述第一硬掩模的第一部分实施处理以形成处理部分，所述第一硬掩模的未被处理的第二部分作为未处理部分；对所述第一硬掩模的所述处理部分和所述未处理部分进行蚀刻，其中，所述未处理部分由于蚀刻被去除，并且所述处理部分在蚀刻之后保留；以及蚀刻位于所述第一硬掩模下方的层，其中，所述第一硬掩模的所述处理部分在蚀刻中用作蚀刻掩模的一部分。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：形成第一硬掩模；在所述第一硬掩模上方形成第二硬掩模；图案化所述第二硬掩模以在所述第二硬掩模中形成第一开口；修改所述第二硬掩模的第一部分以具有与所述第二硬掩模的第二部分不同的性质；在所述第二硬掩模的所述第一部分的侧壁上形成间隔件；去除所述第二硬掩模的所述第二部分，在所述去除之后，保留所述第二硬掩模的所述第一部分；以及将所述第二硬掩模的所述第一部分和所述间隔件的图案转印到下层中。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：在硬掩模中形成第一开口、第二开口、第三开口和第四开口；在所述第一开口与所述第二开口之间形成覆盖所述硬掩模的第一部分的处理掩模，其中，所述第三开口与所述第四开口之间的所述硬掩模的第二部分通过所述处理掩模中的开口暴露；对所述硬掩模的所述第二部分实施处理；去除所述处理掩模；将所述处理掩模的所述第一部分和所述第二部分暴露于蚀刻剂，其中，所述第一部分被所述蚀刻剂蚀刻，并且至少所述第二部分的底部保留；在所述第一开口、所述第二开口、所述第三开口和所述第四开口中形成间隔件；以及使用所述间隔件和所述硬掩模的所述第二部分作为蚀刻掩模来蚀刻下面的层。
附图说明
当结合附图进行阅读时，从以下详细描述可以最佳理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。
图1至图11A和图11B是根据一些实施例的形成金属线的中间阶段的截面图和顶视图。
图12示出了根据一些实施例的用于形成金属线的工艺流程。
图13A和图13B至图22A，图22B和图22C是根据一些实施例的形成金属线的中间阶段的截面图和顶视图。
图23示出了根据一些实施例的用于形成金属线的工艺流程。
具体实施方式
以下公开内容提供了多种不同实施例或实例，以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上面”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据各种示例性实施例提供了诸如金属线的部件及其形成方法。根据一些实施例示出了形成部件的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和说明性实施例，相同的参考标号用于表示相同的元件。
图1至图11A和图11B根据一些示例性实施例示出了在目标层中形成部件的中间阶段的顶视图和截面图。在图1至图11A和图11B中，以及在图13A和图13B至图22A和图22B中，图号可以包括字母“A”或字母“B”。字母“A”表示相应的图示为截面图。字母“B”表示相应的图示为顶视图。具有相同的数字和不同的字母“A”和“B”的图表示它们是同一工艺步骤的不同视图。此外，在各自的顶视图中，从包含线A-A的平面获得截面图。
图1示出了包括衬底10和上面的层的晶圆100的截面图。衬底10可以由诸如硅、硅锗等的半导体材料形成。根据本发明的一些实施例，衬底10为诸如晶体硅衬底、晶体硅碳衬底、晶体硅锗衬底、III-V族化合物半导体衬底等的晶体半导体衬底。其中可以包括晶体管的有源器件12形成在衬底10的顶面处。
在衬底10的上方形成介电层14。根据本发明的一些实施例，介电层14为金属间介电层(IMD)或层间介电层(ILD)，介电层14可以由例如介电常数(k值)低于3.8、低于约3.0、或低于约2.5的介电材料形成。根据本发明的一些实施例，导电部件16(可以为诸如铜线或钨接触插塞的金属部件)形成在介电层14中。在介电层14上方形成蚀刻停止层26。蚀刻停止层26可以由诸如碳化硅、氮化硅、碳氧化硅、氮氧化硅等的介电材料形成。
在蚀刻停止层26上方进一步形成介电层28。介电层28可以为IMD层，由介电材料形成，例如，介电材料的介电常数(k值)低于3.8、低于约3.0、或低于约2.5。介电层28可以是包含碳的化合物，并且可以在其中具有孔隙。根据本发明的替代实施例，介电层28是k值等于或大于3.8的非低k介电层。
根据本发明的替代实施例，层28是半导体衬底。根据本发明的这些实施例，在层28下面可以不存在额外的层。因此，根据这些实施例，图1所示的层10,14和16可能不存在。在整个说明书中，根据本发明的一些实施例，层28也被称为目标层，将在其中形成多个图案化部件。
位于介电层28上方的硬掩模30可以由诸如氧化硅(诸如TEOS氧化物)、氮化硅、无氮抗反射涂层(NFARC，为氧化物)、碳化硅、氮氧化硅、碳氧化硅等的介电材料形成。形成方法包括等离子体增强化学气相沉积(PECVD)、高密度等离子体(HDP)沉积、化学气相沉积(CVD)、原子层沉积(ALD)等。
在介电硬掩模30上方形成硬掩模32。根据本发明的一些实施例，硬掩模32与介电硬掩模30接触，在硬掩模32和介电硬掩模30之间不形成额外的层。根据本发明的一些实施例，硬掩模32由非晶硅或相对于下面的介电硬掩模30具有高蚀刻选择性的另一种材料形成。例如，当蚀刻硬掩模32时，作为硬掩模32的蚀刻速率与介电硬掩模30的蚀刻速率的比率的蚀刻选择性大于约20或大于约50。贯穿说明书，硬掩模32也被称为芯轴层。
图1还示出了第一光刻工艺。在硬掩模32上方形成光掩模34，光掩模34可以包括单层光刻胶或三层光掩模。三层可以包括下层(有时称为底层)，下层上方的中间层以及中间层上方的上层。根据本发明的一些实施例，下层和上层由光刻胶形成，光刻胶由有机材料形成。中间层可以由无机材料形成，该无机材料可以是氮化物(诸如氮化硅)、氮氧化物(诸如氧氮化硅)、氧化物(诸如氧化硅)等。中间层相对于上层和下层具有高的蚀刻选择性，因此上层被用作图案化中间层的蚀刻掩模，中间层被用作图案化下层的蚀刻掩模。例如，在光刻工艺中应用并图案化光掩模34。相应的步骤示出为图12所示的工艺流程中的步骤202。在光掩模34中形成开口35。根据本发明的一些实施例，开口35具有彼此平行的条状的顶视形状。
图2示出了修整步骤之后的晶圆100的截面图，修整步骤用于减小光掩模34的条的宽度。相应的步骤示出为图12所示的工艺流程中的步骤204。根据本发明的一些实施例，修整步骤包括光掩模34的各向同性蚀刻，在此期间硬掩模32不被侵蚀。
然后实施蚀刻工艺以将光掩模34中的图案转印到硬掩模32中，并且将开口35延伸到硬掩模32中。相应的步骤示出为图12所示的工艺流程中的步骤206。然后例如在灰化步骤中去除剩余的光掩模34。所得到的结构如图3A和图3B所示。蚀刻是各向异性的，使得硬掩模32中的开口35具有与光掩模34中的相应开口相同或相似的尺寸。根据本发明的一些实施例，开口35包括一些矩形开口。
根据一些示例性实施例，硬掩模32的蚀刻在包括诸如CF4、HBr、Cl2、O2或其组合的工艺气体的处理室(未示出)中实施。工艺气体的流量可以在约3sccm至约500sccm之间的范围内。工艺气体的压力可以在约5mTorr至约50mTorr之间的范围内。可以理解的是，本发明中记载的值是示例，并且可以采用不同的值。
参照图4A和图4B，施加并图案化处理掩模36。相应的步骤示出为图12所示的工艺流程中的步骤208。根据本发明的一些实施例，处理掩模36由图案化的光刻胶形成。根据替代实施例，如果采用等离子体处理，则处理掩模由能够忍受后续等离子体处理的温度的材料形成。处理掩模36覆盖硬掩模32的一些部分，并且使硬掩模32的一些其他部分暴露。图4A和图4B示出了注入掩模具有开口37，硬掩模32的条状部分和一些块部分通过开口37暴露。为了留下一些工艺裕度，开口37的宽度W1大于硬掩模32的暴露条状部分的宽度W2。
参照图5A和图5B，对由处理掩模36中的开口暴露的硬掩模32的部分实施处理(使用箭头39标记)。相应的步骤示出为图12所示的工艺流程中的步骤210。硬掩模32的由处理掩模36覆盖的部分没有被处理。贯穿整个说明书，硬掩模32的未处理部分被称为部分32A，硬掩模32的处理部分被称为部分32B。处理修改了处理部分32B的性质，使得处理部分32B和未处理部分32A的性质彼此不同。结果，正如将在后续段落中讨论的那样，蚀刻选择性(未处理部分32A的蚀刻速率与处理部分32B的蚀刻速率的比率)增加到大于1。根据一些实施例，蚀刻选择性可以大于10、20或50。处理部分32B的材料也不同于未处理部分32A的材料。
根据本发明的一些实施例，处理包括注入。所注入的物质可以包括硼、氧等。在注入中，实施注入的处理室的压力可以在约2.0E-5托与约2.0E-10托之间的范围内。在注入期间，晶圆100的温度可以在约20℃至约60℃之间的范围内。注入能量由硬掩模32的厚度部分地决定，如果硬掩模32较厚，则可以使用较高的注入能量。根据一些示例性实施例，注入能量在约1KeV至约30KeV之间的范围内。
根据本发明的替代实施例，处理包括等离子体处理。用于产生等离子体的工艺气体包括氧气(O2)、二氧化碳(CO2)等。该工艺的压力可以在约3毫托与约100毫托之间的范围内。可以实施等离子体处理约0.5分钟至约15分钟的时间段。
处理后，去除处理掩模36。接下来，可以实施烘烤工艺以烘烤处理过的晶圆100。相应的步骤示出为图12所示的工艺流程中的步骤212。根据本发明的一些实施例，跳过烘烤步骤。根据本发明的一些实施例，实施烘烤工艺约5分钟至约20分钟的时间段。烘烤温度可以在约250℃至约500℃之间的范围内。烘烤工艺可能导致硬掩模32的材料恢复，并且可能导致注入的物质(或由等离子体携带的物质)与硬掩模32反应，从而形成化合物。
根据替代实施例，代替注入或等离子体处理，用于注入或等离子体处理的物质作为物质层(未示出)毯式沉积在处理掩模36上方。物质层接触将被处理的部分32B，同时处理掩模36将沉积的物质层与不被处理部分32A分开。然后实施烘烤工艺，以将沉积的物质驱入部分32B，但不进入部分32A。
处理(以及可能的烘烤，如果有的话)导致改变处理部分32B的至少顶面部分(或全部)的性质。因此，贯穿整个说明书，处理可替换地称为部分32B的修改。性质被修改的部分的深度D1可以大于硬掩模32的厚度T1的约1/3。比率D1/T1也可以在(和包含)大约1/3至1之间的范围内(这意味着硬掩模32被处理至全部深度)。根据一些示例性实施例，处理部分32B的材料包括氧化硅、碳氧化硅或硼掺杂的硅。处理部分32B还可以包括通过可以包括非晶硅的硬掩模32的原始材料(在处理之前)彼此隔离的氧化硅、碳氧化硅或者硼掺杂硅的岛。
参照图6，在图5A和图5B中所示的晶圆100上方毯式形成间隔层38。相应的步骤示出为图12所示的工艺流程中的步骤214。间隔层38的材料可以选择为相对于硬掩模30具有高蚀刻选择性。例如，间隔层38的材料可以选自AlO、AlN、AlON、TaN、TiN、TiO、Si、SiO2、SiN以及其他金属和金属合金。
还如图6所示，间隔层38形成为共形层，间隔层38的水平部分和垂直部分的厚度彼此接近，例如，差值小于约20％。根据一些示例性实施例，间隔层38的厚度T2在约5nm至约35nm之间的范围内。可以使用诸如CVD或ALD的共形沉积方法来沉积间隔层38。
然后实施各向异性蚀刻以去除间隔层38的水平部分，同时保留间隔层38的垂直部分。相应的步骤示出为图12所示的工艺流程中的步骤216。以下将间隔层38的保留部分称为间隔件40。所得结构在图7A和7B中示出，分别包括截面图和顶视图。
如图7A所示，间隔件40位于硬掩模部分32A和32B的侧壁上。参照图7B，间隔件40可形成环绕开口35的未填充部分的环。硬掩模30可以通过开口35的未填充部分暴露。间隔件40具有基本均匀的厚度T2。
参照图8A和图8B，在蚀刻步骤中选择性地蚀刻硬掩模32，从而去除未处理部分32A(图7A和图7B所示)，在间隔件40之间形成开口42。相应的步骤示出为图12所示的工艺流程中的步骤218。硬掩模32的处理部分32B保留，这些部分在图8B中示出。由于该处理，未处理部分32A和处理部分32B的性质彼此不同，因此通过选择适当的蚀刻剂，蚀刻未处理部分32A，而不蚀刻硬掩模32的处理部分32B，即使部分32A和32B都暴露于蚀刻剂。硬掩模32的处理部分32B可以在去除未处理部分32A期间变薄。根据一些实施例，使用湿法蚀刻或干法蚀刻来实施蚀刻。相应的蚀刻剂(由箭头43表示)可以包括HF溶液或NF3和NH3气体的混合物，并且适当的蚀刻剂取决于硬掩模部分32A和32B的材料。可以在不使用任何光刻胶覆盖晶圆100的情况下实施蚀刻。
如图8B所示，间隔件40和处理部分32B的组合形成围绕开口35和42的区域，开口35和42在如图8B所示的顶视图中可以具有条状。
在随后的步骤中，将间隔件40和硬掩模32的处理部分32B的组合用作蚀刻掩模来蚀刻下面的硬掩模30。相应的步骤示出为图12所示的工艺流程中的步骤220。相应地，去除未被间隔件40和处理部分32B覆盖的硬掩模30的部分。然后去除间隔件40和处理部分32B，所得结构如图9A和图9B所示。图8A和图8B所示的开口35和42转移到硬掩模30中以形成开口44。
如图9B所示，硬掩模30包括条状部分30A和30B。条状部分30A的宽度/厚度W1由如图7A所示的间隔件40的厚度T2确定，并可以等于间隔件40的厚度T2。条状部分30B具有宽度W2。由于图9A中的条状部分30B是用上面的间隔件40和处理部分30B(图8A)作为蚀刻掩模而形成的，条状部分30B的宽度W2等于厚度W1的两倍加上处理部分32B的宽度，这可以从图8A中得到。因此，通过处理硬掩模32的一些部分，使得硬掩模32的这些部分留在图8A所示的结构中，图9A中的硬掩模30的宽度可以不同于由间隔件40(图7A)的厚度确定的宽度W1。这导致随后形成的金属线具有灵活的间距。
参照图10A和图10B，使用硬掩模30作为蚀刻掩模来蚀刻下面的介电层28，从而形成沟槽46。相应的步骤示出为图12所示的工艺流程中的步骤222。也可以实施额外的工艺步骤以限定并蚀刻低k介电层28，从而形成位于沟槽46下方的通孔开口48。蚀刻停止层26也被蚀刻。导电部件16通过通孔开口48暴露。接下来，去除硬掩模30。或者，如图11A和图11B所示，在后续平坦化以形成金属线50和通孔52期间或之后，去除硬掩模30。
如图11A和图11B所示，然后用导电材料填充沟槽46和通孔开口48以形成金属线50和通孔52。相应的步骤示出为图12所示的工艺流程中的步骤224。该形成可以使用双镶嵌工艺，其中，在沟槽46和通孔开口48的侧壁和底部上形成诸如氮化钛、钛、氮化钽、钽等的导电阻挡层。然后用导电材料填充沟槽46和通孔开口48的剩余部分，导电材料可以包括铜或铜合金。然后实施化学机械抛光(CMP)以去除阻挡层和填充金属的多余部分，从而形成如图11A和图11B所示的金属线50和通孔52。金属线50和通孔52与下方的导电部件16电连接。如图11A所示，CMP可以停止在低k介电层28上，或者如果还没有去除硬掩模30，则可以停止在硬掩模30上。
根据本发明的替代实施例，目标层28是半导体衬底。因此，图1至图11A和图11B所示的工艺步骤可以用于在目标层28中形成沟槽，并且用介电材料填充沟槽以形成浅沟槽隔离(STI)区域。
图11B示出了在低k介电层28中形成的金属线50的顶视图。金属线50包括两个间距S1和S2，间距S2大于间距S1。间距S1由间隔件40的厚度T2(图7A)确定。有利地，如上所述，间距S2可以通过调节硬掩模32的处理部分32B的宽度来调节。因此，本发明的实施例具有调整金属线之间的间距以具有不同值的灵活性。
图13A和图13B至图22A和图22B示出了根据本发明的一些实施例的形成诸如金属线的部件的中间阶段的截面图。这些实施例可用于形成纵向方向与直线对齐的两条金属线，两条金属线的端部彼此靠近并面对。除非另有说明，否则这些实施例中组件的材料和形成方法与图1至图11A和图11B所示的实施例中由相同的参考标号所标示的相同组件基本上相同。因此，关于图13A和图13B至图22A和图22B所示的相同组件的形成工艺和材料的细节可以在图1至图11A和图11B所示的实施例的论述中找到。
图13A和图13B示出了初始结构，包括半导体衬底10、器件12、介电层14、导电部件16、蚀刻停止层26、介电层28、硬掩模30和硬掩模32。这些部件的细节与图1所示的相似，因此这里不再重复。光掩模34形成在硬掩模32上方，并被图案化以在其中形成开口35。相应的步骤示出为图23所示的工艺流程中的步骤302。根据本发明的一些实施例，如图13B所示，开口35具有细长条的顶视形状，细长条具有彼此平行的纵向方向。
然后将光掩模34作为蚀刻掩模来蚀刻硬掩模32，使得开口35延伸至硬掩模32中。相应的步骤示出为图23所示的工艺流程中的步骤304。然后去除光掩模34。所得到的结构如图14A和图14B所示。接下来，如图15A和图15B所示，形成并图案化处理掩模36，并且在处理掩模36中形成开口37。相应的步骤示出为图23所示的工艺流程中的步骤306。图15A中所示的截面图是从图15B中包含线A-A的平面获得的，其中，该平面穿过开口37。它说明处理掩模36覆盖除了开口37之外的晶圆100的整个图示区域。硬掩模32的一部分通过开口37暴露，该部分标记为32B。硬掩模32的由处理掩模36覆盖的部分被标记为部分32A。在图15B中，开口35的位置用虚线标出以示出开口35和37的相对位置。
接下来，在硬掩模32的暴露部分32B上实施处理39，并且部分32A不被处理。相应的步骤示出为图23所示的工艺流程中的步骤308。如，可以用从图5A所示的实施处理39的同一组候选方法中选择的方法实施处理，并且在此不重复处理的细节。处理导致未处理部分32A和处理部分32B的性质彼此不同，从而在随后的步骤中，可以去除未处理部分32A，同时保留处理部分32B。参照图5A所讨论的，作为处理的结果，处理部分32B的材料也与未处理部分32A的材料不同。在处理之后，当处理掩模36由光刻胶形成时，处理掩模36在诸如灰化步骤中去除。
接下来，可以实施烘烤工艺以烘烤处理过的晶圆100。相应的步骤示出为图23所示的工艺流程中的步骤310。根据本发明的其他实施例，跳过烘烤步骤。根据本发明的一些实施例，实施烘烤工艺约5分钟至约20分钟的时间段。烘烤温度可以在约250℃至约500℃之间的范围内。烘烤工艺可能导致硬掩模32的材料恢复，并且可能导致注入的物质(或由等离子体携带的物质)与硬掩模32反应，从而形成化合物。
参照图16，通过沉积在晶圆100上方毯式形成间隔层38。相应的步骤示出为图23所示的工艺流程中的步骤312。间隔层38的材料可以选择为相对于硬掩模32具有高蚀刻选择性。例如，间隔层38的材料可以选自AlO、AlN、AlON、TaN、TiN、TiO、Si、SiO2、SiN以及其他金属和金属合金。间隔层38可以是使用诸如CVD或ALD的共形沉积方法沉积的共形层。
然后实施各向异性蚀刻以去除间隔层38的水平部分，同时保留间隔层38的垂直部分。以下将保留的垂直部分称为间隔件40。相应的步骤示出为图23所示的工艺流程中的步骤314。所得的结构在图17A和图17B示出，分别包括顶视图和截面图。间隔件40形成两个环，两个环通过硬掩模32的处理部分32B互连。
根据本发明的一些实施例，处理部分32B的宽度W3大于2*(T2)，厚度T2是间隔件40的厚度。宽度W3也可以在厚度T2的约3倍至约6倍之间的范围内。根据本发明的一些实施例，宽度W3为在相应制造工艺中定义的最小尺寸(例如宽度)的1倍至约5倍之间的范围内。如图22B所示，宽度W3限定金属线50的两个端部之间的间距。因此，本发明中的实施例具有调节金属线的端部之间的间距的灵活性。而且，金属线的端部之间的间距没有传统的间距限定方法所可能发生的故障。
参照图18A和图18B，形成蚀刻掩模54(其可以是光刻胶)并且对其图案化，在光刻胶54中形成开口56。相应的步骤示出为图23所示的工艺流程中的步骤316。如图18A所示，硬掩模32的处理部分32B暴露于开口56。如图18B所示，除了标记为56的区域(开口)之外，光刻胶54覆盖晶圆100的整个图示部分。因此，硬掩模32的未处理部分32B和两个处理部分32A通过开口56暴露。间隔件40的一些部分也通过开口56暴露，以提供一些工艺裕度。
接下来，使用光刻胶54作为蚀刻掩模进行选择性蚀刻步骤。相应的步骤示出为图23所示的工艺流程中的步骤318。相应的蚀刻剂由箭头43表示。蚀刻剂选择为侵蚀未处理部分32A，并且不侵蚀处理部分32B和间隔件40。因此，在蚀刻之后，去除未处理部分32A，同时处理部分32B至少具有底部并且可以大部分被保留。蚀刻之后，去除光刻胶54。所得到的结构如图19A和图19B所示。
如图19B所示，被去除的未处理部分32A留有开口58。开口58由间隔件40、未处理部分32B和保留的处理部分32A限定，保留的处理部分32A由于光刻胶54的保护而未被去除。
图20A、图20B、图20C、图21A、图21B和图21C示出了将开口35和58(图19B)的图案转印到下面的层中。图20A和图20C示出了分别从图20B中的包含线A-A和线C-C的平面获得的截面图。首先，用间隔件40、未处理部分32B和保留的处理部分32A作为蚀刻掩模来蚀刻硬掩模30。相应的步骤示出为图23所示的工艺流程中的步骤320。图20A、图20B和图20C所示的所得到的开口60是开口35和58的向下延伸。蚀刻之后，去除间隔件40和硬掩模32(图19A)。
接下来，参照图21A、图21B和图21C，使用硬掩模30作为蚀刻掩模来蚀刻介电层28，介电层28可以是根据本发明的一些实施例的低k介电层。相应的步骤示出为图23所示的工艺流程中的步骤322。图21A和图21C示出了分别从图21B中的包含线A-A和线C-C的平面获得的截面图。在介电层28中形成沟槽46(包括46A和46B)。还实施额外的工艺步骤以限定和蚀刻低k介电层28以在沟槽46A(图21B和21C)下面形成通孔开口48。蚀刻停止层26也被蚀刻。导电部件16通过沟槽46A和通孔开口48暴露。接下来，去除硬掩模30。或者，如图22A和图22B所示，在平坦化以形成金属线50和通孔开口52期间或之后去除硬掩模30。
然后用导电材料填充图21A、图21B和图21C所示的沟槽46和通孔开口48以形成金属线50和通孔52，如图22A、图22B和图22C所示。相应的步骤示出为图23所示的工艺流程中的步骤324。图22A和图22C示出了分别从图22B中的包含线A-A和线C-C的平面获得的截面图。该形成可以包括双镶嵌工艺，其中，诸如氮化钛、钛、氮化钽、钽之类的导电阻挡层形成在沟槽46和通孔开口48的侧壁和底部上。然后用导电材料填充沟槽46和通孔开口48的其余部分，导电材料可以包括铜或铜合金。然后实施诸如CMP或机械研磨的平坦化以去除阻挡层和填充金属的多余部分，从而形成如图22A、图22B和图22C所示的金属线50和通孔52。金属线50和通孔52与下方的导电部件16电连接。如图22A所示，CMP可以停止在低k介电层28上，或者如果还没有去除硬掩模30，则可以停止在硬掩模30上。金属线50可以具有在相应技术中可以形成的金属线的最小宽度的1倍至3倍之间的间距。根据一些实施例，金属线50的宽度和间距可以在约5nm和约35nm之间的范围内。
根据本发明的一些实施例，蚀刻未处理部分32A，并且处理部分32B和间隔件40的组合用作蚀刻掩模以蚀刻下面的层。根据本发明的一些实施例，可以蚀刻处理部分32B，并且未处理部分32A和间隔件40的组合可以作为蚀刻掩模来蚀刻下面的层。在这些实施例中，可以颠倒处理部分和未处理部分的图案。
本发明的实施例具有一些有利的特征。通过对硬掩模实施处理以区分硬掩模的一些部分与其他部分的性质，当硬掩模的其他部分被选择性地蚀刻时，硬掩模可以被选择性地保留。因此，硬掩模的剩余部分可以用作蚀刻掩模来蚀刻下面的层。结果，可以调整形成部件之间的间距，并且改善形成部件的灵活性。
根据本发明的一些实施例，一种方法包括：在目标层上方形成第一硬掩模；对所述第一硬掩模的第一部分实施处理以形成处理部分，未处理的所述第一硬掩模的第二部分作为未处理部分；对所述第一硬掩模的所述处理部分和所述未处理部分进行蚀刻，其中，所述未处理部分由于蚀刻被去除，并且所述处理部分在蚀刻之后保留；以及蚀刻位于所述第一硬掩模下方的层，其中，所述第一硬掩模的所述处理部分在蚀刻中用作蚀刻掩模的一部分。在一些实施例中，该方法还包括在所述第一硬掩模的所述处理部分的侧壁上形成间隔件，其中，在蚀刻所述第一硬掩模下面的层时，所述间隔件和所述第一硬掩模的所述处理部分的组合用作所述蚀刻掩模。在一些实施例中，所述处理包括等离子体处理。在一些实施例中，所述处理包括注入。在一些实施例中，该方法还包括在所述处理之后实施烘烤步骤。在一些实施例中，蚀刻所述第一硬掩模下面的层包括：使用所述第一硬掩模的所述处理部分作为所述蚀刻掩模的一部分蚀刻第二硬掩模；以及蚀刻所述第二硬掩模下面的介电层以形成沟槽。在一些实施例中，该方法还包括将导电材料填充到通过蚀刻所述层而形成的沟槽中，以形成导电线。
根据本发明的一些实施例，一种方法包括形成第一硬掩模；在所述第一硬掩模上方形成第二硬掩模；图案化所述第二硬掩模以在其中形成第一开口；修改所述第二硬掩模的第一部分以具有与所述第二硬掩模的第二部分不同的性质；在所述第二硬掩模的所述第一部分的侧壁上形成间隔件；去除所述第二硬掩模的所述第二部分，在所述去除之后，保留所述第二硬掩模的所述第一部分；以及将所述第二硬掩模的所述第一部分和所述间隔件的图案转印到下层中。在一些实施例中，在去除所述第二硬掩模的所述第二部分期间，所述第二硬掩模的所述第一部分受到用于蚀刻所述第二部分的同一蚀刻剂的蚀刻。在一些实施例中，转印图案包括：使用所述第二硬掩模的所述第一部分和所述间隔件的组合作为蚀刻掩模来蚀刻所述第一硬掩模；蚀刻所述第一硬掩模下面的介电层以形成沟槽；以及填充所述沟槽形成金属线。在一些实施中，形成所述间隔件包括：形成延伸至所述第一开口的毯式间隔层；以及去除所述毯式间隔层的水平部分，所述毯式间隔物层的垂直部分的一部分作为所述间隔件。在一些实施例中，所述间隔件形成围绕所述第一开口的中间部分的环。在一些实施例中，修改所述第二硬掩模的所述第一部分包括：形成其中具有第二开口的处理掩模，其中，所述第二硬掩模的所述第一部分通过所述第二开口暴露；以及实施处理以修改所述第二硬掩模的所述第一部分。在一些实施例中，所述处理包括使用氧或硼作为注入物质的注入。在一些实施例中，所述处理包括使用氧气或二氧化碳以产生等离子体的等离子体处理。在一些实施例中，该方法还包括在所述处理之后实施烘烤步骤。
根据本发明的一些实施例，一种方法包括在硬掩模中形成第一开口、第二开口、第三开口和第四开口；在所述第一开口与所述第二开口之间形成覆盖所述硬掩模的第一部分的处理掩模，其中，所述第三开口与所述第四开口之间的所述硬掩模的第二部分通过所述处理掩模中的开口暴露；对所述硬掩模的所述第二部分实施处理；去除所述处理掩模；将所述处理掩模的所述第一部分和所述第二部分暴露于蚀刻剂，其中，所述第一部分被所述蚀刻剂蚀刻，并且至少所述第二部分的底部保留；在所述第一开口、所述第二开口、所述第三开口和所述第四开口中形成间隔件；以及使用所述间隔件和所述硬掩模的所述第二部分作为蚀刻掩模来蚀刻下层。在一些实施例中，所述处理包括注入或等离体子处理。在一些实施例中，所述硬掩模包括非晶硅，并且所述处理用含氧物质实施。在一些实施例中，所述方法还包括烘烤处理后的硬掩模。
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在目标层上方形成第一硬掩模；对所述第一硬掩模的第一部分实施处理以形成处理部分，所述第一硬掩模的未被处理的第二部分作为未处理部分；对所述第一硬掩模的所述处理部分和所述未处理部分进行蚀刻，其中，所述未处理部分由于蚀刻被去除，并且所述处理部分在蚀刻之后保留；以及蚀刻位于所述第一硬掩模下方的层，其中，所述第一硬掩模的所述处理部分在蚀刻中用作蚀刻掩模的一部分。
在上述方法中，还包括：在所述第一硬掩模的所述处理部分的侧壁上形成间隔件，其中，在蚀刻所述第一硬掩模下面的层时，所述间隔件和所述第一硬掩模的所述处理部分的组合用作所述蚀刻掩模。
在上述方法中，所述处理包括等离子体处理。
在上述方法中，所述处理包括注入。
在上述方法中，还包括在所述处理之后实施烘烤步骤。
在上述方法中，蚀刻所述第一硬掩模下方的层包括：使用所述第一硬掩模的所述处理部分作为所述蚀刻掩模的一部分蚀刻第二硬掩模；以及蚀刻所述第二硬掩模下方的介电层以形成沟槽。
在上述方法中，还包括将导电材料填充到通过蚀刻所述层而形成的沟槽中，以形成导电线。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：形成第一硬掩模；在所述第一硬掩模上方形成第二硬掩模；图案化所述第二硬掩模以在所述第二硬掩模中形成第一开口；修改所述第二硬掩模的第一部分以具有与所述第二硬掩模的第二部分不同的性质；在所述第二硬掩模的所述第一部分的侧壁上形成间隔件；去除所述第二硬掩模的所述第二部分，在所述去除之后，保留所述第二硬掩模的所述第一部分；以及将所述第二硬掩模的所述第一部分和所述间隔件的图案转印到下层中。
在上述方法中，在去除所述第二硬掩模的所述第二部分期间，所述第二硬掩模的所述第一部分受到用于蚀刻所述第二部分的同一蚀刻剂的蚀刻。
在上述方法中，转印所述图案包括：使用所述第二硬掩模的所述第一部分和所述间隔件的组合作为蚀刻掩模来蚀刻所述第一硬掩模；蚀刻所述第一硬掩模下面的介电层以形成沟槽；以及填充所述沟槽形成金属线。
在上述方法中，形成所述间隔件包括：形成延伸至所述第一开口内的毯式间隔层；以及去除所述毯式间隔层的水平部分，所述毯式间隔物层的垂直部分的一部分作为所述间隔件。
在上述方法中，所述间隔件形成围绕所述第一开口的中间部分的环。
在上述方法中，修改所述第二硬掩模的所述第一部分包括：形成其中具有第二开口的处理掩模，其中，所述第二硬掩模的所述第一部分通过所述第二开口暴露；以及实施处理以修改所述第二硬掩模的所述第一部分。
在上述方法中，所述处理包括使用氧或硼作为注入物质的注入。
在上述方法中，所述处理包括使用氧气或二氧化碳以产生等离子体的等离子体处理。
在上述方法中，还包括在所述处理之后实施烘烤步骤。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：在硬掩模中形成第一开口、第二开口、第三开口和第四开口；在所述第一开口与所述第二开口之间形成覆盖所述硬掩模的第一部分的处理掩模，其中，所述第三开口与所述第四开口之间的所述硬掩模的第二部分通过所述处理掩模中的开口暴露；对所述硬掩模的所述第二部分实施处理；去除所述处理掩模；将所述处理掩模的所述第一部分和所述第二部分暴露于蚀刻剂，其中，所述第一部分被所述蚀刻剂蚀刻，并且至少所述第二部分的底部保留；在所述第一开口、所述第二开口、所述第三开口和所述第四开口中形成间隔件；以及使用所述间隔件和所述硬掩模的所述第二部分作为蚀刻掩模来蚀刻下面的层。
在上述方法中，所述处理包括注入或等离体子体处理。
在上述方法中，所述硬掩模包括非晶硅，并且所述处理使用含氧物质实施。
在上述方法中，还包括烘烤处理后的所述硬掩模。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在目标层上方形成第一硬掩模；
对所述第一硬掩模的第一部分实施处理以形成处理部分，所述第一硬掩模的未被处理的第二部分作为未处理部分；
对所述第一硬掩模的所述处理部分和所述未处理部分进行蚀刻，其中，所述未处理部分由于蚀刻被去除，并且所述处理部分在蚀刻之后保留；以及
蚀刻位于所述第一硬掩模下方的层，其中，所述第一硬掩模的所述处理部分在蚀刻中用作蚀刻掩模的一部分。
2.根据权利要求1所述的方法，还包括：在所述第一硬掩模的所述处理部分的侧壁上形成间隔件，其中，在蚀刻所述第一硬掩模下面的层时，所述间隔件和所述第一硬掩模的所述处理部分的组合用作所述蚀刻掩模。
3.根据权利要求1所述的方法，所述处理包括等离子体处理。
4.根据权利要求1所述的方法，所述处理包括注入。
5.根据权利要求1所述的方法，还包括在所述处理之后实施烘烤步骤。
6.根据权利要求1所述的方法，其中，蚀刻所述第一硬掩模下方的层包括：
使用所述第一硬掩模的所述处理部分作为所述蚀刻掩模的一部分蚀刻第二硬掩模；以及
蚀刻所述第二硬掩模下方的介电层以形成沟槽。
7.根据权利要求1所述的方法，还包括将导电材料填充到通过蚀刻所述层而形成的沟槽中，以形成导电线。
8.一种形成半导体器件的方法，包括：
形成第一硬掩模；
在所述第一硬掩模上方形成第二硬掩模；
图案化所述第二硬掩模以在所述第二硬掩模中形成第一开口；
修改所述第二硬掩模的第一部分以具有与所述第二硬掩模的第二部分不同的性质；
在所述第二硬掩模的所述第一部分的侧壁上形成间隔件；
去除所述第二硬掩模的所述第二部分，在所述去除之后，保留所述第二硬掩模的所述第一部分；以及
将所述第二硬掩模的所述第一部分和所述间隔件的图案转印到下层中。
9.根据权利要求8所述的方法，其中，在去除所述第二硬掩模的所述第二部分期间，所述第二硬掩模的所述第一部分受到用于蚀刻所述第二部分的同一蚀刻剂的蚀刻。
10.一种形成半导体器件的方法，包括：
在硬掩模中形成第一开口、第二开口、第三开口和第四开口；
在所述第一开口与所述第二开口之间形成覆盖所述硬掩模的第一部分的处理掩模，其中，所述第三开口与所述第四开口之间的所述硬掩模的第二部分通过所述处理掩模中的开口暴露；
对所述硬掩模的所述第二部分实施处理；
去除所述处理掩模；
将所述处理掩模的所述第一部分和所述第二部分暴露于蚀刻剂，其中，所述第一部分被所述蚀刻剂蚀刻，并且至少所述第二部分的底部保留；
在所述第一开口、所述第二开口、所述第三开口和所述第四开口中形成间隔件；以及
使用所述间隔件和所述硬掩模的所述第二部分作为蚀刻掩模来蚀刻下面的层。
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