KR20040040824A - 반도체 소자의 콘택 플러그 형성방법 - Google Patents

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Abstract

본 발명은 스토리지 노드용 콘택 플러그 형성시 연마시간을 단축시킴과 동시에 콘택 플러그 사이를 용이하게 분리할 수 있는 방법을 제공한다.
본 발명은 상부에 하드 마스크가 형성된 비트라인이 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 하드 마스크 및 비트라인의 일부를 노출시킴과 동시에 노출된 비트라인 사이의 기판을 노출시켜 스토리지 노드용 콘택홀을 형성하는 단계; 노출된 비트라인 및 하드 마스크의 측벽과 콘택홀의 측벽에 절연막의 스페이서를 형성하는 단계; 콘택홀에 매립되도록 층간절연막 상에 플러그용 금속막을 형성하는 단계; 금속막을 금속용 제 1 슬러리를 이용한 제 1 화학기계연마 공정으로 상기 층간절연막의 표면이 노출되도록 전면식각하는 단계; 및 금속막, 층간절연막, 및 스페이서를 금속막 및 절연막에 대한 연마속도가 비슷한 제 2 슬러리를 이용한 제 2 화학기계연마 공정으로 콘택홀 내의 하드 마스크의 표면이 노출되도록 전면식각하여 금속막을 분리시키는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법에 의해 달성될 수 있다.

Description

반도체 소자의 콘택 플러그 형성방법{METHOD OF FORMING CONTACT PLUG FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 특히 반도체 소자의 스토리지 노드용 콘택 플러그 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 미세해지는 콘택홀에 대응하기 위하여, 상부 도전층과 하부 도전층을 전기적으로 연결시키는 통로로서 폴리실리콘 또는 금속막 등의 도전막으로 이루어진 플러그를 이용하여 콘택을 형성하고 있다.
도 1 및 도 2는 종래의 반도체 소자의 스토리지 노드(storage node)용 콘택 플러그를 나타낸 평면도 및 단면도로서, 도 2는 도 1의 Ⅱ-Ⅱ' 선에 따른 단면도인데, 도 2와 달리 도 1에서는 콘택 플러그용 도전막을 형성하기 전까지를 나타내고 있다.
도 1 및 도 2를 참조하면, 소정의 공정이 완료된 반도체 기판(10) 상에 비트라인용 도전막 및 질화막을 순차적으로 형성하고, 질화막을 패터닝하여 하드 마스크(12)를 형성한 다음, 하드 마스크(12)를 이용하여 도전막을 식각하여 비트라인(11)을 형성한다. 그 다음, 기판 전면 상에 산화막의 층간절연막(13)을 형성하고, 포토리소그라피로 층간절연막(13) 상에 비트라인(11)과 수직방향으로 라인형태의 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 마스크로하여 층간절연막(13)을 식각하여 하드 마스크(12) 및 비트라인(11)의 일부를 노출시킴과 동시에 노출된 비트라인(11) 사이의 기판(10)을 노출시켜 스토리지 노드용 콘택홀을 형성한다. 이때, 노출된 비트라인(11) 상의 하드 마스크(12)가 소정 두께만큼 손실된다. 그 후, 공지된 방법으로 상기 포토레지스트 패턴을 제거하고, 스페이서 형성공정으로 노출된 비트라인(11) 및 하드 마스크(12)의 측벽과 콘택홀 측벽에 산화막 또는 질화막의 스페이서(14)를 형성한다.
그리고 나서, 콘택홀에 매립되도록 층간절연막(13) 상에 플러그용 금속막(15)을 형성하고, 도시되지는 않았지만, 콘택홀 내의 하드 마스크(12)의 표면이 노출되도록 화학기계연마(Chemical Mechanical Polishing; CMP) 공정으로 금속막(15), 층간절연막(13) 및 스페이서(14)를 전면식각하여 금속막(15)을 서로 분리시켜 스토리지 노드용 콘택 플러그를 형성한다.
그러나, 층간절연막(13)에 의해 덮인 A영역과 비트라인(11)이 노출된 B영역 사이의 단차 및 막종류에 따른 연마속도 차이로 인하여 한번의 CMP 공정으로 콘택 플러그 형성하는데 어려움이 있다. 즉, B영역에서는 금속막(15)만 식각하면 되지만, A영역에서는 금속막(15), 층간절연막(13) 및 스페이서(14) 뿐만 아니라 B영역의 하드 마스크와 동일한 두께를 갖도록 하드 마스크(12)도 일부 식각해야 하는데, 예컨대 CMP 공정을 금속용 슬러리(slurry)를 이용하여 수행하게 되면 금속막의 식각은 용이한 반면 상대적으로 산화막 및 질화막 등의 연마속도가 매우 느려서 연마시간이 길어질 뿐만 아니라 콘택 플러그 사이를 분리하기가 어렵고 장비의 진동 현상 등이 발생하기 때문이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스토리지 노드용 콘택 플러그 형성시 CMP 공정을 막의 종류에 따라 적절한 슬러리를 사용하여 2단계로 수행함으로써 연마시간을 단축시킴과 동시에 콘택 플러그사이를 용이하게 분리할 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공하는데 그 목적이 있다.
도 1 및 도 2는 종래의 반도체 소자의 스토리지 노드용 콘택 플러그 형성방법을 설명하기 위한 평면도 및 단면도로서, 도 2는 도 1의 Ⅱ-Ⅱ' 선에 따른 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자이 스토리지 노드용 콘택 플러그 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 비트라인
32 : 하드 마스크 33 : 층간절연막
34 : 콘택홀 35 : 스페이서
36 : 금속막 36A : 콘택 플러그
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 하드 마스크가 형성된 비트라인이 형성된 반도체 기판을 준비하는 단계; 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 하드 마스크 및 비트라인의 일부를 노출시킴과 동시에 노출된 비트라인 사이의 기판을 노출시켜 스토리지 노드용 콘택홀을 형성하는 단계; 노출된 비트라인 및 하드 마스크의 측벽과 콘택홀의 측벽에 절연막의 스페이서를 형성하는 단계; 콘택홀에 매립되도록 층간절연막 상에 플러그용 금속막을 형성하는 단계; 금속막을 금속용 제 1 슬러리를 이용한 제 1 CMP 공정으로 상기 층간절연막의 표면이 노출되도록 전면식각하는 단계; 및 금속막, 층간절연막, 및 스페이서를 금속막 및 절연막에 대한 연마속도가 비슷한 제 2 슬러리를 이용한 제 2 CMP 공정으로 콘택홀 내의 하드 마스크의 표면이 노출되도록 전면식각하여 금속막을 분리시키는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법에 의해 달성될 수 있다.
바람직하게, 제 2 CMP 공정의 제 2 슬러리는 금속막 및 절연막에 대하여 각각 3 이하의 연마선택비를 가지며, 제 2 CMP 공정시 제 2 슬러리가 2 내지 3의 Ph를 갖도록 하고, 제 2 슬러리에 산화제로 H2O2를 2 내지 6vol% 정도 첨가하도록 한다.
또한, 금속막은 TiN막으로 형성하고, 비트라인은 텅스텐막으로 이루어지며, 하드 마스크는 질화막으로 이루어진다.
또한, 콘택홀을 형성하는 단계는 층간절연막 상에 비트라인과 수직방향으로 라인형태의 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 마스크로하여 층간절연막을 식각하는 단계; 및 포토레지스트 패턴을 제거하는 단계를 포함한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 스토리지 노드용 콘택 플러그 형성방법을 설명하기 위한 단면도로서, 종래와 마찬가지로 도 1의 Ⅱ-Ⅱ' 선에 따른 단면을 나타낸다.
도 3a를 참조하면, 소정의 공정이 완료된 반도체 기판(30) 상에 비트라인용 도전막으로서 텅스텐막을 증착하고, 텅스텐막 상부에 하드 마스크용 물질로서 질화막을 증착한다. 여기서, 질화막은 약 550℃의 온도에서 플라즈마 화학증착 방식으로 증착한다. 그 다음, 질화막을 패터닝하여 하드 마스크(32)를 형성하고, 하드 마스크(32)를 이용하여 텅스텐막을 식각하여 비트라인(31)을 형성한 후, 기판 전면 상에 산화막의 층간절연막(33)을 형성한다.
도 3b를 참조하면, 포토리소그라피로 층간절연막(33) 상에 비트라인(31)과수직방향으로 라인형태의 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 마스크로하여 층간절연막(33)을 식각하여 하드 마스크(32) 및 비트라인(31)의 일부를 노출시킴과 동시에 노출된 비트라인(31) 사이의 기판(30)을 노출시켜 스토리지 노드용 콘택홀(34)을 형성한다. 이때, 노출된 비트라인(31) 상의 하드 마스크(32)가 소정 두께만큼 손실된다. 그 후, 공지된 방법으로 상기 포토레지스트 패턴을 제거하고, 스페이서 형성공정으로 노출된 비트라인(31) 및 하드 마스크(32)의 측벽과 콘택홀(34)의 측벽에 산화막 또는 질화막의 스페이서(35)를 형성한다. 그 다음, 도 3c에 도시된 바와 같이, 콘택홀(34)에 매립되도록 층간절연막(33) 상에 플러그용 금속막(36)을 형성한다. 바람직하게, 금속막(36)은 TiN막으로 형성한다.
도 3d를 참조하면, 금속용 제 1 슬러리를 이용한 제 1 CMP 공정으로 층간절연막(33)의 표면이 노출되도록 금속막(36)을 전면식각한다. 그 다음, 금속막(36)과 질화막 및 산화막 등의 절연막에 대한 연마속도가 비슷한, 즉 각각에 대하여 연마선택비가 3 이하인 제 2 슬러리를 이용한 제 2 CMP 공정으로 콘택홀(34) 내의 하드 마스크(32)의 표면이 노출되도록 금속막(36), 층간절연막(33) 및 스페이서(35)를 전면식각하여 금속막(36)을 서로 완전히 분리시켜, 도 3e에 도시된 바와 같이, 스토리지 노드용 콘택 플러그(36A)를 형성한다. 바람직하게, 제 2 CMP 공정시에는 제 2 슬러리가 2 내지 3의 Ph를 갖도록 하고, 제 2 슬러리에 산화제로 H2O2를 2 내지 6vol% 정도 첨가하도록 한다.
상기 실시예에 의하면, 콘택 플러그를 형성하기 위하여 금속용 제 1 슬러리를 이용한 제 1 CMP 공정과 금속막과 절연막에 대한 연마속도가 비슷한 제 2 슬러리를 이용한 제 2 CMP 공정의 2단계의 CMP 공정을 수행함에 따라, 단차 및 막종류에 따른 연마속도 차이를 최소화할 수 있게 된다. 이에 따라, 콘택 플러그 사이를 완전히 분리하는 것이 가능해질 뿐만 아니라, 연마시간도 어느 정도 단축시킬 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 스토리지 노드용 콘택 플러그 형성시 CMP 공정을 막의 종류에 따라 적절한 슬러리를 사용하여 2단계로 수행함으로써 연마시간을 단축시킴과 동시에 콘택 플러그 사이를 용이하게 분리할 수 있다.

Claims (8)

  1. 상부에 하드 마스크가 형성된 비트라인이 형성되어 있는 반도체 기판을 준비하는 단계;
    상기 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 하드 마스크 및 비트라인의 일부를 노출시킴과 동시에 상기 노출된 비트라인 사이의 기판을 노출시켜 스토리지 노드용 콘택홀을 형성하는 단계;
    상기 노출된 비트라인 및 하드 마스크의 측벽과 상기 콘택홀의 측벽에 절연막의 스페이서를 형성하는 단계;
    상기 콘택홀에 매립되도록 상기 층간절연막 상에 플러그용 금속막을 형성하는 단계;
    상기 금속막을 금속용 제 1 슬러리를 이용한 제 1 화학기계연마 공정으로 상기 층간절연막의 표면이 노출되도록 전면식각하는 단계; 및
    상기 금속막, 층간절연막, 및 스페이서를 금속막 및 절연막에 대한 연마속도가 비슷한 제 2 슬러리를 이용한 제 2 화학기계연마 공정으로 상기 콘택홀 내의 하드 마스크의 표면이 노출되도록 전면식각하여 상기 금속막을 분리시키는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 제 2 화학기계연마 공정의 제 2 슬러리는 상기 금속막 및 절연막에 대하여 각각 3 이하의 연마선택비를 갖는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 화학기계연마 공정시 상기 제 2 슬러리가 2 내지 3의 Ph를 갖도록 하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  4. 제 3 항에 있어서,
    상기 제 2 화학기계연마 공정시 상기 제 2 슬러리에 산화제로 H2O2를 2 내지 6vol% 정도 첨가하도록 하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  5. 제 1 항에 있어서,
    상기 금속막은 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.
  6. 제 1 항에 있어서,
    상기 비트라인은 텅스텐 막으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  7. 제 1 항에 있어서,
    상기 하드 마스크는 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  8. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계는 상기 층간절연막 상에 상기 비트라인과 수직방향으로 라인형태의 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로하여 상기 층간절연막을 식각하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
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