TWI736476B - 半導體裝置及製造方法 - Google Patents

半導體裝置及製造方法 Download PDF

Info

Publication number
TWI736476B
TWI736476B TW109140717A TW109140717A TWI736476B TW I736476 B TWI736476 B TW I736476B TW 109140717 A TW109140717 A TW 109140717A TW 109140717 A TW109140717 A TW 109140717A TW I736476 B TWI736476 B TW I736476B
Authority
TW
Taiwan
Prior art keywords
integrated passive
passive device
layer
rewiring structure
die
Prior art date
Application number
TW109140717A
Other languages
English (en)
Other versions
TW202121641A (zh
Inventor
鄭心圃
莊博堯
陳碩懋
許峯誠
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202121641A publication Critical patent/TW202121641A/zh
Application granted granted Critical
Publication of TWI736476B publication Critical patent/TWI736476B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016—Thin-film circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

提供半導體裝置及製造方法，其中利用整合型扇出製程將多個整合被動裝置整合在一起，以形成具有較小覆蓋區的較大裝置。在具體的實施例中，所述多個整合被動裝置是電容器，一旦堆疊在一起，就可以被利用以提供總電容大於任何具有相似覆蓋區的單個被動裝置所能獲得的總電容。

Description

半導體裝置及製造方法
本發明實施例是關於半導體製造技術，特別是關於半導體裝置及其製造方法。
由於持續提升各種電子部件（例如電晶體、二極體、電阻器、電容器等）的整合密度，半導體產業經歷了快速的成長。在多數情況下，反覆（iterative）降低最小部件尺寸可以提高整合密度，藉此將更多組件整合到給定區域中。隨著對縮減電子裝置的需求的增長，已經出現對更小且更具創造性的半導體晶粒的封裝技術的需求。這種封裝系統的一個範例是堆疊封裝（Package-on-Package，PoP）技術。在PoP裝置中，頂部半導體封裝堆疊在底部半導體封裝的頂部，以提供高級別的整合和組件密度。PoP技術通常能夠在印刷電路板（printed circuit board，PCB）上生產功能增強且覆蓋區小的半導體裝置。
根據一些實施例提供半導體裝置。此半導體裝置包含：第一整合被動裝置；封裝第一整合被動裝置的第一模製化合物；在第一整合被動裝置上方並與第一整合被動裝置電連接的重佈線結構；在重佈線結構之與第一整合被動裝置相反的一側的第二整合被動裝置，其中第二整合被動裝置藉由重佈線結構與第一整合被動裝置電連接；以及封裝第二整合被動裝置的第二模製化合物。
根據另一些實施例提供半導體裝置。此半導體裝置包含：第一重佈線結構；接合到第一重佈線結構的第一功能晶粒；以及接合到第一重佈線結構的第一整合被動裝置堆疊，此第一整合被動裝置堆疊包含：第二重佈線結構；在第二重佈線結構上方的第一整合被動裝置；在第一整合被動裝置上方的第三重佈線結構，第三重佈線結構藉由第一導孔連接到第二重佈線結構；及在第三重佈線結構上方的第二整合被動裝置。
根據又另一些實施例提供半導體裝置的製造方法。此方法包含：在載體晶圓上方形成第一重佈線結構；在第一重佈線結構上方形成導孔；將第一整合被動裝置放置在與導孔相鄰的第一重佈線結構上；用封裝膠密封第一整合被動裝置和導孔；在封裝膠上方形成第二重佈線結構並與導孔電連接；以及將第二整合被動裝置放置在第二重佈線結構上並與導孔電連接。
以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用於限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。另外，本發明實施例在不同範例中可重複使用參考數字及/或字母。此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，本文可能使用空間相對用語，例如「在……下方」、「在……之下」、「下」、「在……上方」、「上」及類似的用詞，這些空間相對用語是為了便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語包含使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則在此所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據一些實施例，第1～5圖繪示在形成第一整合被動裝置（integrated passive device，IPD）堆疊500（第1圖中未完整繪示，而在第5A圖中繪示）的製程期間的中間步驟的剖面示意圖。繪示第一封裝區100A，其可以鄰近第二封裝區（未單獨繪示），並封裝一或多個第一整合被動裝置晶粒50A以在每個封裝區（例如第一封裝區100A和第二封裝區）中形成整合型電路封裝。整合型電路封裝也可以被稱為整合型扇出（integrated fan-out，InFO）封裝。
在第1圖中，提供載體基板102，並且在載體基板102上形成剝離層104。載體基板102可以是玻璃載體基板、陶瓷載體基板或類似的基板。載體基板102可以是晶圓，使得可以在載體基板102上同時形成多個封裝。
剝離層104可以由以聚合物為主的材料形成，可以將剝離層104與載體基板102一起從將在後續步驟中形成的上覆結構（例如背面重佈線結構106）移除。在一些實施例中，剝離層104是以環氧樹脂為主的隔熱材料，其在加熱時會失去黏著性，例如光熱轉換（light-to-heat-conversion，LTHC）剝離塗層。在其他實施例中，剝離層104可以是紫外線（ultra-violet，UV）膠，當暴露於紫外光時失去黏著性。剝離層104可以以液體的形式塗佈並固化、可以是層壓在載體基板102上的層壓膜、或者可以是類似的材料。剝離層104的頂表面可以是水平的並且可以具有高度的平面性。
第1圖還繪示可以在剝離層104上形成背面重佈線結構106。在繪示的實施例中，背面重佈線結構106包含介電層108、一或多個金屬化圖案110（有時被稱為重佈線層或重佈線）和一或多個介電層112。背面重佈線結構106是可選的。在一些實施例中，在剝離層104上形成沒有金屬化圖案的介電層替代背面重佈線結構106。
介電層108可以形成在剝離層104上。介電層108的底表面可以接觸剝離層104的頂表面。在一些實施例中，介電層108由聚合物形成，例如聚苯並雙㗁唑（polybenzoxazole，PBO）、聚醯亞胺（polyimide）、苯環丁烯（benzocyclobutene，BCB）或類似的材料。在其他實施例中，介電層108由氮化物形成，例如氮化矽；由氧化物形成，例如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、摻硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）或類似的材料；或類似的材料。介電層108可以藉由任何合適的沉積製程形成，例如旋轉塗佈（spin coating）、化學氣相沉積（CVD）、層壓、類似的方法或前述之組合。
金屬化圖案110可以形成在介電層108上。作為形成金屬化圖案110的範例，在介電層108上方形成晶種層。在一些實施例中，晶種層是金屬層，其可以是單層或包含由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包含鈦層和在鈦層上方的銅層。可以使用例如物理氣相沉積（physical vapor deposition，PVD）或類似的製程來形成晶種層。然後，在晶種層上形成光阻並將光阻圖案化。可以藉由旋轉塗佈或類似的製程來形成光阻，並且可以將光阻曝光來圖案化。光阻的圖案對應於金屬化圖案110。圖案化形成穿過光阻的開口以暴露出晶種層。在光阻的開口中和晶種層的露出部分上形成導電材料。可以藉由鍍覆（plating）來形成導電材料，例如電鍍或無電鍍或類似的製程。導電材料可以包含金屬，例如銅、鈦、鎢、鋁或類似的材料。然後，移除光阻和晶種層上未形成導電材料的部分。光阻的移除可以藉由合適的灰化（ashing）或剝離（stripping）製程，例如使用氧電漿或類似的方法。一旦移除了光阻，就移除晶種層的露出部分，例如藉由使用合適的蝕刻製程，例如藉由濕式或乾式蝕刻。晶種層和導電材料的剩餘部分形成金屬化圖案110。
介電層112可以形成在金屬化圖案110和介電層108上。在一些實施例中，介電層112由聚合物形成，聚合物可以是感光材料，例如聚苯並雙㗁唑（PBO）、聚醯亞胺、苯環丁烯（BCB）或類似的材料，可以使用微影遮罩將介電層112圖案化。在其他實施例中，介電層112由氮化物形成，例如氮化矽；氧化物，例如氧化矽、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻硼的磷矽酸鹽玻璃（BPSG）；或類似的材料。介電層112的形成可以藉由旋轉塗佈、層壓、化學氣相沉積、類似的方法或前述之組合。然後，將介電層112圖案化以形成暴露出金屬化圖案110的一部分的開口。可以藉由合適的製程來形成圖案化，舉例來說，當介電層112是感光材料時，藉由將介電層112曝光，或藉由使用例如非等向性蝕刻。如果介電層112是感光材料，則可以在曝光之後顯影介電層112。
應理解的是，背面重佈線結構106可以包含任意數量的介電層和金屬化圖案，例如一或多層介電層和金屬化圖案。如果要形成更多的介電層和金屬化圖案，則可以重複前述步驟和製程。金屬化圖案可以包含導線和導電導孔。可以在金屬化圖案的形成期間藉由在下方的介電層的開口中形成晶種層和金屬化圖案的導電材料來形成導電導孔。因此，導電導孔可以互連並電耦合各種導線。
在第2A圖中，在開口中形成第一導孔116並從背面重佈線結構106的最頂部介電層（例如介電層112）延伸開。作為形成第一導孔116的範例，在背面側重佈線結構106上方（例如在介電層112和金屬化圖案110的由開口露出的部分上）形成晶種層（未繪示）。在一些實施例中，晶種層是金屬層，其可以是單層或包含由不同材料形成的多個子層的複合層。在特定實施例中，晶種層包含鈦層和在鈦層上方的銅層。可以使用例如物理氣相沉積或類似的製程來形成晶種層。在晶種層上形成光阻並將光阻圖案化。可以藉由旋轉塗佈或類似的製程來形成光阻，並且可以將光阻曝光來圖案化。光阻的圖案對應於導電導孔。圖案化形成穿過光阻的開口以暴露出晶種層。在光阻的開口中和晶種層的露出部分上形成導電材料。可以藉由鍍覆來形成導電材料，例如電鍍或無電鍍或類似的製程。導電材料可以包含金屬，例如銅、鈦、鎢、鋁或類似的材料。然後，移除光阻和晶種層上未形成導電材料的部分。光阻的移除可以藉由合適的灰化或剝離製程，例如使用氧電漿或類似的方法。一旦移除了光阻，就移除晶種層的露出部分，例如藉由使用合適的蝕刻製程，例如藉由濕式或乾式蝕刻。晶種層和導電材料的剩餘部分形成第一導孔116。
第2A圖還繪示使用例如取放（pick-and-place）製程，藉由黏著劑221將一或多個或二或多個整合被動裝置晶粒50黏著至介電層112。在每個封裝區（例如第一封裝區100A）中黏著期望類型和數量的整合被動裝置晶粒50。在繪示的實施例中，多個整合被動裝置晶粒50彼此相鄰地黏著，包含第一整合被動裝置晶粒50A和第二整合被動裝置晶粒50B。第一整合被動裝置晶粒50A和第二整合被動裝置晶粒50B可以是包含被動部件的晶粒，例如深溝槽電容器（具有例如MOM或MIM電容器）、多層陶瓷電容器（multi-layer ceramic capacitors，MLCC）、線圈電感器、薄膜電阻器、微帶線（microstriplines）、阻抗匹配（impedance matching）元件、換衡器（baluns）、前述之組合或類似的元件。
第2B～2C圖繪示第一整合被動裝置晶粒50A的近視圖，第2C圖繪示第2B圖中的虛線框201的近視圖。如在第2C圖中可以看出的，在第一整合被動裝置晶粒50A是深溝槽電容器晶粒的實施例中，第一整合被動裝置晶粒50A可以包含第二基板203和開口205，開口205填充有交替的導電材料207和介電材料209的多層。第一整合被動裝置晶粒50A可以包含以並聯配置互連的多個深溝槽電容器，並且每個深溝槽電容器包含以導電材料207和介電材料209填充的兩個開口205。第二基板203可以包含摻雜或未摻雜的塊體矽、或絕緣體上覆矽（silicon-on-insulator，SOI）基板的主動層。總體而言，絕緣體上覆矽基板包含半導體材料層，例如矽、鍺、矽鍺、絕緣體上覆矽、絕緣體上覆矽鍺（silicon germanium on insulator，SGOI）或前述之組合。可以使用的其他基板包含多層基板、漸變（gradient）基板或混合取向（hybrid orientation）基板。
開口205形成在第二基板203內，以符合使用導電材料207和介電材料209形成深溝槽電容器的情況。在一實施例中，可以使用一或多種光學微影遮罩和蝕刻製程來形成開口205，例如使用光罩，隨後進行非等向性蝕刻製程以移除第二基板203的部分。然而，可以利用任何合適的製程。
一旦形成開口205，就可以沉積襯層211以襯於開口205，隨後是一系列導電材料207和介電材料209的交替層。在一實施例中，襯層211可以是介電材料，例如氧化矽，導電材料207可以是導電材料。例如氮化鈦，並且介電材料209可以是高介電常數介電材料的一或多層，例如氧化鋯、氧化鋁、氧化鉿或類似的材料。可以使用沉積製程來沉積每一層，例如化學氣相沉積、物理氣相沉積、原子層沉積、前述之組合或類似的製程，直到存在四層導電材料207和四層介電材料209。然而，可以使用任何合適的材料、製程和交替層的數量。
一旦形成導電材料207的層和介電材料209的層，就可以將這些層圖案化（例如藉由一或多個光學微影遮罩和蝕刻製程），可以沉積接觸蝕刻停止層，並且可以形成連到上方的金屬化層215的接觸件213。在一實施例中，可以使用鑲嵌或雙鑲嵌製程來形成接觸件213和其上的金屬化層215，例如藉由先沉積介電層（未單獨繪示）、將介電層圖案化以露出下方的導電材料、用另一種導電材料過填充開口、以及將導電材料平坦化以形成接觸件213和金屬化層215。然而，可以利用任何合適的方法來形成接觸件213和金屬化層215。
現在回到第2B圖，一旦已經形成所需數量的金屬化層215，就可以形成外部晶粒接觸件217，以提供到內部形成的電容器的外部連接。在一實施例中，外部晶粒接觸件217可以是導電柱，例如銅柱，並且可以包含一或多種導電材料，例如銅、鎢、其他導電金屬或類似的材料，並且可以例如藉由具有晶種層和放置並圖案化的光阻的電鍍、無電鍍或類似的方法來形成。在一實施例中，使用電鍍製程，其中將晶種層和光阻浸沒（submerged）或浸入（immersed）電鍍溶液中，例如含有硫酸銅（CuSO 4）的溶液中。晶種層表面電連接到外部DC電源的負極側，使得晶種層在電鍍製程中作為陰極。固態導電陽極（例如銅陽極）也浸入溶液中，並連接到電源的正極側。來自陽極的原子溶解到溶液中，陰極（例如晶種層）從中獲取溶解的原子，藉此電鍍在光阻的開口內的晶種層的暴露導電區。一旦形成，就可以移除光阻並且可以移除下方的暴露出的晶種層。
在另一實施例中，外部晶粒接觸件217可以是接觸凸塊，例如微凸塊（microbumps）或控制塌陷晶片連接（controlled collapse chip connection，C4）凸塊，並且可以包含例如錫的材料或其他合適的材料，例如銀或銅。在外部晶粒接觸件217是接觸凸塊的實施例中，外部晶粒接觸件217可以包含例如錫的材料、或其他合適的材料，例如銀、無鉛錫或銅。在外部晶粒接觸件217是錫焊料凸塊的實施例中，外部晶粒接觸件217的形成可以經由這種常用方法，例如蒸鍍、電鍍、印刷、焊料轉移、球放置等來初始形成錫層至厚度例如為約100 μm。一旦在結構上形成錫層，就可以進行回焊（reflow）以將材料形成為所需的凸塊形狀。
一旦形成了外部晶粒接觸件217，就可以在外部晶粒接觸件217上方形成鈍化層219。在一實施例中，鈍化層219可以是聚苯並雙㗁唑（PBO），但可以使用任何合適的材料，例如聚醯亞胺或聚醯亞胺衍生物。可以使用例如旋轉塗佈製程將鈍化層219放置到約5 μm至約25 μm的厚度，例如約7 μm，但是可以使用任何合適的方法和厚度。一旦就位，就可以使用例如化學機械研磨製程將鈍化層219與外部晶粒接觸件217平坦化。
另外，雖然已經描述形成外部晶粒接觸件217並接著被鈍化層219包圍的製程，但此順序僅是範例，而非用於限制。反之，也可以利用任何適當順序的製程步驟，例如先沉積鈍化層219，將鈍化層219圖案化以形成用於外部晶粒接觸件217的開口，然後在開口內形成外部晶粒接觸件217。可以利用用於形成外部晶粒接觸件217和鈍化層219的任何合適的製程，並且所有這樣的製程完全包含在實施例的範圍內。
在一些實施例中，第一整合被動裝置晶粒50A和第二整合被動裝置晶粒50B可以在相同技術節點的製程中形成，或者可以在不同技術節點的製程中形成。舉例來說，第一整合被動裝置晶粒50A可以具有比第二整合被動裝置晶粒50B更先進的製程節點。第一整合被動裝置晶粒50A和50B可以具有不同的尺寸（例如不同的高度及/或表面積），或者可以具有相同的尺寸（例如相同的高度及/或表面積）。
回到第2A圖，將黏著劑221放置在第一整合被動裝置晶粒50A和50B的背面上，並將第一整合被動裝置晶粒50A和50B黏到背面重佈線結構106上，例如黏到介電層112上。黏著劑221可以是任何合適的黏著劑、環氧樹脂、晶粒貼合膜（die attach film，DAF）或類似的材料。黏著劑可以施加到第一整合被動裝置晶粒50A和50B的背面，或者可以施加在載體基板102的表面上方。舉例來說，在單片化（singulating）以分開第一整合被動裝置晶粒50A和50B之前，黏著劑可以施加到第一整合被動裝置晶粒50A和50B的背面。
在第3圖中，在各種組件上及其周圍形成封裝膠（encapsulant）120，以形成第一整合被動裝置堆疊500的第一底層301。在形成之後，封裝膠120封裝第一導孔116和第一整合被動裝置晶粒50A和50B。封裝膠120可以是模製化合物（molding compound）、環氧樹脂或類似的材料。封裝膠120的施加可以藉由壓縮模製、轉移模製（transfer molding）或類似的方法，並且可以形成在載體基板102上方，使得第一導孔116及/或第一整合被動裝置晶粒50A和50B被埋入或覆蓋。封裝膠120還形成在整合被動裝置晶粒50之間的間隙區域中。封裝膠120可以以液體或半液體形式被施加，隨後被固化。
第3圖還繪示在封裝膠120上進行平坦化製程以暴露出第一導孔116和外部晶粒接觸件217。平坦化製程還可以移除第一導孔116、鈍化層219及/或外部晶粒接觸件217的材料，直到暴露出外部晶粒接觸件217和第一導孔116。在平坦化製程之後，第一導孔116、外部晶粒接觸件217、鈍化層219和封裝膠120的頂表面共平面。舉例來說，平坦化製程可以是化學機械研磨（chemical-mechanical polish，CMP）、磨削（grinding）製程或類似的製程。在一些實施例中，舉例來說，如果第一導孔116及/或外部晶粒接觸件217已經暴露出來，則可以省略平坦化。
一旦形成，第一底層301可以具有有助於降低第一整合被動裝置堆疊500的總覆蓋區的尺寸，同時仍然獲得期望參數（例如電容）的增加。舉例來說，第一整合被動裝置晶粒50A中的第一個可以具有約40 μm至約500 μm的第一高度H 1，例如約90 μm，而整合被動裝置晶粒50B中的第二個可以具有第二高度H 2，其等於或不同於第一高度H 1，例如第二高度H 2為約40 μm至約500 μm，例如約90 μm。類似地，整合被動裝置晶粒50A中的第一個可以具有約0.1 mm至約20 mm的第一寬度W 1，例如約5 mm，而整合被動裝置晶粒50B中的第二個可以具有第二寬度W 2，其等於或不同於第一寬度W 1，例如第二寬度W 2為約0.1 mm至約20 mm，例如約5 mm。然而，可以使用任何合適的尺寸。
類似地，封裝膠120可以具有第三高度H 3，其大於第一高度H 1和第二高度H 2，例如約50 μm至約700 μm，例如約100 μm。背面重佈線結構106可以具有小於第三高度H 3的第四高度H 4，例如第四高度H 4為約10 μm至約150 μm，例如約40 μm。然而，封裝膠120和背面重佈線結構106可以使用任何合適的高度。
最後，第一整合被動裝置晶粒50A中的第一個可以與封裝膠120的邊緣隔開。在一實施例中，第一整合被動裝置晶粒50A中的第一個可以以第三寬度W 3隔開，第三寬度W 3小於第一寬度W 1，例如第三寬度W 3為約50 μm至約2000 μm，例如約500 μm。然而，可以使用任何合適的尺寸。
在第4圖中，在封裝膠120、第一導孔116和第一整合被動裝置晶粒50A和50B上方形成正面重佈線結構122，並與第一導孔116和外部晶粒接觸件217電連接。正面重佈線結構122包含介電層124、128和132；以及金屬化圖案126、130和134。金屬化圖案也可以稱為重佈線層或重佈線。正面重佈線結構122繪示為具有三層金屬化圖案的範例。可以在正面重佈線結構122中形成更多或更少的介電層和金屬化圖案。如果要形成更少的介電層和金屬化圖案，則可以省略以下討論的步驟和製程。如果要形成更多的介電層和金屬化圖案，則可以重複以下討論的步驟和製程。
在一實施例中，介電層124沉積在封裝膠120、第一導孔116和外部晶粒接觸件217上。在一些實施例中，介電層124由感光材料形成，例如聚苯並雙㗁唑（PBO）、聚醯亞胺、苯環丁烯（BCB）或類似的材料，可以使用微影遮罩將介電層124圖案化。可以藉由旋轉塗佈、層壓、化學氣相沉積、類似的方法或前述之組合來形成介電層124。然後，將介電層124圖案化。圖案化形成開口以暴露出外部晶粒接觸件217和第一導孔116的一部分。舉例來說，當介電層124是感光材料時，藉由將介電層124曝光，或藉由使用例如非等向性蝕刻。如果介電層124是感光材料，則可以在曝光之後顯影介電層124。
然後形成金屬化圖案126。金屬化圖案126包含在介電層124的主表面上並沿著介電層124的主表面延伸的線部分（也稱為導電線）。金屬化圖案126還包含延伸穿過介電層124的導孔部分（也稱為導電導孔）以物理和電耦合第一導孔116和整合被動裝置晶粒50。作為形成金屬化圖案126的範例，在介電層124上方和在延伸穿過介電層124的開口中形成晶種層。在一些實施例中，晶種層是金屬層，其可以是單層或包含由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包含鈦層和在鈦層上方的銅層。可以使用例如物理氣相沉積或類似的製程形成晶種層。然後，在晶種層上形成光阻並將光阻圖案化。可以藉由旋轉塗佈或類似的製程形成光阻，並且可以將光阻曝光以用於圖案化。光阻的圖案對應於金屬化圖案126。圖案化形成穿過光阻的開口以暴露出晶種層。然後在光阻的開口中和晶種層的露出部分上形成導電材料。可以藉由鍍覆來形成導電材料，例如電鍍或無電鍍或類似的製程。導電材料可以包含金屬，例如銅、鈦、鎢、鋁或類似的材料。導電材料和晶種層下方的部分的組合形成金屬化圖案126。移除光阻和晶種層上未形成導電材料的部分。光阻的移除可以藉由合適的灰化或剝離製程，例如使用氧電漿或類似的方法。一旦移除了光阻，就移除晶種層的露出部分，例如藉由使用合適的蝕刻製程，例如藉由濕式或乾式蝕刻。
介電層128沉積在金屬化圖案126和介電層124上。介電層128可以採用與介電層124相似的方式形成，並且可以由與介電層124相似的材料形成。一旦形成，就可以使用例如光學微影遮罩和蝕刻製程來圖案化介電層128，以暴露出金屬化圖案126的下方的部分。然而，可以使用任何合適的方法和材料。
然後形成金屬化圖案130。金屬化圖案130包含在介電層128的主表面上並沿著介電層128的主表面延伸的線部分。金屬化圖案130還包含延伸穿過介電層128以物理和電耦合金屬化圖案126的導孔部分。金屬化圖案130可以採用與金屬化圖案126相似的方式和相似的材料。在一些實施例中，金屬化圖案130具有與金屬化圖案126不同的尺寸。舉例來說，金屬化圖案130的導線及/或導孔可以比金屬化圖案126的導線及/或導孔更寬或更厚。此外，金屬化圖案130可以形成為比金屬化圖案126更大的節距。
介電層132沉積在金屬化圖案130和介電層128上。介電層132可以採用與介電層124相似的方式形成，並且可以由與介電層124相似的材料形成。一旦形成，就可以使用例如光學微影遮罩和蝕刻製程來圖案化介電層132以暴露出金屬化圖案130的下方的部分。然而，可以使用任何合適的方法和材料。
然後形成金屬化圖案134。在繪示的實施例中，金屬化圖案134僅包含延伸穿過介電層132以物理和電耦合金屬化圖案130的導孔部分，但其他實施例在導孔部分之外還可以利用線部分。金屬化圖案134可以採用與金屬化圖案126相似的方式和相似的材料形成。然而，可以使用任何合適的方法，例如鑲嵌製程或雙鑲嵌製程，並且可以使用任何合適的材料。
金屬化圖案134是正面重佈線結構122的最上層金屬化圖案。如此一來，正面重佈線結構122的所有中間金屬化圖案（例如金屬化圖案126和130）設置在金屬化圖案134與第一整合被動裝置晶粒50A和50B之間。在一些實施例中，金屬化圖案134具有與金屬化圖案126和130不同的尺寸。舉例來說，金屬化圖案134的導線及/或導孔可以比金屬化圖案126和130的導線及/或導孔更寬或更厚。此外，金屬化圖案134可以形成為比金屬化圖案130更大的節距。
第5A圖繪示第二整合被動裝置晶粒50C和50D的放置。在一實施例中，第二整合被動裝置晶粒50C和50D可以類似於第一整合被動裝置晶粒50A和50B，並且被設計為與第一整合被動裝置晶粒50A和50B一起運作，以提供比在這麼小的覆蓋區中可能提供的功能還更強大的功能。舉例來說，在第一整合被動裝置晶粒50A和50B以及第二整合被動裝置晶粒50C和50D是電容器晶粒（例如深溝槽電容器晶粒）的實施例中，相較於單層裝置所能達到的，第一整合被動裝置晶粒50A和50B以及第二整合被動裝置晶粒50C和50D的組合運作以在較小的覆蓋區提供較大的電容。
在一實施例中，第二整合被動裝置晶粒50C和50D可以類似於第一整合被動裝置晶粒50A和50B，例如具有在其中和其上形成有深溝槽電容器的第三基板503（類似於第二基板203）、第二外部晶粒接觸件505（類似於外部晶粒接觸件217）和第二鈍化層511（類似於鈍化層219）。然而，可以使用任何合適的結構。
在一實施例中，第二整合被動裝置晶粒50C和50D可以使用例如取放製程來放置成與金屬化圖案134接觸，以使第二外部晶粒接觸件505與金屬化圖案134物理接觸。一旦物理接觸，第二整合被動裝置晶粒50C和50D可以使用任何合適的接合製程連接到金屬化圖案134，例如熔融接合、混合接合、金屬對金屬接合、前述之組合或類似的製程。然而，可以使用任何合適的接合製程。
第5A圖還繪示在第二整合被動裝置晶粒50C和50D上和周圍形成封裝膠136，以形成第一整合被動裝置堆疊500的第一頂層501。在形成之後，封裝膠136密封第二整合被動裝置晶粒50C和50D。封裝膠136可以是模製化合物、環氧樹脂或類似的材料。封裝膠136的施加可以藉由壓縮模製、轉移模製或類似的方法，並且可以形成在載體基板102上方，使得第二整合被動裝置晶粒50C和50D被埋入或覆蓋。封裝膠136還形成在第二整合被動裝置晶粒50C和50D之間的間隙區域中。封裝膠136可以以液體或半液體形式被施加，隨後被固化。
在一實施例中，第二整合被動裝置晶粒50C的第五高度H 5可以為約40 μm至約500 μm，例如約90 μm。第二整合被動裝置晶粒50D的第六高度H 6可以等於、大於或小於第五高度H 5，例如第六高度H 6為約40 μm至約500 μm，例如約90 μm。然而，可以利用任何合適的高度。
另外，封裝膠136可以形成為第七高度H 7，其大於第五高度H 5和第六高度H 6兩者。舉例來說，封裝膠136可以形成為具有第七高度H 7，第七高度H 7為約50 μm至約700 μm，例如約100 μm。然而，可以利用任何合適的高度。
最後，第二整合被動裝置晶粒50C中的第一個可以與封裝膠136的邊緣隔開。在一實施例中，第二整合被動裝置晶粒50C中的第一個可以以第四寬度W 4隔開，第四寬度W 4大於、小於或等於第三寬度W 3（在第一底層301內），例如第四寬度W 4為約50 μm至約2000 μm，例如約500 μm。在第四寬度W 4大於第三寬度W 3的實施例中，此結構可以更好地平衡整個結構的翹曲。然而，在第四寬度W 4大於第三寬度W 3的實施例中，第二整合被動裝置晶粒50C可以更大，產生更高的總電容。然而，可以使用任何合適的尺寸。
第5A圖還繪示載體基板剝離（de-bonding），以將載體基板102與背面重佈線結構106（例如介電層108）拆離（detach）（或「剝離」）。剝離的步驟包含對剝離層104投射例如雷射或UV光的光，使得剝離層104在光的熱量下分解並且可以移除載體基板102。然後翻轉結構並放置在膠帶上。
導電連接器152形成為延伸穿過介電層108以接觸金屬化圖案110。在一實施例中，可以藉由先形成穿過介電層108的開口以暴露金屬化圖案110的部分來放置導電連接器152。舉例來說，可以使用雷射鑽孔、蝕刻或類似的方法來形成開口。導電連接器152可以是接觸凸塊，例如微凸塊或控制塌陷晶片連接（C4）凸塊，並且可以包含例如錫的材料或其他合適的材料，例如銀或銅。在導電連接器152是接觸凸塊的實施例中，導電連接器152可以包含例如錫的材料、或其他合適的材料，例如銀、無鉛錫或銅。在導電連接器152是錫焊料凸塊的實施例中，導電連接器152的形成可以經由這種常用方法，例如蒸鍍、電鍍、印刷、焊料轉移（solder transfer）、球放置等來初始形成錫層至厚度例如為約100 μm。一旦在結構上形成錫層，就可以進行回焊以將材料形成為所需的凸塊形狀。
在其他實施例中，導電連接器152可以是導電柱，例如銅柱，並且可以包含一或多種導電材料，例如銅、鎢、其他導電金屬或類似的材料，並且可以例如藉由具有晶種層和放置並圖案化的光阻的電鍍、無電鍍或類似的方法來形成。在一實施例中，使用電鍍製程，其中將晶種層和光阻浸沒或浸入電鍍溶液中，例如含有硫酸銅（CuSO 4）的溶液中。晶種層表面電連接到外部DC電源的負極側，使得晶種層在電鍍製程中作為陰極。固態導電陽極（例如銅陽極）也浸入溶液中，並連接到電源的正極側。來自陽極的原子溶解到溶液中，陰極（例如晶種層）從中獲取溶解的原子，藉此電鍍在光阻的開口內的晶種層的暴露導電區。一旦形成，就可以移除光阻並且可以移除下方的暴露出的晶種層。
另外，導電連接器152可以沿著介電層108的底部以行和列的陣列設置。此外，每一行可以僅包含接地連接，而相鄰的行可以僅包含電源連接。如此一來，沿著介電層108的底部存在平行的接地線和電源線。然而，可以使用任何合適的配置。
一旦已經封裝第二整合被動裝置晶粒50C和50D，就藉由沿著切割線區（例如在第一封裝區100A與其他封裝區之間）切割來進行單片化製程，以形成第一整合被動裝置堆疊500。結果，單片後的第一整合被動裝置堆疊500來自第一封裝區100A。然而，可以使用任何合適的分割製程。
第5B圖繪示等效電路，其表示第一整合被動裝置堆疊500可以實現的等效電容。在此實施例中，從第一底層301可獲得的電容（C a）顯示在虛線框507中（其中各個電容器的各個電容標示為C 1、C 2等），而從第一頂層501可獲得的電容（C b）顯示在虛線框509中（其中各個電容器的各個電容標示為C 1、C 2等）。可以看出，藉由在每個整合被動裝置晶粒（例如第一整合被動裝置晶粒50A和50B以及第二整合被動裝置晶粒50C和50D）中堆疊和互連電容器，可以將整合被動裝置晶粒以並聯配置互連。如此一來，用於第一整合被動裝置堆疊500的總電容（C T）可以是可從第一底層301獲得的電容（C a）和可從第一頂層501獲得的電容（C b）之和（例如C T=C a+C b）。如此一來，可以在不增加總覆蓋區的情況下獲得更大的電容。
第6圖繪示第一整合被動裝置堆疊500放置到第三重佈線結構138上。在一實施例中，第三重佈線結構138的形成可以類似於背面重佈線結構106。舉例來說，第三重佈線結構138可以在載體基板（未單獨繪示）上形成，然後可以暴露出第三重佈線結構138的一或多個側面，以提供用於進一步接合的位置。然而，可以利用任何合適的製程和材料來形成第三重佈線結構138。
一旦已經形成第三重佈線結構138，就可以將第一整合被動裝置堆疊500附接到第三重佈線結構138。在一實施例中，可以使用例如取放製程將第一整合被動裝置堆疊500放置成與第三重佈線結構138接觸。一旦物理接觸，就可以使用任何合適的接合製程將第一整合被動裝置堆疊500接合到第三重佈線結構138，例如回焊製程、熔融接合製程、混合接合製程、金屬對金屬接合製程、前述之組合或類似的製程。
第6圖還繪示除了第一整合被動裝置堆疊500之外，第一功能晶粒60A和第二功能晶粒60B也被接合到第三重佈線結構138。在一實施例中，第一功能晶粒60A可以是邏輯裝置，例如單晶片系統（system-on-a-chip，SoC）、中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）、微控制器或類似的裝置。第二功能晶粒60B可以是儲存裝置，例如高頻寬記憶體（high bandwidth memory，HBM）模組、動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、靜態隨機存取記憶體（static random access memory，SRAM）晶粒、混合記憶體立方體（hybrid memory cube，HMC）模組或類似的裝置。在一些實施例中，第一功能晶粒60A可以是SoC晶粒，而第二功能晶粒60B可以是高頻寬記憶體。第一功能晶粒60A和第二功能晶粒60B可以在相同技術節點的製程中形成，或者可以在不同技術節點的製程中形成。舉例來說，第一功能晶粒60A可以具有比第二功能晶粒60B更先進的製程節點。第一功能晶粒60A和第二功能晶粒60B可以具有不同的尺寸（例如不同的高度及/或表面積），或者可以具有相同的尺寸（例如相同的高度及/或表面積）。
在一實施例中，可以使用例如取放製程將第一功能晶粒60A和第二功能晶粒60B放置成與第三重佈線結構138接觸，從而外部接觸件（在一些實施例中類似於導電連接器152）被放置成與第三重佈線結構138的導電部分物理接觸。一旦物理接觸，就可以使用任何合適的接合製程將第一功能晶粒60A和第二功能晶粒60B接合到第三重佈線結構138，例如回焊製程、熔融接合製程、混合接合製程、金屬對金屬接合製程、前述之組合或類似的製程。
在一些實施例中，在第三重佈線結構138與第一功能晶粒60A之間、在第三重佈線結構138與第二功能晶粒60B之間、以及在第三重佈線結構138與第一整合被動裝置堆疊500之間形成底膠（underfill）144。底膠144可以降低應力並保護由導電連接器152的回焊引起的接合。底膠144可以在第一功能晶粒60A、第二功能晶粒60B和第一整合被動裝置500堆疊附接之後藉由毛細流動（capillary flow）製程形成，或者可以在附接第一功能晶粒60A、第二功能晶粒60B和第一整合被動裝置堆疊500之前藉由適當的沉積方法形成。
第6圖還繪示在第一功能晶粒60A、第二功能晶粒60B和第一整合被動裝置堆疊500上和周圍形成封裝膠146，以形成第一封裝結構601。在一實施例中，封裝膠146可以是模製化合物、環氧樹脂或類似的材料。封裝膠146的施加可以藉由壓縮模製、轉移模製或類似的方法，並且可以圍繞第一功能晶粒60A、第二功能晶粒60B和第一整合被動裝置堆疊500，使得第一整合被動裝置堆疊500、第一功能性晶粒60A和第二功能性晶粒60B被埋入或覆蓋。封裝膠146還形成在第一整合被動裝置堆疊500、第一功能晶粒60A和第二功能晶粒60B之間的間隙區域中。封裝膠146可以以液體或半液體形式被施加，然後被固化。
第6圖也繪示對封裝膠120進行平坦化製程。平坦化製程也可以移除第一整合被動裝置堆疊500、第一功能晶粒60A和第二功能晶粒60B的材料。在平坦化製程之後，第一整合被動裝置堆疊500、第一功能晶粒60A、第二功能晶粒60B和封裝膠146的頂表面共平面。舉例來說，平坦化製程可以是化學機械研磨（CMP）、磨削製程或類似的製程。在一些實施例中，可以省略平坦化。
一旦放置封裝膠146，就可以將第二導電連接器603放置或形成在第三重佈線結構138之相對於第一整合被動裝置堆疊500的一側。在一實施例中，第二導電連接器603可以類似於導電連接器152，例如為導電球（例如焊球）或導電柱。然而，可以使用任何合適的材料和方法。
第7圖繪示，一旦已經封裝第一整合被動裝置堆疊500、第一功能晶粒60A和第二功能晶粒60B，第一封裝結構601就可以被附接到基板150。在一實施例中，基板150可以包含絕緣核心，例如玻璃纖維增強樹脂核心。一種例示性核心材料是玻璃纖維樹脂，例如FR4。在其他實施例中，核心材料包含雙馬來亞醯胺-三嗪（bismaleimide-triazine，BT）樹脂、其他印刷電路板（PCB）材料或薄膜。例如味之素增層膜（Ajinomoto build-up film，ABF）的增層膜或其他層壓材料也可以用於基板150。
基板150可以包含主動和被動裝置（未繪示）。可以使用多種裝置來產生設計的結構和功能要求，例如電晶體、電容器、電阻器、前述之組合或類似的裝置。可以使用任何合適的方法來形成裝置。
基板150也可以在絕緣核心的任一側上包含金屬化層和導電導孔208。金屬化層可以形成在主動和被動裝置上，並且被設計為連接各種裝置以形成功能電路。金屬化層可以由介電質（例如低介電常數介電材料）和導電材料（例如銅）的交替層形成，具有將導電材料層互連的導孔，並且可以藉由任何合適的製程（例如沉積、鑲嵌、雙鑲嵌或類似的製程）形成。在其他實施例中，基板150大致上沒有主動和被動裝置。
基板150可以在基板150的第一側上具有接合墊204，並且在基板150的第二側上具有接合墊206，基板150的第二側與第一側相反，以耦合至第二導電連接器603。在一些實施例中，藉由在基板150的第一側和第二側上的介電層（未繪示）中形成凹槽（未繪示）來形成接合墊204和206。凹槽的形成允許接合墊204和206被嵌入介電層中。在其他實施例中，可以在介電層上形成接合墊204和206，因此省略了凹槽。在一些實施例中，接合墊204和206包含由銅、鈦、鎳、金、鈀、類似的材料或前述之組合製成的薄晶種層（未繪示）。接合墊204和206的導電材料可以沉積在薄晶種層上方。導電材料的形成可以藉由電化學鍍製程、無電鍍製程、化學氣相沉積、原子層沉積（atomic layer deposition，ALD）、物理氣相沉積、類似的製程或前述之組合。在一實施例中，接合墊204和206的導電材料是銅、鎢、鋁、銀、金、類似的製程或前述之組合。
在一實施例中，接合墊204和接合墊206是凸塊下金屬層（UBM），其包含三層導電材料，例如鈦層、銅層和鎳層。接合墊204和206可以使用材料和層的其他配置，例如鉻/鉻-銅合金/銅/金的配置、鈦/鈦鎢/銅的配置、或銅/鎳/金的配置。可用於接合墊204和206之任何合適的材料或層完全包含在本案的範圍內。
在一些實施例中，在第一封裝結構601和基板150之間形成底膠154。底膠154可以降低應力並保護由於第二導電連接器603的回焊引起的接合。底膠154可以在附接結構之後藉由毛細流動製程形成，或者可以在附接結構之前藉由合適的沉積方法形成。
在一些實施例中，將第二導電連接器603回焊以將第一封裝結構601附接到接合墊206。第二導電連接器603將結構（包含基板150中的金屬化層208）電耦合及/或物理地耦合至第一封裝結構601。在一些實施例中，在基板核心302上形成阻焊劑（solder resist）。第一封裝結構601可以設置在阻焊劑中的開口中，以電和機械地耦合至接合墊206。阻焊劑可用於保護基板150的區域免於受到外部損壞。
藉由利用第一整合被動裝置堆疊500，可以將增加的電容附接到整個結構以與第一功能晶粒60A和第二功能晶粒60B一起工作。此外，無需較大的覆蓋區即可獲得此成果，較大的覆蓋區會對裝置的整體尺寸產生負面影響。最後，藉由選擇單個整合被動裝置晶粒的數量和尺寸，無需完全重新設計整體結構即可獲得精確的電容。
第8圖繪示另一實施例，其中第一整合被動裝置晶粒50A和50B以及第二整合被動裝置晶粒50C和50D不是以上述關於第2～7圖所示之面對面配置來連接，而是以面對背配置來連接。具體而言，在此實施例中，不是使用黏著劑將第一整合被動裝置晶粒50A和50B附接至背面重佈線結構106，而是在施加封裝膠120之前將第一整合被動裝置晶粒50A和50B物理地和電接合至背面重佈線結構106。
在一具體實施例中，使用外部晶粒接觸件217以及類似於前述關於第5A圖之用於將第二整合被動裝置晶粒50C和50D接合至正面重佈線結構122的製程，將第一整合被動裝置晶粒50A和50B接合至背面重佈線結構106。舉例來說，可以利用取放製程來使第一整合被動裝置晶粒50A和50B與背面重佈線結構106物理接觸和電接觸。一旦物理接觸，然後就使用例如混合接合製程、介電質接合製程或任何其他合適的接合製程來接合第一整合被動裝置晶粒50A和50B。然而，可以利用任何合適的接合製程或其他連接製程。
一旦接合第一整合被動裝置晶粒50A和50B，就可以如以上關於第3～8圖所述繼續製程。舉例來說，可以施加封裝膠120並將封裝膠120薄化以暴露出第一導孔116（但封裝膠120可以留在第一整合被動裝置晶粒50A和50B上方，因為沒有到這側的電連接），正面重佈線結構122可以形成為與第一導孔116電連接，第二整合被動裝置晶粒50C和50D將被接合到正面重佈線結構122，並且可以施加封裝膠136以密封第二整合被動裝置晶粒50C和50D以形成第一整合被動裝置堆疊500。另外，可以將第一整合被動裝置堆疊500與第一功能晶粒60A和第二功能晶粒60B一起放置在第三重佈線結構138上，可以施加封裝膠146，並且結構可以連接到基板150。
第9A～9C圖繪示另一實施例，其中除了第一導孔116之外，第一整合被動裝置堆疊500還形成有第二外部連接器156，以連接背面重佈線結構106和正面重佈線結構122。在此實施例中，如第9A圖所示，如以上關於第1圖所述形成背面重佈線結構106。舉例來說，在載體基板102（在第9A圖中未單獨繪示）上方形成介電層108，並在介電層108上方形成一或多個金屬化圖案110，以形成背面重佈線結構106。
一旦已經形成背面重佈線結構106，就可以形成與背面重佈線結構106電連接的第一導孔116。在一實施例中，可以如以上關於第2A圖所述形成背面重佈線結構106。舉例來說，形成晶種層，在晶種層上方放置光阻並將光阻圖案化，將第一導孔116的材料電鍍到光阻的開口中，移除光阻，並露出晶種層的未覆蓋部分。然而，可以利用任何合適的方法和材料來形成第一導孔116。
然而，在此實施例中，第一導孔116並非背面重佈線結構106和正面重佈線結構122之間的唯一連接。因此，第一導孔116不需要與第一整合被動裝置晶粒50A和50B一樣高，並且形成為具有比第一整合被動裝置晶粒50A和50B更小的高度。舉例來說，在此實施例中，第一導孔116可以形成為具有約10 μm至約650 μm的第一厚度T 1，例如約50 μm。然而，可以使用任何合適的厚度。
第9B圖繪示正面重佈線結構122的形成。然而，在此實施例中，替代在封裝膠120上形成正面重佈線結構122，正面重佈線結構122與背面重佈線結構106分開，例如藉由形成在類似於載體基板102的第二載體晶圓（未單獨繪示）上。舉例來說，介電層124將形成在第二載體晶圓和剝離層104上，並在介電層124上方形成一或多個金屬化圖案126。
第9B圖另外繪示，一旦形成正面重佈線結構122，就將第二整合被動裝置晶粒50C和50D接合到正面重佈線結構122。在一實施例中，如以上關於第5A圖所述接合第二整合被動裝置晶粒50C和50D。舉例來說，採用取放製程來放置第二整合被動裝置晶粒50C和50D，並使用例如混合接合製程來接合第二整合被動裝置晶粒50C和50D。然而，可以使用接合第二整合被動裝置晶粒50C和50D之任何合適的方法。
此外，一旦第二整合被動裝置晶粒50C和50D接合到正面重佈線結構122，就用封裝膠136密封第二整合被動裝置晶粒50C和50D。在一實施例中，可以如以上關於第5A圖所述施加封裝膠136。然而，可以使用任何合適的封裝膠。
最後，第9B圖繪示放置與正面重佈線結構122電連接的第二外部連接器156，其中第二外部連接器156與第一導孔116一起使用，以連接背面重佈線結構106和正面重佈線結構122。在一實施例中，可以藉由先移除第二載體晶圓和黏著劑層以暴露出正面重佈線結構122的介電層124來開始第二外部連接器156的放置。在一實施例中，可以如以上關於第一載體晶圓所述移除第二載體晶圓，但可以使用任何適當的移除製程。
一旦已經暴露出介電層124，就可以將介電層124圖案化以暴露一或多個金屬化圖案126的部分。在一實施例中，可以使用例如雷射鑽孔方法將介電層124圖案化。在這樣的方法中，先在介電層124上方沉積保護層，例如光熱轉換（light-to-heat conversion，LTHC）層或hogomax層（未在第9B圖中單獨繪示）。一旦被保護，就將雷射指向介電層124中需要移除的那些部分。在雷射鑽孔製程期間，鑽孔能量可以在0.1 mJ至約30 mJ的範圍內，並且相對於介電層124的法線之鑽孔角度為約0度至約85度。然而。也可以利用任何合適的方法，例如光學微影遮罩和蝕刻製程。
一旦已經將介電層124圖案化，就將第二外部連接器156放置成穿過介電層124，並與正面重佈線結構122電連接。第二外部連接器156可以是接觸凸塊，例如微凸塊或控制塌陷晶片連接（C4）凸塊，並且可以包含例如錫的材料或其他合適的材料，例如銀或銅。在第二外部連接器156是錫焊料凸塊的實施例中，第二外部連接器156的形成可以經由任何合適的方法，例如蒸鍍、電鍍、印刷、焊料轉移、球放置等來初始形成錫層至厚度例如為約100 μm。一旦在結構上形成錫層，就可以進行回焊以將材料形成為所需的凸塊形狀。
第9C圖繪示第二外部連接器156與第一導孔116的接合，藉此將背面重佈線結構106和正面重佈線結構122電連接。在一實施例中，一旦已經形成第二外部連接器156，第二外部連接器156就對準第一導孔116並且被放置成與第一導孔116物理接觸，並進行接合。舉例來說，在第二外部連接器156是焊料凸塊的實施例中，接合製程可以包含回焊製程，由此第二外部連接器156的溫度升高到第二外部連接器156將液化並流動的點，因此，一旦第二外部連接器156重新固化，第二外部連接器156就與第一導孔116接合。然而，可以使用任何合適的接合製程。
第9C圖還繪示，一旦第二外部連接器156已經接合到第一導孔116，就將封裝膠120放置在第二外部連接器156、第一導孔116和第一整合被動裝置晶粒50A周圍，以在背面重佈線結構106和正面重佈線結構122之間提供額外的支撐。在一實施例中，可以如以上關於第3圖所述放置封裝膠120。舉例來說，封裝膠120的施加可以可以藉由壓縮模製、轉移模製或類似的方法。然而，可以使用任何合適的方法在背面重佈線結構106和正面重佈線結構122之間施加封裝膠120。
在另一實施例中，封裝膠120可以是底膠材料。在此實施例中，可以在第二外部連接器156已經接合到第一導孔116之後藉由毛細流動製程形成封裝膠120。然而，可以使用任何合適的方法和材料。
一旦在此實施例中已經形成第一整合被動裝置堆疊500，就可以如以上關於第6～8圖所述繼續製程。舉例來說，可以將第一整合被動裝置堆疊500與第一功能晶粒60A和第二功能晶粒60B一起放置在第三重佈線結構138上，可以施加封裝膠146，並且結構可以連接至基板150。然而，可以使用任何合適的方法來將第一整合被動裝置堆疊500連接到其他結構。
第10A圖繪示又一個實施例，其中第一整合被動裝置堆疊500形成的層多於第一底層301和第一頂層501。在第10A圖所示之實施例中，如以上關於第1～8圖所述形成第一底層301（繪示的實施例是面對背配置，但可以利用任何揭示的配置）。
一旦形成第一底層301，就在形成第一頂層501之前在第一底層301上方形成第一中間層303。在一實施例中，第一中間層303包含第四重佈線層305、第二導孔307、第三整合被動裝置晶粒50E和50F以及第三封裝膠309。在一實施例中，第四重佈線層305使用與以上關於第4圖所述之正面重佈線結構122相似的方法和材料形成。舉例來說，交替地沉積一系列介電層和金屬化層以建立第四重佈線層305。然而，可以利用任何合適的方法和材料。
一旦形成第四重佈線層305，就形成與第四重佈線層305電連接的第二導孔307。在一實施例中，可以使用與如以上關於第2A圖所述之第一導孔116相似的方法和材料來形成第二導孔307。舉例來說，在第四重佈線層305上方沉積晶種層，在晶種層上方放置光阻並將光阻圖案化，在光阻的圖案內形成第二導孔307，移除光阻，並移除未覆蓋的晶種層。然而，可以使用任何合適的方法和材料。
另外，一旦形成第二導孔307，就可以將第三整合被動裝置晶粒50E和50F放置成與第二導孔307相鄰。在一實施例中，第三整合被動裝置晶粒50E和50F可以類似於第一整合被動裝置晶片50A和50B（例如可以是電容器晶片），並且可以使用例如取放製程將第三整合被動裝置晶粒50E和50F放置成與第四重佈線層305物理和電接觸。一旦物理接觸，就可以使用例如混合接合製程、金屬對金屬接合製程、介電質接合製程、前述之組合或類似的製程來接合第三整合被動裝置晶粒50E和50F。然而，可以利用任何合適的製程。
第10A圖還繪示一旦已經接合第三整合被動裝置晶粒50E和50F，就可以將第三封裝膠309放置在第三整合被動裝置晶粒50E和50F上方，並將第三封裝膠309薄化以暴露出第二導孔307。可以使用與以上關於第3圖所述之封裝膠120相似的材料和方法來沉積封裝膠309。然而，可以利用任何合適的方法和材料。
一旦已經形成第一中間層303，就可以在第一中間層303上方形成第一頂層501，並將導電連接器152放置成與第一底層301連接。在一實施例中，可以如以上關於第4～5圖所述形成第一頂層501。舉例來說，形成正面重佈線結構122，放置第二整合被動裝置晶粒50C和50D並將其接合到正面重佈線結構122，並且封裝膠136用於封裝第二整合被動裝置晶粒50C和50D。類似地，可以如以上關於第5A圖所述放置導電連接器152。然而，可以利用任何合適的方法和材料來形成及/或放置第一頂層501和導電連接器152。
第10B圖繪示等效電路，其表示第一整合被動裝置堆疊500和三層結構可以實現的等效電容。在此實施例中，從第一底層301可獲得的電容（C a）顯示在虛線框507中（其中各個電容器的各個電容標示為C 1、C 2等）；從第一頂層501可獲得的電容（C b）顯示在虛線框509中（其中各個電容器的各個電容標示為C 1、C 2等）；以及從第一中間層303可獲得的電容（C c）顯示在虛線框1001中（其中各個電容器的各個電容標示為C 1、C 2等）。可以看出，藉由在第一整合被動裝置堆疊500中堆疊和互連每個整合被動裝置晶粒（例如第一整合被動裝置晶粒50A和50B；第二整合被動裝置晶粒50C和50D；及第三整合被動裝置晶粒50E和50F），可以將整合被動裝置晶粒以並聯配置互連。如此一來，用於第一整合被動裝置堆疊500的總電容（C T）可以是可從第一底層301獲得的電容（C a）；可從第一頂層501獲得的電容（C b）；和可從第一中間層303獲得的電容（C c）之和（例如C T=C a+C b+C c）。如此一來，可以在不增加總覆蓋區的情況下獲得更大的電容，並且可以簡單地藉由增加或減少每層中的層數或整合被動裝置晶粒數來根據需求縮放電容。
第11圖繪示又一個實施例，其中在第一整合被動裝置堆疊500中利用五層結構。舉例來說，在此實施例中，在本文描述形成第一底層301、第一中間層303和第一頂層501，但每一層中只有一個整合被動裝置晶粒。另外，在此實施例中，形成第二中間層1101和第三中間層1103，其可以類似於以上關於第10A圖所述的第一中間層303（但有一個整合被動裝置晶粒）。然而，可以利用任何合適數量的層。
在此實施例中，具有五層的整個第一整合被動裝置堆疊500的總高度H o可以為670 µm（例如整合被動裝置晶粒各100 µm，加上在四個整合被動裝置晶粒的任一側上的模製化合物和重佈線層各30 µm，並加上在第一頂層501的任一側的模製化合物和重佈線層50 µm）。另外，在單個整合被動裝置晶粒可以各自具有1.1 μF/mm 2的電容且整合被動裝置晶粒具有32.27 mm 2的主動區的實施例中，則每個獨立層可以具有35.5 μF的單層電容。如此一來，在此特定實施例中，第一整合被動裝置堆疊500的總電容為約178 μF。然而，可以利用任何合適的參數。
第12圖繪示具有第一封裝結構和基板150的一種可能佈局的上視版。在繪示的實施例中，將第一整合被動裝置堆疊500放置在第二功能晶粒60B的第一個與第二功能晶粒60B的第二個之間（例如在兩個高頻寬儲存晶粒之間）的基板150上。另外，第一功能晶粒60A中的一個（例如單晶片系統）連接到與第二功能晶粒60B中的第一個、第二功能晶粒60B中的第二個和第一整合被動裝置堆疊500中的每一個相鄰的基板150。然而，可以使用任何合適的佈局。
在一實施例中，第一功能晶粒60A可以具有約10 mm至約100 mm的第一尺寸D 1，例如約33 mm，以及約8 mm至約95 mm的第二尺寸D 2，例如約25 mm。類似地，每個第二功能晶粒60B可以具有約3 mm至約20 mm的第三尺寸D 3，例如約12 mm，以及約2 mm至約20 mm的第四尺寸D 4，例如約8 mm。然而，可以使用任何合適的尺寸。
相對於第一整合被動裝置堆疊500，第一整合被動裝置堆疊500可以形成為具有適合於第一功能晶粒60A和第二功能晶粒60B所留下的小覆蓋區的尺寸。如此一來，第一整合被動裝置堆疊500可以具有約2 mm至約20 mm的第五尺寸D 5，例如約8 mm，而具有約2 mm至約20 mm的第六尺寸D 6，例如約8 mm。然而，可以使用任何合適的尺寸。
藉由利用第一整合被動裝置堆疊500將多個整合被動裝置晶粒封裝在一個封裝中，可以在不需要較大的覆蓋區的情況下獲得較大的參數（例如較大的電容）。此外，可以使用期望的層數以及期望的整合被動裝置晶粒之數量及/或尺寸兩者來精確地調節期望電容。如此一來，可以在不犧牲尺寸的情況下實現任何期望的電容。
根據一實施例，半導體裝置包含：第一整合被動裝置（IPD）；封裝第一整合被動裝置的第一模製化合物；在第一整合被動裝置上方並與其電連接的重佈線結構；在重佈線結構之與第一整合被動裝置相反的一側的第二整合被動裝置，其中第二整合被動裝置藉由重佈線結構與第一整合被動裝置電連接；以及封裝第二整合被動裝置的第二模製化合物。在一實施例中，第一整合被動裝置的正面面向第二整合被動裝置的正面。在一實施例中，第一整合被動裝置的正面面向第二整合被動裝置的背面。在一實施例中，此半導體裝置更包含延伸穿過第一模製化合物的導電導孔。在一實施例中，此半導體裝置更包含延伸穿過第一模製化合物的導電部件，此導電部件包含：導電導孔；以及在導電導孔上的焊料區。在一實施例中，第一整合被動裝置藉由銅柱電連接到重佈線結構。在一實施例中，第一整合被動裝置藉由焊料區電連接到重佈線結構。
根據另一實施例，半導體裝置包含：第一重佈線結構；接合到第一重佈線結構的第一功能晶粒；以及接合到第一重佈線結構的第一整合被動裝置堆疊，此第一整合被動裝置堆疊包含：第二重佈線結構；在第二重佈線結構上方的第一整合被動裝置；在第一整合被動裝置上方的第三重佈線結構，第三重佈線結構藉由第一導孔連接到第二重佈線結構；及在第三重佈線結構上方的第二整合被動裝置。在一實施例中，此半導體裝置更包含：在第二重佈線結構和第三重佈線結構之間的第三整合被動裝置；以及圍繞第三整合被動裝置和第一整合被動裝置的第一封裝膠。在一實施例中，第一導孔包含銅柱。在一實施例中，第一導孔包含：銅柱；以及與銅柱物理接觸的焊球。在一實施例中，第一整合被動裝置和第二整合被動裝置被配置為面對面配置。在一實施例中，第一整合被動裝置和第二整合被動裝置被配置為背對面配置。在一實施例中，第一整合被動裝置堆疊更包含：在第二整合被動裝置上方的第四重佈線結構，第四重佈線結構藉由第二導孔連接到第三重佈線結構；以及在第四重佈線結構上方的第三整合被動裝置。
根據又一實施例，半導體裝置的製造方法，此方法包含：在載體晶圓上方形成第一重佈線結構；在第一重佈線結構上方形成導孔；將第一整合被動裝置放置在與導孔相鄰的第一重佈線結構上；用封裝膠密封第一整合被動裝置和導孔；在封裝膠上方形成第二重佈線結構並與導孔電連接；以及將第二整合被動裝置放置在第二重佈線結構上並與導孔電連接。在一實施例中，將第一整合被動裝置放置在第一重佈線結構上的步驟將第一整合被動裝置放置成與第一重佈線結構電連接。在一實施例中，將第一整合被動裝置放置在第一重佈線結構上的步驟利用黏著劑。在一實施例中，放置第一整合被動裝置的步驟放置整合被動電容器。在一實施例中，此方法更包含將第一重佈線結構接合到第三重佈線層。在一實施例中，此方法更包含：將第一功能晶粒接合到第三重佈線層；以及將第一功能晶粒封裝在封裝膠中。
以上概述數個實施例之部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的面向。本技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優點。本技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本發明實施例的精神與範圍，且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。
50A,50B:第一整合被動裝置晶粒 50C,50D:第二整合被動裝置晶粒 50E,50F:第三整合被動裝置晶粒 60A:第一功能晶粒 60B:第二功能晶粒 100A:第一封裝區 102:載體基板 104:剝離層 106:背面重佈線結構 108,112,124,128,132:介電層 110,126,130,134:金屬化圖案 116:第一導孔 120,136,146:封裝膠 122:正面重佈線結構 138:第三重佈線結構 144,154:底膠 150:基板 152:導電連接器 201,507,509,1001:虛線框 203:第二基板 204,206:接合墊 205:開口 207:導電材料 208:導電導孔 209:介電材料 211:襯層 213:接觸件 215:金屬化層 217:外部晶粒接觸件 219:鈍化層 221:黏著劑 301:第一底層 302:基板核心 303:第一中間層 305:第四重佈線層 309:第三封裝膠 500:第一整合被動裝置堆疊 501:第一頂層 503:第三基板 505:第二外部晶粒接觸件 511:第二鈍化層 601:第一封裝結構 603:第二導電連接器 1101:第二中間層 1103:第三中間層 D 1:第一尺寸 D 2:第二尺寸 D 3:第三尺寸 D 4:第四尺寸 D 5:第五尺寸 D 6:第六尺寸 H 1:第一高度 H 2:第二高度 H 3:第三高度 H 4:第四高度 H 5:第五高度 H 6:第六高度 H 7:第七高度 H o:總高度 T 1:第一厚度 W 1:第一寬度 W 2:第二寬度 W 3:第三寬度 W 4:第四寬度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製，且僅用於說明的目的。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 根據一些實施例，第1圖繪示重佈線結構的形成。 根據一些實施例，第2A～2C圖繪示第一整合被動裝置的放置。 根據一些實施例，第3圖繪示第一整合被動裝置的封裝。 根據一些實施例，第4圖繪示另一重佈線結構的形成。 根據一些實施例，第5A～5B圖繪示整合被動裝置堆疊的形成。 根據一些實施例，第6圖繪示整合被動裝置堆疊放置在另一重佈線結構上。 根據一些實施例，第7圖繪示重佈線結構與基板的連接。 根據一些實施例，第8圖繪示使用面對背（face to back）配置的整合被動裝置堆疊。 根據一些實施例，第9A～9C圖繪示經由導孔的多連接。 根據一些實施例，第10A～10B圖繪示三層整合被動裝置堆疊。 根據一些實施例，第11圖繪示五層整合被動裝置堆疊。 根據一些實施例，第12圖繪示整合被動裝置堆疊的上視圖。
50C,50D:第二整合被動裝置晶粒 100A:第一封裝區 106:背面重佈線結構 108,124,128,132:介電層 116:第一導孔 120,136:封裝膠 122:正面重佈線結構 126,130,134:金屬化圖案 152:導電連接器 221:黏著劑 301:第一底層 500:第一整合被動裝置堆疊 501:第一頂層 503:第三基板 505:第二外部晶粒接觸件 511:第二鈍化層 H 5:第五高度 H 6:第六高度 H 7:第七高度 W 3:第三寬度 W 4:第四寬度

Claims (14)

  1. 一種半導體裝置，包括：一第一整合被動裝置；一第一模製化合物，封裝該第一整合被動裝置；一重佈線結構，在該第一整合被動裝置上方並與該第一整合被動裝置電連接；一第二整合被動裝置，在該重佈線結構之與該第一整合被動裝置相反的一側，其中該第二整合被動裝置藉由該重佈線結構與該第一整合被動裝置電連接；以及一第二模製化合物，封裝該第二整合被動裝置。
  2. 如請求項1之半導體裝置，更包括一導電導孔，延伸穿過該第一模製化合物。
  3. 如請求項1之半導體裝置，更包括一導電部件，延伸穿過該第一模製化合物，其中該導電部件包括：一導電導孔；以及一焊料區，在該導電導孔上。
  4. 如請求項1至3中任一項之半導體裝置，其中該第一整合被動裝置藉由一銅柱及/或一焊料區電連接到該重佈線結構。
  5. 一種半導體裝置，包括：一第一重佈線結構；一第一功能晶粒，接合到該第一重佈線結構；以及一第一整合被動裝置堆疊，接合到該第一重佈線結構，該第一整合被動裝 置堆疊包括：一第二重佈線結構；一第一整合被動裝置，在該第二重佈線結構上方；一第三重佈線結構，在該第一整合被動裝置上方，該第三重佈線結構藉由複數個第一導孔連接到該第二重佈線結構；及一第二整合被動裝置，在該第三重佈線結構上方。
  6. 如請求項5之半導體裝置，更包括：一第三整合被動裝置，在該第二重佈線結構和該第三重佈線結構之間；以及一第一封裝膠，圍繞該第三整合被動裝置和該第一整合被動裝置。
  7. 如請求項5或6之半導體裝置，其中該些第一導孔包括複數個銅柱；或該些第一導孔包括：複數個銅柱；以及複數個焊球，與該些銅柱物理接觸。
  8. 如請求項5或6之半導體裝置，其中該第一整合被動裝置和該第二整合被動裝置被配置為面對面配置或背對面配置。
  9. 如請求項5之半導體裝置，其中該第一整合被動裝置堆疊更包括：一第四重佈線結構，在該第二整合被動裝置上方，該第四重佈線結構藉由複數個第二導孔連接到該第三重佈線結構；以及一第三整合被動裝置，在該第四重佈線結構上方。
  10. 一種半導體裝置的製造方法，包括：在一載體晶圓上方形成一第一重佈線結構；在該第一重佈線結構上方形成複數個導孔；將一第一整合被動裝置放置在與該些導孔相鄰的該第一重佈線結構上；用一封裝膠密封該第一整合被動裝置和該些導孔；在該封裝膠上方形成一第二重佈線結構並與該些導孔電連接；以及將一第二整合被動裝置放置在該第二重佈線結構上並與該些導孔電連接。
  11. 如請求項10之半導體裝置的製造方法，其中將該第一整合被動裝置放置在該第一重佈線結構上的步驟利用黏著劑。
  12. 如請求項10之半導體裝置的製造方法，其中放置該第一整合被動裝置的步驟放置一整合被動電容器。
  13. 如請求項10至12中任一項之半導體裝置的製造方法，更包括將該第一重佈線結構接合到一第三重佈線層。
  14. 如請求項13之半導體裝置的製造方法，更包括：將一第一功能晶粒接合到該第三重佈線層；以及將該第一功能晶粒封裝在一封裝膠中。
TW109140717A 2019-11-22 2020-11-20 半導體裝置及製造方法 TWI736476B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962939147P 2019-11-22 2019-11-22
US62/939,147 2019-11-22
US16/900,174 US20210159182A1 (en) 2019-11-22 2020-06-12 Semiconductor Devices and Methods of Manufacture
US16/900,174 2020-06-12

Publications (2)

Publication Number Publication Date
TW202121641A TW202121641A (zh) 2021-06-01
TWI736476B true TWI736476B (zh) 2021-08-11

Family

ID=75971433

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109140717A TWI736476B (zh) 2019-11-22 2020-11-20 半導體裝置及製造方法

Country Status (3)

Country Link
US (2) US20210159182A1 (zh)
KR (2) KR20210064034A (zh)
TW (1) TWI736476B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163802B2 (en) * 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
KR20220014364A (ko) * 2020-07-23 2022-02-07 삼성전자주식회사 반도체 패키지
US12119295B2 (en) * 2020-11-20 2024-10-15 Sj Semiconductor (Jiangyin) Corporation Wafer system-level three-dimensional fan-out three-dimensional fan-out packaging structure and manufacturing method thereof
US11784172B2 (en) * 2021-02-12 2023-10-10 Taiwan Semiconductor Manufacturing Hsinchu, Co., Ltd. Deep partition power delivery with deep trench capacitor
US11791332B2 (en) * 2021-02-26 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method
TWI818460B (zh) * 2022-03-08 2023-10-11 邱志威 三維系統單晶片的製造方法
US20240072029A1 (en) * 2022-08-23 2024-02-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140124919A1 (en) * 2012-11-07 2014-05-08 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor process
US9035457B2 (en) * 2012-11-29 2015-05-19 United Microelectronics Corp. Substrate with integrated passive devices and method of manufacturing the same
TW201724363A (zh) * 2015-07-28 2017-07-01 西凱渥資訊處理科技公司 Ｓｏｉ基板上之整合式被動裝置
US20190131273A1 (en) * 2017-10-27 2019-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same
US20190148347A1 (en) * 2016-05-31 2019-05-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847936A (en) * 1997-06-20 1998-12-08 Sun Microsystems, Inc. Optimized routing scheme for an integrated circuit/printed circuit board
US7868445B2 (en) * 2007-06-25 2011-01-11 Epic Technologies, Inc. Integrated structures and methods of fabrication thereof with fan-out metallization on a chips-first chip layer
US8969490B2 (en) * 2008-03-25 2015-03-03 Sumitomo Bakelite Company, Ltd. Epoxy resin composition, resin sheet, prepreg, multilayer printed wiring board and semiconductor device
US8518746B2 (en) * 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
US9911629B2 (en) * 2016-02-10 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated passive device package and methods of forming same
US10943869B2 (en) * 2017-06-09 2021-03-09 Apple Inc. High density interconnection using fanout interposer chiplet
US10304800B2 (en) * 2017-06-23 2019-05-28 Taiwan Semiconductor Manufacturing Company Ltd. Packaging with substrates connected by conductive bumps
US11011466B2 (en) * 2019-03-28 2021-05-18 Advanced Micro Devices, Inc. Integrated circuit package with integrated voltage regulator

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140124919A1 (en) * 2012-11-07 2014-05-08 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor process
US9035457B2 (en) * 2012-11-29 2015-05-19 United Microelectronics Corp. Substrate with integrated passive devices and method of manufacturing the same
TW201724363A (zh) * 2015-07-28 2017-07-01 西凱渥資訊處理科技公司 Ｓｏｉ基板上之整合式被動裝置
US20190148347A1 (en) * 2016-05-31 2019-05-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US20190131273A1 (en) * 2017-10-27 2019-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same

Also Published As

Publication number Publication date
KR20220085756A (ko) 2022-06-22
US20220359410A1 (en) 2022-11-10
KR20210064034A (ko) 2021-06-02
US20210159182A1 (en) 2021-05-27
TW202121641A (zh) 2021-06-01

Similar Documents

Publication Publication Date Title
US11682655B2 (en) Semiconductor packages and methods of forming the same
TWI736476B (zh) 半導體裝置及製造方法
TWI642157B (zh) 半導體封裝件及其形成方法
US11984372B2 (en) Integrated circuit package and method
TWI803899B (zh) 半導體結構、封裝結構、及封裝方法
TW201715674A (zh) 半導體元件的形成方法
TWI753407B (zh) 積體電路封裝及方法
TWI771061B (zh) 封裝結構及封裝方法
US11145614B2 (en) Semiconductor device and method of manufacture
US20240282720A1 (en) Integrated circuit packages
TWI771870B (zh) 半導體封裝及其形成方法
US11211371B2 (en) Integrated circuit package and method
TW202133376A (zh) 半導體封裝及其製造方法
US20230386919A1 (en) Semiconductor package and method comprising formation of redistribution structure and interconnecting die
US20220367333A1 (en) Symmetrical Substrate for Semiconductor Packaging
US11935761B2 (en) Semiconductor package and method of forming thereof
US12040266B2 (en) Package substrate, package using the same, and method of manufacturing the same
TWI776646B (zh) 積體電路封裝體及其形成方法
US20230378012A1 (en) Integrated Circuit Packages and Methods of Forming the Same
TW202038396A (zh) 積體電路封裝體及其製造方法
CN112838078A (zh) 半导体器件及其制造方法
TWI801938B (zh) 半導體封裝裝置及其製造方法
TWI824395B (zh) 封裝結構及其製造方法
JP2022027741A (ja) パッケージ構造体及びその形成方法
TW202137350A (zh) 半導體裝置及其製造方法