TW201724363A - Ｓｏｉ基板上之整合式被動裝置 - Google Patents

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Abstract

本發明提供一種用於製造雙層射頻裝置之方法，該方法涉及：提供具有一半導體基板及形成於該半導體基板上之複數個積體電路裝置之一絕緣體上矽積體電路晶圓；至少部分地將該半導體基板自該積體電路晶圓之一背面移除；將一低損耗替換基板添加至該積體電路晶圓之該背面；及在添加該低損耗替換基板以形成一雙層晶圓之後在該複數個積體電路裝置中之每一者上方形成一整合式被動裝置。

Description

SOI基板上之整合式被動裝置 相關申請案之交叉參考
本申請案主張2015年7月28日申請之標題為「INTEGRATED PASSIVE DEVICE ON SOI SUBSTRATE」的美國臨時申請案第62/197,750號之優先權，該美國臨時申請案之揭示內容特此以全文引用之方式併入。
本發明大體上係關於電子裝置之領域，且更特定言之，係關於射頻(RF)模組及裝置。
在電子裝置應用中，可出於各種目的，諸如為了無線裝置中之射頻(RF)信號的投送及/或處理而利用被動及主動裝置。
在一些實施中，本發明係關於一種用於製造雙層射頻裝置之方法，該方法包含：提供具有一半導體基板及形成於該半導體基板上之複數個積體電路裝置之一絕緣體上矽積體電路晶圓；至少部分地將該半導體基板自該積體電路晶圓之一背面移除；將一低損耗替換基板添加至該積體電路晶圓之該背面；及在添加該低損耗替換基板以形成一雙層晶圓之後在該複數個積體電路裝置中之每一者上方形成一整合式被動裝置。該方法可進一步包含單切該雙層晶圓以形成複數個雙層射頻裝置。
在某些實施例中，在該複數個積體電路裝置中之每一者上方形成該整合式被動裝置涉及使用一晶圓接合程序將一整合式被動裝置晶圓接合至該積體電路晶圓。該方法可進一步包含在該至少部分地移除該半導體基板之前將一載體晶圓施加於該積體電路晶圓之一正面上。在某些實施例中，該替換基板包括一高電阻率基板。該替換基板可包括玻璃。
該方法可進一步包含在該添加該低損耗替換基板之前將一界面層施加於該積體電路晶圓之該背面。在某些實施例中，該等被動裝置中之每一者包括一電阻器、一電容器及一電感器中之一或多者。在某些實施例中，在該複數個積體電路裝置中之每一者上方形成一整合式被動裝置涉及在該積體電路晶圓之一正面上形成複數個介電層及在複數個介電層中形成一或多個電連接。
在一些實施中，本發明係關於一種雙層半導體晶粒，該雙層半導體晶粒包含：一第一層，該第一層包括安置於一低損耗基板上之一積體電路裝置；及一第二層，其安置於該第一層上，該第二層包括一整合式被動裝置。該第二層可根據一晶圓接合程序接合至該第一層。
在某些實施例中，該低損耗基板為一高電阻率基板。該低損耗基板可為玻璃。該雙層半導體晶粒可進一步包含一界面層，該界面層形成於該低損耗基板與該積體電路裝置之間。在某些實施例中，該整合式被動裝置包括一電阻器、一電容器及一電感器中之一或多者。該第二層包括複數個介電層及一或多個電連接。
在一些實施中，本發明係關於一種射頻模組，該射頻模組包含：一封裝基板，其經組態以收納複數個組件；及一雙層晶粒，其安置於該封裝基板上且具有：一第一層，該第一層包括安置於一低損耗基板上之一積體電路裝置；及一第二層，其安置於該第一層上，該第二層包括一整合式被動裝置。該第二層可根據一晶圓接合程序接合至 該第一層。該低損耗基板可為一高電阻率基板。在某些實施例中，該低損耗基板為玻璃。
在一些實施中，本發明係關於一種方法，該方法包含：在一半導體基板層及形成於該基板層上之一氧化物層上方形成一場效電晶體(FET)；形成至該FET之一或多個第一電連接；以一鈍化層覆蓋該一或多個第一電連接之至少一部分；及在該鈍化層之上形成一被動裝置及一或多個第二電連接。
10‧‧‧絕緣體上矽(SOI)基板
12‧‧‧主動矽層
100‧‧‧場效電晶體(FET)裝置
101‧‧‧主動場效電晶體(FET)
102‧‧‧主動矽裝置
103‧‧‧基板
104‧‧‧內埋氧化物(BOX)層
105‧‧‧對應區域
106‧‧‧矽基板處置晶圓
107‧‧‧上層
108‧‧‧導電特徵
109‧‧‧區域
110‧‧‧金屬堆疊
112‧‧‧端子
114‧‧‧鈍化層
120‧‧‧被動晶粒
130‧‧‧程序
132‧‧‧區塊
134‧‧‧區塊
136‧‧‧區塊
138‧‧‧區塊
140‧‧‧狀態
142‧‧‧狀態
144‧‧‧狀態
146‧‧‧狀態
150‧‧‧偏壓/耦接電路
200‧‧‧晶圓
202‧‧‧第二晶圓
204‧‧‧晶圓總成
700‧‧‧絕緣體上矽場效電晶體(SOI FET)
700a‧‧‧電晶體
700b‧‧‧電晶體
700c‧‧‧電晶體
700d‧‧‧電晶體
750‧‧‧偏壓組態
752‧‧‧基板偏壓網路
754‧‧‧本體偏壓網路
756‧‧‧閘極偏壓網路
760‧‧‧射頻(RF)開關組態
762‧‧‧射頻(RF)核心
764‧‧‧能量管理(EM)核心
800‧‧‧晶粒
810‧‧‧模組
812‧‧‧封裝基板
814‧‧‧接觸襯墊
816‧‧‧連接焊線
818‧‧‧接觸襯墊
822‧‧‧表面安裝裝置(SMD)
830‧‧‧包覆成型結構
832‧‧‧連接路徑
834‧‧‧外部連接接觸襯墊
836‧‧‧接地連接接觸襯墊
900‧‧‧無線裝置
902‧‧‧使用者介面
904‧‧‧記憶體
906‧‧‧功率管理組件
910‧‧‧基頻子系統
914‧‧‧收發器
916‧‧‧功率放大器(PA)模組
919‧‧‧模組
920‧‧‧雙工器
924‧‧‧天線
1110‧‧‧主動晶粒
1115‧‧‧電連接器
1120‧‧‧被動晶粒
1200‧‧‧整合式被動晶粒(IPD)
1206‧‧‧低損耗或高線性基板
1212‧‧‧被動裝置
1221‧‧‧介電材料/介電層
1223‧‧‧金屬元件
1300‧‧‧程序
1302‧‧‧區塊
1304‧‧‧區塊
1306‧‧‧區塊
1308‧‧‧區塊
1401‧‧‧結構
1403‧‧‧主動晶粒/晶圓結構
1404‧‧‧內埋氧化物層
1405‧‧‧結構
1406‧‧‧大塊基板
1407‧‧‧結構
1408‧‧‧貫穿氧化物通孔
1410‧‧‧金屬連接
1414‧‧‧鈍化層
1421‧‧‧鈍化層
1423‧‧‧金屬層
1450‧‧‧電晶體裝置
1461‧‧‧處置晶圓
1464‧‧‧界面層
1466‧‧‧基板層
1480‧‧‧相對薄層
出於說明之目的而在附圖中描繪各種實施例，且決不應將實施例解釋為限制本發明之範疇。另外，可組合不同的所揭示實施例之各種特徵以形成為本發明之部分的其他實施例。在所有附圖中，參考數字可再次用以指示參考元件之間的對應關係。
圖1展示場效電晶體(FET)裝置之一實例，其具有實施於基板上之主動FET及主動FET下方之區域，該區域經組態以包括一或多個特徵以提供主動FET之一或多個所需操作功能性。
圖2展示FET裝置之一實例，其具有實施於基板上之主動FET，及在主動FET上方之區域，該區域經組態以包括一或多個特徵以提供主動FET之一或多個所需操作功能性。
圖3展示在一些實施例中，FET裝置可包括圖1及圖2的關於主動FET之區域兩者。
圖4展示實施為個別絕緣體上矽(SOI)單元之實例FET裝置。
圖5展示在一些實施例中，類似於圖4之實例SOI裝置的複數個個別SOI裝置可實施於晶圓上。
圖6A展示具有第一晶圓及定位於第一晶圓上方之第二晶圓的實例晶圓組總成。
圖6B展示圖6A的實例之第一晶圓及第二晶圓的未裝配視圖。
圖7展示根據一或多個實施例之SOI FET的端子表示。
圖8A及圖8B分別展示根據一或多個實施例之實例SOI FET裝置的側視截面圖及平面視圖。
圖9展示可用以形成根據一或多個實施例之SOI FET裝置的SOI基板之側視截面圖。
圖10展示根據一或多個實施例之SOI FET裝置的側視截面圖。
圖11展示一程序，其可實施以促進具有如本文中所描述之一或多個特徵之SOI FET裝置的製造。
圖12展示圖11的製造程序之各個階段的實例。
圖13展示在一些實施例中，SOI FET裝置可使其接觸層具有如本文中所描述之藉由(例如)基板偏壓網路偏壓之一或多個特徵。
圖14展示具有RF核心及能量管理(EM)核心之射頻(RF)開關組態的一實例。
圖15展示圖14之RF核心的一實例，其中開關臂中之每一者包括FET裝置之堆疊。
圖16展示圖13之偏壓組態的一實例，其實施於如參考圖15所描述之具有FET之堆疊的開關臂中。
圖17說明根據一或多個實施例之連接至被動晶粒的主動晶粒。
圖18說明根據一或多個實施例之整合式被動晶粒(IPD)的橫截面圖。
圖19展示可經實施以促進製造具有如本文所描述的一或多個特徵之主動及被動裝置的程序。
圖20展示圖19的製造程序之各個階段的實例。
圖21A及圖21B分別展示具有如本文所描述之一或多個特徵的封裝模組之平面視圖及側視圖。
圖22展示根據一或多個實施例之可實施於模組中之實例開關組 態的示意圖。
圖23描繪具有本文所描述之一或多個有利特徵的實例無線裝置。
本文中所提供之標題僅係出於方便起見，且未必影響所主張發明之範疇或含義。
引言
本文揭示具有關於主動FET部分的經組態以提供主動FET之所要操作條件之一或多個區域的場效電晶體(FET)裝置之各種實例。在此等各種實例中，諸如FET裝置、主動FET部分及FET之術語有時可彼此或與其某一組合互換地使用。相應地，術語之此可互換使用應在適當上下文中加以理解。
圖1展示具有實施於基板103上的主動FET 101之FET裝置100的一實例。如本文中所描述，此基板可包括一或多個層，該一或多個層經組態以促進(例如)主動FET之操作功能性、用於製造及支援主動FET之處理功能性等。舉例而言，若FET裝置100實施為絕緣體上矽(SOI)裝置，則基板103可包括一絕緣層(諸如內埋氧化物(BOX)層)、一界面層及一處置晶圓層。
圖1進一步展示在一些實施例中，主動FET 101下方之區域105可經組態以包括一或多個特徵來提供主動FET 101之一或多個所需操作功能性。出於描述之目的，將理解，在......上方及在......下方之相對位置在主動FET 101之實例上下文中如所展示定向於基板103上方。相應地，區域105之一些或全部可實施於基板103內。此外，應理解，當自上向下觀察時(例如，在平面視圖中)，區域105可或可不與主動FET 101重疊。
圖2展示具有實施於基板103上的主動FET 101之FET裝置100的一 實例。如本文所描述，此基板可包括一或多個層，一或多個層經組態以促進(例如)主動FET 100之操作功能性、用於製造及支援主動FET 100之處理功能性等。舉例而言，若FET裝置100實施為絕緣體上矽(SOI)裝置，則基板103可包括一絕緣層(諸如內埋氧化物(BOX)層)、一界面層及一處置晶圓層。
在圖2之實例中，FET裝置100展示為進一步包括實施於基板103上方之上層107。在一些實施例中，此上層可包括(例如)複數個層的金屬佈線特徵及介電層以促進(例如)主動FET 100之連接功能性。
圖2進一步展示在一些實施例中，主動FET 101上方之區域109可經組態以包括一或多個特徵來提供主動FET 101之一或多個所需操作功能性。相應地，區域109之一些或全部可實施於上層107內。此外，應理解，當自上向下觀察時(例如，在平面視圖中)，區域109可或可不與主動FET 101重疊。
圖3展示具有實施於基板103上之主動FET 101且亦具有上層107之FET裝置100的一實例。在一些實施例中，基板103可包括類似於圖1之實例的區域105，且上層107可包括類似於圖2之實例的區域109。
在本文中更詳細地描述關於圖1至圖3之組態中之一些或全部的實例。
在圖1至圖3之實例中，將FET裝置100描繪為個別單元(例如，半導體晶粒)。圖4至圖6展示在一些實施例中，具有如本文中所描述之一或多個特徵的複數個FET裝置可以晶圓格式部分或完全地製造，且接著經單切以提供此等個別單元。
舉例而言，圖4展示實施為個別SOI單元之實例FET裝置100。此個別SOI裝置可包括實施於絕緣體(諸如BOX層104)上方之一或多個主動FET 101，絕緣體自身實施於處置層(諸如矽(Si)基板處置晶圓106)上方。在圖4之實例中，BOX層104及Si基板處置晶圓106可共同形成 圖1至圖3之實例的基板103，具有或不具有對應區域105。
在圖4之實例中，個別SOI裝置100展示為進一步包括上層107。在一些實施例中，此上層可為圖2及圖3之上層103，具有或不具有對應區域109。
圖5展示在一些實施例中，類似於圖4之實例SOI裝置100的複數個個別SOI裝置可實施於晶圓200上。如所展示，此晶圓可包括晶圓基板103，晶圓基板103包括BOX層104及Si處置晶圓層106，如參考圖4所描述。如本文所描述，一或多個主動FET可實施於此晶圓基板上方。
在圖5之實例中，SOI裝置100展示為不具有上層(圖4中之107)。應理解，此層可形成於晶圓基板103上方，作為第二晶圓之部分，或其任一組合。
圖6A展示具有第一晶圓200及定位於第一晶圓200上方之第二晶圓202的實例晶圓總成204。圖6B展示圖6A的實例之第一晶圓200及第二晶圓202的未裝配視圖。
在一些實施例中，第一晶圓200可類似於圖5之晶圓200。相應地，第一晶圓200可包括複數個SOI裝置100，諸如圖4之實例。在一些實施例中，第二晶圓202可經組態以在各SOI裝置100之FET上方提供(例如)區域(例如，圖2及圖3中之109)，及/或針對涉及第一晶圓200之程序步驟提供臨時或永久性處置晶圓功能性。
FET裝置之SOI實施的實例
絕緣體上矽(SOI)處理技術用於許多射頻(RF)電路，包括涉及高效能、低損耗、高線性開關之電路中。在此等RF開關電路中，通常由在矽中構建電晶體而產生效能優點，電晶體位於絕緣體(諸如絕緣之內埋氧化物(BOX))上。BOX通常位於處置晶圓上，處置晶圓通常為矽，但可為玻璃、硼矽玻璃、熔融石英、藍寶石、碳化矽或任一其 他電絕緣材料。
通常，SOI電晶體被視為具有閘極端子、汲極端子、源極端子及本體端子之4端子場效電晶體(FET)裝置。然而，SOI FET可表示為5端子裝置，其中添加了一基板節點。此基板節點可偏壓及/或耦接至電晶體之一或多個其他節點以(例如)改良電晶體之線性及損耗效能兩者。在本文中更詳細地描述與此基板節點及基板節點之偏壓/耦接相關的各種實例。
在一些實施例中，此基板節點可用接觸層來予以實施，接觸層具有如本文中所描述之一或多個特徵以允許接觸層提供SOI FET之所需功能性。儘管在RF開關之上下文中描述各種實例，但應理解，本發明之一或多個特徵亦可實施於涉及FET之其他應用中。
SOI電晶體被視為具有閘極、汲極、源極及本體端子之4端子場效電晶體(FET)裝置；或替代地，視為添加了基板節點之5端子裝置。此基板節點可偏壓及/或耦接至電晶體之一或多個其他節點以(例如)改良電晶體之線性及損耗效能。在本文中更詳細地描述與SOI及/或其他半導體主動及/或被動裝置相關之各種實例。儘管在RF開關之上下文中描述各種實例，但應理解，本發明之一或多個特徵亦可實施於涉及FET及/或其他半導體裝置之其他應用中。
圖7展示具有與閘極、源極、汲極、本體及基板相關聯之節點的SOI FET 100之實例5端子表示。應理解，在一些實施例中，源極與汲極節點可反轉。
圖8A及圖8B展示實例SOI FET 100之側視截面圖及平面視圖。儘管實例FET 100說明為具有基板節點，本文所揭示之原理可適用於不具有基板接點之FET裝置。FET 100之基板可為(例如)與處置晶圓106相關聯之矽基板。儘管在此處置晶圓之上下文中描述基板，但應理解，基板未必需要具有大體上與處置晶圓相關聯之材料組成物及/或 功能性。另外，取決於應用，處置晶圓及/或其他基板層(如圖8A中所展示之基板層)可在本文中被稱作「大塊基板」、「大塊矽」、「處置基板」、「穩定基板」或其類似者，且可包含任一適合或合乎需要之材料。
絕緣體層(諸如內埋氧化物(BOX)層104)展示為形成於處置晶圓106上方，且FET結構展示為形成於BOX層104上方之主動矽裝置102中。在本文中所描述之各種實例中，且如圖8A及圖8B中所展示，FET結構可組態為NPN或PNP裝置。
在圖8A及圖8B之實例中，閘極、源極、汲極及本體之端子展示為經組態且經設置以便允許FET之操作。BOX層104可形成於半導體基板106上。在某些實施例中，BOX層104可自諸如二氧化矽或藍寶石之材料形成。源極及汲極可為曝露表面大體上界定矩形之p摻雜(或n摻雜)區域。源極/汲極區域可經組態以使得源極與汲極功能性反轉。圖8A及圖8B進一步展示閘極可經形成以便定位於源極與汲極之間。實例閘極描繪為具有連同源極及汲極一起延伸之矩形形狀。FET 100可進一步包括本體接點。
基板端子展示為經由延伸穿過BOX層104之導電特徵108電連接至基板(例如，處置晶圓)106。此類導電特徵可包括(例如)一或多個導電通孔、一或多個導電溝槽、或其任一組合。諸如導電通孔及/或溝槽之導電特徵可在某些實施例中進一步用以連接至FET之汲極、源極、閘極及/或本體端子。在本文中更詳細地描述可如何實施此導電特徵之各種實例。
在一些實施例中，(諸如圖8A及圖8B中之實例中的)基板連接可連接至接地，以(例如)避免與基板相關聯之電氣浮動條件。用於接地之此基板連接可包括實施於晶粒之最外部周界處的密封環。在一些實施例中，基板連接(諸如圖8A及圖8B之實例)可用以使基板106偏壓， 以耦接基板與對應FET之一或多個節點(例如，以提供RF反饋)、或其任一組合。基板連接之此使用可以經組態以(例如)藉由消除或減少昂貴之處置晶圓程序及層來改良RF效能及/或降低成本。此等效能改良可包括(例如)線性、損耗及/或電容效能之改良。舉例而言，可選擇性地施加基板節點之前述偏壓，以僅在所需或所要時達成所要RF效應。舉例而言，基板節點之偏壓點可連接至功率放大器(PA)之包絡追蹤(ET)偏壓以達成失真消除效應。在一些實施例中，用於提供前述實例功能性之基板連接可實施為類似於接地組態之密封環組態，或其他連接組態。
可藉由數個已知技術達成源極區域及汲極區域、及基板及/或本體接點之形成。在一些實施例中，源極區域及汲極區域可鄰近於其各別上部絕緣體層之末端而形成，且本體與本體之相對側上的源極/汲極區域之間的接面可大體上一直向下延伸至內埋氧化物層之頂部。此類組態可提供(例如)減小之源極/汲極接面電容。為了形成用於此類組態之本體接點，可提供額外閘極區域。
圖9展示可用以形成可具有用於基板層106(例如，Si處置層)之電連接的SOI FET 100的SOI基板10之側視截面圖，如圖10中所展示。在圖9中，絕緣體層(諸如BOX層104)展示為形成於Si處置層106上方。主動Si層12展示為形成於BOX層104上方。
在圖10中，主動Si裝置102展示為自圖9之主動Si層12形成。一或多個導電特徵108(諸如通孔)展示為相對於主動Si裝置102而經由BOX層104予以實施。此等導電特徵可允許Si處置層106耦接至主動Si裝置(例如，FET)、被加偏壓、或其任一組合。可藉由(例如)金屬堆疊110促進此等耦接及/或偏壓。在一些實施例中，此金屬堆疊可允許FET 100之某些導電特徵電連接至端子112或其他電耦接元件。在圖10之實例中，可形成鈍化層114以覆蓋連接/金屬堆疊中的一些或全部及/或主 動裝置102。
在一些實施例中，(圖9中所展示之)陷阱富集層14可實施於BOX層104與Si處置層106之間。然而，且如本文中所描述，經由導電特徵108至Si處置層106之電連接可消除或減小對此陷阱富集層之需要，此需要通常存在以控制BOX層104與Si處置層106之間的界面處之電荷，且可涉及相對高成本之程序步驟。
除消除或減少對陷阱富集層之需要的前述實例以外，至Si處置層106之電連接可提供數個有利特徵。舉例而言，導電特徵108可允許強迫BOX/Si處置界面處之超量電荷以藉此減小非所需諧波。在另一實例中，可經由導電特徵108移除超量電荷以藉此減小SOI FET之斷開電容(Coff)。在另一實例中，導電特徵108之存在可降低SOI FET之臨限值以藉此減小SOI FET之接通電阻(Ron)。
圖11展示可經實施以製造具有如本文中所描述的一或多個特徵之SOI FET的程序130。圖12展示與圖11的製造程序的各步驟相關聯之各個階段/結構的實例。
在圖11之區塊132中，可形成或提供SOI基板。在圖12之狀態140中，此SOI基板可包括Si基板106(諸如Si處置層)、在Si基板106上方之氧化物層104、及氧化物層104上方之主動Si層12。此SOI基板可或可不在氧化物層104與Si基板106之間具有陷阱富集層。
在圖11之區塊134中，可以主動Si層形成一或多個FET。在圖12之狀態142中，此等FET描繪為150。
在圖11之區塊136中，可形成穿過氧化物層104至Si基板106且與FET 150相關之一或多個導電通孔。在圖12之狀態144中，此等導電通孔由參考數字108標識。如本文中所描述，穿過氧化物層104至Si基板106之此電連接亦可利用其他導電特徵(諸如一或多個導電溝槽)來予以實施。某些實施例可不包括所說明之導電通孔特徵108。
在圖11及圖12之實例中，應理解，區塊134及136可或可不以所展示實例順序來予以執行。在一些實施例中，可在FET形成之前形成諸如一或多個深溝槽之導電特徵且以多晶矽填充導電特徵。在一些實施例中，可在形成FET之後形成此(此等)導電特徵(例如，切割且以諸如鎢(W)之金屬填充)。應理解，亦可實施與圖11及圖12的實例相關聯之順序的其他變化。
在圖11之區塊138中，可形成用於導電通孔及FET之電連接。在圖12之狀態146中，此等電連接描繪為全體地由參考數字110標識之金屬化物堆疊。此金屬堆疊110可將FET 150及導電通孔108電連接至一或多個端子112或其他電氣元件或裝置(例如，主動或被動裝置)。在圖12之實例狀態146中，鈍化層114展示為經形成以覆蓋連接/金屬化物堆疊110中的一些或全部及/或FET 150。
圖13展示在一些實施例中，具有如本文所描述之一或多個特徵的SOI FET 700可使其閘極節點藉由閘極偏壓網路756偏壓，使其本體節點藉由本體偏壓網路754偏壓及/或使其基板節點藉由偏壓網路752偏壓。與此等閘極及本體偏壓網路相關之實例在標題為「Circuits,Devices,Methods and Applications Related to Silicon-on-Insulator Based Radio-Frequency Switches」之美國公開案第2014/0009274號中予以描述，該美國公開案特此以全文引用之方式併入。
圖14至圖16展示在一些實施例中，具有如本文所描述之一或多個特徵的SOI FET可實施於RF開關應用中。
圖14展示具有RF核心762及能量管理(EM)核心764之射頻(RF)開關組態760的一實例。關於此等RF及EM核心之額外細節在標題為「Circuits,Devices,Methods and Applications Related to Silicon-on-Insulator Based Radio-Frequency Switches」之美國公開案第2014/0009274號中予以描述，該美國公開案以全文引用的方式併入本 文中。圖14之實例RF核心762展示為單極雙投(SPDT)組態，其中電晶體700a、700b之串聯臂分別配置於極點與第一及第二投點之間。與第一及第二投點相關聯之節點展示為經由其電晶體700c、700d之各別分流器臂耦接至接地。
在圖14之實例中，電晶體700a至700d中的一些或全部可包括至如本文所描述之各別基板的電連接。可利用至基板之此等電連接以向基板提供偏壓，及/或提供與各別電晶體之其他部分的耦接。另外，700a至700d中的一些或全部可與結構之一或多個層中的一或多個整合式被動裝置特徵相關聯，如下文更詳細地描述。
圖15展示圖14之RF核心762的一實例，其中開關臂700a至700d中之每一者包括FET裝置之堆疊。出於描述之目的，此堆疊中之各FET可稱作FET，堆疊可統稱為FET、或其任一組合。在圖15之實例中，對應堆疊中之各FET展示為包括如本文所描述之基板節點連接。應理解，RF核心762中之FET裝置中的一些或全部可包括此等基板節點連接。
圖16展示圖13之偏壓組態750的一實例，其實施於如參考圖15所描述之具有FET 700之堆疊的開關臂中。在圖16之實例中，堆疊中之各FET可藉由單獨閘極偏壓網路756、本體偏壓網路754及/或基板偏壓網路752加偏壓，堆疊中之各FET可藉由複數個閘極偏壓網路756、本體偏壓網路754及/或基板偏壓網路752加偏壓，堆疊中之所有FET可藉由共同閘極偏壓網路、本體偏壓網路及/或基板偏壓網路、或其任一組合加偏壓。
主動/被動裝置整合
對於主動半導體裝置之前述描述可用於各種射頻(RF)應用，諸如功率放大器、開關及其類似者。除了主動裝置及/或晶粒以外，在某些實施例中，一或多個相對高效能被動裝置亦可與主動裝置結合利 用。此(等)被動裝置可作為單獨「整合式被動裝置(IPD)」或「整合式被動組件(IPC)」封裝，IPD或IPC可在大小、成本及/或功能性考量方面合乎需要。各種功能區塊，諸如阻抗匹配電路、諧波濾波器、耦接器、平衡-不平衡轉換器(balun)及功率組合器/分配器為可實施於IPD中之裝置的實例。可大體上使用標準晶圓製造技術(諸如薄膜及光微影處理)製造IPD，且可將IPD設計為(例如)倒裝晶片可安裝或電線可接合組件。在某些實施例中，IPD包括包含矽、氧化鋁、玻璃或其他薄膜基板材料之基板。
如上文所描述，可使用一或多個被動元件向主動電晶體裝置加偏壓。在某些實施例中，可將此等偏壓元件實施於IPD中。此外，濾波、匹配、耦接或其他功能性可實施於電耦接至主動RF晶粒之一或多個IPD中。圖17說明根據一或多個實施例之連接至被動晶粒1120(例如，IPD)的主動晶粒1110。在一個實施例中，主動晶粒1110可為開關裝置，其中被動晶粒1120為開關裝置提供濾波功能性。在另一實施例中，主動晶粒1110可為功率放大器(PA)晶粒(例如，矽PA)，其中被動晶粒1120為主動晶粒1110提供匹配功能性。在另一實施例中，被動晶粒1120可為主動晶粒1110提供被動耦接功能性。
根據某些製造程序，可在製造主動晶粒1110之過程中實施一種類型的程序，同時可在製造被動晶粒1120之過程中實施一單獨程序；可使用電連接器1115，諸如導電焊線、跡線、接點及/或其組合隨後連接兩個單獨地製造之晶粒。兩個晶粒可在單個封裝中以並列組態彼此連接。
圖18說明根據一或多個實施例之整合式被動晶粒(IPD)1200的橫截面圖。在兩晶粒解決方案中，如圖17中所展示，包括一或多個被動裝置1212之IPD 1200可形成於低損耗或高線性基板1206(諸如玻璃)上。可使用已知晶圓處理技術製造IPD 1200。在某些實施例中，一或 多個金屬接點1223可自一或多個金屬層形成。金屬層可用於形成某些被動裝置及/或接點1212。舉例而言，金屬層可用以形成電容器(例如，金屬-絕緣體-金屬(MIM)電容器)、電感器(例如，金屬螺旋電感器)、電阻器、接觸襯墊、耦接器或其他元件或裝置。在某些實施例中，金屬元件1223之至少一部分由介電材料1221或其類似者覆蓋，可使用標準半導體程序施加介電材料1221或其類似者。在某些實施例中，介電層1221可包含氧化物或其他介電材料，諸如聚醯亞胺(PI)、聚苯并噁唑(PBO)、苯并環丁烯(BCB)或其類似者。
用於在玻璃基板上建立被動裝置之某些程序可呈現並不存在於一些矽製程中之困難。舉例而言，依賴於視覺系統之自動製造工具可能不同樣與玻璃處理相容。此外，玻璃可能不如矽純，及/或可具有不同密度特性，且因此經設計用於矽製程之處理工具可能在此等程序中並不有效。另外，某些矽(例如，SOI)製造系統/程序可不適合於以具成本效益之方式施加與某些被動裝置相關聯之相對厚金屬層。因此，為了實施圖17中所說明之兩晶粒解決方案，可能對於各程序需要單獨製造工具。
本文所揭示之某些實施例在SOI層轉移基板上提供整合式被動裝置處理，此舉可為RF產品提供減小之大小及/或增大之線性效能，RF產品包括主動SOI組件(例如，開關、低雜訊放大器(LNA)、PA及/或其組合)以及整合式被動裝置(例如，電阻器、電容器、電感器及其類似者)兩者。舉例而言，本文中揭示雙層半導體結構及解決方案，其具有：第一層，第一層包含包括一或多個主動半導體裝置(例如，FET)及/或與裝置相關聯之電連接的一或多個層；以及第二層，其可至少部分地安置於主動裝置上方，第二層包含一或多個被動裝置(例如，電阻器、電容器、電感器或其類似者)。可在第一層晶圓或結構上形成/製造第二層。舉例而言，可使用一晶圓程序形成第二層，晶圓程 序利用第一層晶圓結構作為用於在其上形成被動裝置之起始晶圓結構。
術語「雙層」在本文中根據其廣泛及普通含義而予以使用，且可用以指代包括包含一晶圓之第一層的結構，晶圓上形成有複數個主動積體電路裝置。舉例而言，根據本文中所揭示實施例之雙層結構的第一層可包含積體電路晶圓，其中「積體電路晶圓」根據其由一般熟習此項技術者理解之廣泛及普通含義而予以使用。舉例而言，積體電路晶圓可包含複數個主動裝置，其中可單切或細分晶圓以產生複數個電路晶粒或單元。在某些實施例中，第一層晶圓可包含絕緣體上矽(SOI)積體電路晶圓。
然而，將被動裝置添加於SOI程序上以形成雙層結構，如本文所描述，可在某些實施例中歸因於同傳統IPD處理相比的減小之金屬厚度及/或基板線性而不利地影響效能。另外，SOI程序上之最終IPD處理可鑒於常常與玻璃或其他高電阻率基板處理相關聯之困難而具有挑戰性。
本文所揭示之某些實施例涉及執行層轉移程序來以標準IPD基板(諸如玻璃或其他低損耗基板)替換現有SOI基板。替換層轉移基板可用作IPD程序之起始晶圓。亦即，於其上形成有一或多個主動裝置之替換層轉移基板可提供雙層整合式主動及被動裝置晶圓或單元(例如，晶粒)之第一層。SOI程序上之IPD處理可提供各種益處，諸如單晶粒(例如，雙層)解決方案，而非兩晶粒解決方案，包括如圖17中所展示之兩個單獨、單層單元/晶粒。另外，互連件之減小的複雜度/數目可涉及連接主動SOI裝置與整合式被動裝置，此舉可引起改良之效能、額外益處，諸如減小之大小/佔據面積、使主動裝置與被動裝置緊密鄰近之增大的靈活性，及其他益處。
相對於根據本文中揭示實施例之雙層裝置，SOI晶圓可用作整合 式被動裝置之基板，此舉可提供各種益處，諸如相較於單獨主動及被動晶粒的簡化之處理及/或成本節省，如圖17中所展示。亦即，SOI裝置層可充當雙層結構之第一層，其中第二層包含形成於第一層上方之一或多個被動裝置。
圖19展示程序1300，程序1300可經實施以將被動裝置整合於SOI裝置或結構中以形成具有如本文所描述之一或多個特徵的雙層結構。圖20展示圖19的製造程序之各個階段的實例。在圖19及圖20之實例中，應理解，各種區塊或階段可或可不以所說明之實例順序予以執行。另外，可在某些實施例中省略所說明/所描述步驟中之一些，或可實施並未明確地描述同時保持在本發明之範疇內的額外步驟。圖20中所說明之特徵之某些特徵在某些態樣中可類似於上述圖式中所說明之特定特徵，且因此，為簡單起見，此處可不提供此等特徵之詳細描述。
在區塊1302處，程序1300涉及提供具有形成或以其他方式與其相關聯之一或多個裝置及/或連接的SOI晶圓之至少一部分，如上文在各種實施例中所描述。對應結構1401可為包括以下各者中之一或多者的標準SOI結構：大塊基板1406，諸如矽基板；形成於基板上方之內埋氧化物層1404；在結構1401之主動區域中的一或多個電晶體裝置1450或其他主動裝置；一或多個金屬連接1410；一或多個貫穿氧化物通孔1408；及鈍化層1414，其包圍結構1401之主動區域及結構1401之被動區域的至少部分。金屬連接1410可組態為被動金屬堆疊，被動金屬堆疊可具有相對有限金屬化物。
矽基板1406可用作處置晶圓，為結構1401提供結構穩定性。在區塊1304處，程序1300涉及：應用臨時處置晶圓1461以為層轉移程序提供穩定性及移除矽基板1406，以藉此產生層轉移之主動晶粒/晶圓結構1403。在某些實施例中，可在移除基板層1406之前將臨時處置晶 圓施加於結構1403之頂側。
在區塊1306處，程序1300涉及將替換基板1466施加於結構及移除臨時處置晶圓1461。基板1466可有利地提供適合於整合式被動裝置(IPD)處理之低損耗基板，諸如高線性/電阻率基板。程序1300可進一步涉及在施加替換基板1466之前應用界面層1464。在某些實施例中，界面層可促進替換基板層1466之黏附。
在某些實施例中，替換基板1466可為高電阻率基板，諸如玻璃、高電阻率矽、多孔矽、或其他高電阻率材料。結構1405可用作IPD程序之起始晶圓。舉例而言，可將結構1405提供至單獨IPD程序用於在結構1405上形成整合式被動裝置。在區塊1308處，程序1300涉及在晶圓上建立額外處理，可在將晶圓切割成晶粒之前在晶圓級執行額外處理。程序1300之區塊1308可涉及形成一或多個介電質1421及/或金屬層1423以實施所要被動裝置。可經由將一或多個遮罩層(在一些實施例中，諸如大致六個或七個遮罩層)添加至結構1405之頂側來實施被動裝置層1423。在圖20中展示所得結構1407，其中一或多個額外金屬層1423可至少部分地由介電材料及/或鈍化層1421覆蓋。在某些實施例中，鈍化層1421及/或金屬層1423可用以形成一或多個被動裝置。舉例而言，一或多個被動裝置可形成為使用現有重佈層(RDL)金屬及/或介電層之後端凸塊及/或金屬(例如，銅)柱處理的部分。
結構1407有利地提供單晶粒、雙層解決方案，以替換傳統兩晶粒解決方案用於使主動裝置與被動裝置相關聯。作為圖17中所展示之兩晶粒解決方案的替代方案，圖20中所說明及本文中所描述之結構1407可提供減小之大小及/或改良之效能。另外，高電阻率基板1466可相較於矽基板1406提供另外益處。鑒於與整合式被動裝置相關聯之金屬1423的相對厚度，結構1407之頂部表面可具有相當大之形態(例如，10至20μm或更多)，其中介電質1421為非平坦化的。因此，在結 構上形成被動裝置之前執行結合區塊1304及1306所描述之層轉移程序可為有利的。
在某些實施例中，如結構1407中所展示，與整合式被動裝置相關聯之金屬層/連接1423可至少部分地在橫向方向中與與主動裝置1450相關聯之金屬層/連接1410重疊。亦即，金屬層1423可至少部分地在金屬層1410及/或主動裝置1450上方，藉此在安置於中晶片封裝或其類似者時潛在地允許減小之大小/佔據面積。
結構1407可大體上在某些方面類似於在圖18中所說明之及上文所描述之IPD 1200的起始晶圓1206，其中添加了含有主動SOI電路系統之相對薄(例如，大致10μm)層1480。舉例而言，圖19及圖20之IPD處理可類似於其他IPD程序，且可包括類似背磨及SAW操作。所得結構1407可提供包括SOI及IPD之組合雙層結構。因此，可達成組合之主動及被動功能性而無需製造第二、單獨IPD晶粒或晶圓。
儘管本文中在整合式主動及被動層之上下文中經由單層或雙層轉移程序揭示某些實施例，但在某些實施例中可經由晶圓接合程序形成組合之主動及被動晶圓/晶粒。舉例而言，可獨立於主動裝置晶圓(例如，SOI晶圓)而製造整合式被動裝置(IPD)晶圓，其中在此單獨製造之後，來自單獨晶圓之兩個晶圓或晶粒可經由晶圓接合程序加以組合。相對於IPD及主動晶圓/晶粒之晶圓接合，對於各別被動及主動晶粒大致大小相同，或以其他方式對準以允許有效晶圓接合可係有利的。
另外，儘管本文所揭示之某些程序涉及使用至替換低損耗基板(諸如玻璃、多孔矽或其類似者(例如，圖20中之層1466))之層轉移來製造整合式主動/被動結構，但在某些實施例中，整合式被動裝置可形成於主動SOI晶圓/層上方，而無需轉移至低損耗(例如，高線性)基板。舉例而言，相對於圖20，結構1407可包含原始矽基板層1406替代 上文所描述且展示之界面層1464及/或替換基板1466。
產品實施之實例
在一些實施例中，具有本文中所描述之一或多個特徵的一或多個晶粒可實施於封裝模組中。此模組之一實例展示於圖21A(平面視圖)及21B(側視圖)中。模組810展示為包括封裝基板812。此封裝基板可經組態以收納複數個組件，且可包括(例如)層壓基板。安裝於封裝基板812上之組件可包括一或多個晶粒。在所展示實例中，具有整合式主動及被動裝置之晶粒800，如本文所描述，展示為安裝於封裝基板812上。晶粒800可經由諸如連接焊線816之連接而電連接至模組之其他部分(且在利用多於一個晶粒之情況下與彼此連接)。此等連接焊線可形成於在晶粒800上形成之接觸襯墊818與在封裝基板812上形成之接觸襯墊814之間。在一些實施例中，一或多個表面安裝裝置(SMD)822可安裝於封裝基板812上，以促進模組810之各種功能性。
在一些實施例中，封裝基板812可包括用於將各種組件彼此互連，及/或與用於外部連接之接觸襯墊互連之電連接路徑。舉例而言，連接路徑832描繪為將實例SMD 822與晶粒800互連。在另一實例中，連接路徑832描繪為將SMD 822與外部連接接觸襯墊834互連。在又一實例中，連接路徑832描繪為將晶粒800與接地連接接觸襯墊836互連。
在一些實施例中，封裝基板812及安裝於其上之各種組件上方的空間可填充有包覆成型結構830。此包覆成型結構可提供數個合乎需要之功能性，包括保護組件及焊線免於外部元件，及較容易地處置封裝模組810。
圖22展示可實施於參考圖21A及圖21B所描述之模組810中的實例開關組態之示意圖。儘管封裝模組已在開關電路及偏壓/耦接電路之上下文中描述為在同一晶粒上(例如，圖21A之實例組態)，但應理 解，封裝模組可基於其他組態。在該實例中，將開關電路120描繪為SP9T開關，其中極點可連接至天線，且投點可連接至各個Rx及Tx路徑。此組態可促進(例如)無線裝置中之多模式多頻帶操作。
模組810可進一步包括用於接收電力(例如，供應電壓VDD)及控制信號之介面，以促進開關電路120及/或偏壓/耦接電路150之操作。在一些實施中，可經由偏壓/耦接電路150將供應電壓及控制信號施加至開關電路120。
無線裝置實施
在一些實施中，具有本文中所描述之一或多個特徵的裝置及/或電路可包括於諸如無線裝置之RF裝置中。可在無線裝置中，以如本文中所描述之模組形式或以其某一組合直接實施此裝置及/或電路。在一些實施例中，此無線裝置可包括(例如)蜂巢式電話、智慧型電話、具有或不具有電話功能性之手持式無線裝置、無線平板電腦等。
圖23示意性地描繪具有本文中所描述之一或多個有利特徵的實例無線裝置900。在如本文所描述之各種開關及各種偏壓/耦接組態的上下文中，開關120及偏壓/耦接電路150可為模組919之部分，模組919可包括根據對本文所揭示之SOI層轉移基板程序及實施例之IPD處理中之一或多者的整合式主動及被動裝置。另外，裝置900之其他組件可包括如本文所描述之整合式主動/被動晶粒，諸如功率放大器模組914、雙工器920及/或其他組件或其組合。在一些實施例中，開關模組919可促進(例如)無線裝置900之多頻帶多模式操作。
在實例無線裝置900中，具有複數個功率放大器(PA)之PA模組916可(經由雙工器920)將經放大RF信號提供至開關120，且開關120可將經放大RF信號投送至天線。PA模組916可自可以已知方式組態及操作之收發器914接收未放大RF信號。收發器亦可經組態以處理所接收信號。收發器914展示為與基頻子系統910相互作用，基頻子系統910 經組態以提供適於使用者之資料及/或語音信號與適於收發器914之RF信號之間的轉換。收發器914亦展示為連接至經組態以管理用於無線裝置900的操作之功率的功率管理組件906。此功率管理組件亦可控制基頻子系統910及模組919之操作。
基頻子系統910展示為連接至使用者介面902，以促進提供至使用者及自使用者接收之語音及/或資料的各種輸入及輸出。基頻子系統910亦可連接至經組態以儲存資料及/或指令之記憶體904，以促進無線裝置之操作，及/或為使用者提供資訊之儲存。
在一些實施例中，雙工器920可允許使用共同天線(例如，924)同時執行傳輸及接收操作。在圖23中，所接收信號展示為投送至可包括(例如)低雜訊放大器(LNA)之「Rx」路徑(未展示)。
數個其他無線裝置組態可利用本文中所描述之一或多個特徵。舉例而言，無線裝置無需為多頻帶裝置。在另一實例中，無線裝置可包括諸如分集天線之額外天線及諸如Wi-Fi、藍芽及GPS之額外連接性特徵。
一般評述
除非上下文另外明確要求，否則貫穿說明書及申請專利範圍，詞「包含」及其類似者應以包括性意義，而非排他性或窮盡性意義加以解釋；換言之，呈「包括(但不限於)」之意義。如本文中一般所使用，詞語「耦接」指可直接連接或藉助於一或多個中間元件連接之兩個或更多個元件。另外，當用於本申請案中時，詞「本文中」、「上文」、「下文」及類似意義之詞應指本申請案整體而非本申請案之任何特定部分。在上下文准許之情況下，使用單數或複數數目進行之上述【實施方式】中之詞亦可分別包括複數或單數數目。涉及兩個或更多個項目清單之詞「或」，該詞涵蓋所有以下該詞之解釋：清單中之項目中之任一者、清單中之所有項目及清單中之項目之任一組合。
本發明之實施例的上述詳細描述並不意欲為窮盡的或將本發明限於上文所揭示之精確形式。熟習相關技術者將認識到，雖然上文出於說明之目的描述本發明之特定實施例及實例，但在本發明之範疇內各種等效修改係有可能的。舉例而言，雖然以既定次序呈現程序或區塊，但替代實施例可以不同次序執行具有步驟之常式，或使用具有區塊之系統，且可刪除、移動、添加、細分、組合及/或修改一些程序或區塊。可以多種不同方式實施此等程序或區塊中之每一者。又，雖然有時程序或區塊顯示為連續執行，但此等程序或區塊可替代地同時執行，或可在不同時間執行。
本文所提供之本發明之教示可施加於其他系統，未必為上文所描述之系統。可組合上文所描述之各種實施例的元件及動作以提供其他實施例。
雖然已描述本發明之一些實施例，但此等實施例僅藉助於實例予以呈現，且並不意欲限制本發明之範疇。實際上，本文中所描述之新穎方法及系統可以多種其他形式予以實施；此外，在不背離本發明精神之情況下，可對本文中所描述之方法及系統的形式進行各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋將屬於本發明之範疇及精神內的此等形式或修改。
1401‧‧‧結構
1403‧‧‧主動晶粒/晶圓結構
1404‧‧‧內埋氧化物層
1405‧‧‧結構
1406‧‧‧大塊基板
1407‧‧‧結構
1408‧‧‧貫穿氧化物通孔
1410‧‧‧金屬連接
1414‧‧‧鈍化層
1421‧‧‧鈍化層
1423‧‧‧金屬層
1450‧‧‧電晶體裝置
1461‧‧‧處置晶圓
1464‧‧‧界面層
1466‧‧‧基板層
1480‧‧‧相對薄層

Claims (20)

  1. 一種用於製造雙層射頻裝置之方法，該方法包含：提供具有一半導體基板及形成於該半導體基板上之複數個積體電路裝置之一絕緣體上矽積體電路晶圓；至少部分地將該半導體基板自該積體電路晶圓之一背面移除；將一低損耗替換基板添加至該積體電路晶圓之該背面；及在添加該低損耗替換基板以形成一雙層晶圓之後在該複數個積體電路裝置中之每一者上方形成一整合式被動裝置。
  2. 如請求項1之方法，其進一步包含單切該雙層晶圓以形成複數個雙層射頻裝置。
  3. 如請求項1之方法，其中該在該複數個積體電路裝置中之每一者上方形成該等整合式被動裝置涉及使用一晶圓接合程序將一整合式被動裝置晶圓接合至該積體電路晶圓。
  4. 如請求項1之方法，其進一步包含在該至少部分地移除該半導體基板之前將一載體晶圓施加於該積體電路晶圓之一正面上。
  5. 如請求項1之方法，其中該替換基板包括一高電阻率基板。
  6. 如請求項1之方法，其中該替換基板包括玻璃。
  7. 如請求項1之方法，其進一步包含在該添加該低損耗替換基板之前將一界面層施加於該積體電路晶圓之該背面。
  8. 如請求項1之方法，其中該等被動裝置中之每一者包括一電阻器、一電容器及一電感器中之一或多者。
  9. 如請求項1之方法，其中該在該複數個積體電路裝置中之每一者上方形成一整合式被動裝置涉及在該積體電路晶圓之一正面上形成複數個介電層及在複數個介電層中形成一或多個電連接。
  10. 一種雙層半導體晶粒，其包含：一第一層，其包括安置於一低損耗基板上之一積體電路裝置；及一第二層，其安置於該第一層上，該第二層包括一整合式被動裝置。
  11. 如請求項10之雙層半導體晶粒，其中該第二層根據一晶圓接合程序接合至該第一層。
  12. 如請求項10之雙層半導體晶粒，其中該低損耗基板為一高電阻率基板。
  13. 如請求項10之雙層半導體晶粒，其中該低損耗基板為玻璃。
  14. 如請求項10之雙層半導體晶粒，其進一步包含一界面層，該界面層形成於該低損耗基板與該積體電路裝置之間。
  15. 如請求項10之雙層半導體晶粒，其中該整合式被動裝置包括一電阻器、一電容器及一電感器中之一或多者。
  16. 如請求項10之雙層半導體晶粒，其中該第二層包括複數個介電層及一或多個電連接。
  17. 一種射頻模組，其包含：一封裝基板，其經組態以收納複數個組件；及一雙層晶粒，其安置於該封裝基板上且具有：一第一層，該第一層包括安置於一低損耗基板上之一積體電路裝置；及一第二層，其安置於該第一層上，該第二層包括一整合式被動裝置。
  18. 如請求項17之射頻模組，其中該第二層根據一晶圓接合程序接合至該第一層。
  19. 如請求項17之射頻模組，其中該低損耗基板為一高電阻率基板。
  20. 如請求項17之射頻模組，其中該低損耗基板為玻璃。
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