TWI737600B - 用於場效電晶體裝置的基板偏壓 - Google Patents

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Abstract

本發明揭示用於場效電晶體(FET)裝置的基板偏壓。在一些實施例中，一射頻(RF)裝置可包括：一FET，其經實施於一基板層上方；及一電連接，其經實施以提供與該基板層相關聯之一基板偏壓節點。該RF裝置可進一步包括一不接地電路，該不接地電路連接至該基板偏壓節點以調整該FET之RF效能。在一些實施例中，該電連接可包括與該基板層電接觸之一或多個導電特徵之一圖案。

Description

用於場效電晶體裝置的基板偏壓 相關申請案之交叉參考
本申請案主張標題為「SUBSTRATE BIAS FOR SOI DEVICES」之於2015年3月31日申請之美國臨時申請案第62/140,945號之優先權，該美國臨時申請案之揭示內容特此以其各別全文引用的方式明確併入本文中。
本發明係關於諸如絕緣體上矽(SOI)裝置之場效電晶體(FET)裝置之偏壓。
在電子應用中，場效電晶體(FET)可用作開關。此等開關可允許(例如)無線裝置中之射頻(RF)信號之路由。
根據多個實施，本發明係關於一種射頻(RF)裝置，該RF裝置包括：一場效電晶體(FET)，其經實施於一基板層上方；及一電連接，其經實施以提供與該基板層相關聯之一基板偏壓節點。該RF裝置進一步包括一不接地電路，該不接地電路連接至該基板偏壓節點以調整該FET之RF效能。
在一些實施例中，對該RF效能之該調整可包括一動態調整或一靜態調整。
在一些實施例中，該RF裝置可經組態為一RF開關，其中該FET 提供該RF開關之接通及關斷功能性。該RF效能可包括(例如)諧波產生、互調變失真(IMD)(諸如二階IMD(IMD2)或三階IMD(IMD3))、插入損耗、隔離、線性、電壓崩潰特性、雜訊指數、相位及/或阻抗。
在一些實施例中，該基板層可為一絕緣體上矽(SOI)基板之一部分。該基板層可為一矽處置層。該基板可為一處置層，該處置層包括一電絕緣材料，諸如玻璃、硼矽玻璃、熔融石英、藍寶石或碳化矽。
在一些實施例中，該FET可經實施於該SOI基板之一絕緣體層上方。該絕緣體層可包括一埋入式氧化物(BOX)層。該FET可由該SOI基板之一主動矽層形成。
在一些實施例中，該電連接可包括穿過該絕緣體層實施之一或多個導電特徵。該一或多個導電特徵可包括(例如)一或多個導電通孔、一或多個導電溝槽或其任何組合。
在一些實施例中，該不接地電路可包括經組態以將一偏壓信號提供至該基板層之一偏壓網路。該偏壓信號可包括一DC電壓。該偏壓網路可包括經由其將該DC電壓提供至該基板層之一電阻。
在一些實施例中，該不接地電路可包括一耦接電路，該耦接電路經組態以耦接該基板節點及與該FET之一閘極、一源極、一汲極及一本體相關聯之一或多個節點。
在一些實施例中，該耦接電路可包括在該基板節點與該閘極節點之間的一耦接路徑。該基板節點與該閘極節點之間的該耦接路徑可包括一電阻。該基板節點與該閘極節點之間的該耦接路徑可包括諸如與該電阻串聯之一電容之一相移電路。該基板節點與該閘極節點之間的該耦接路徑可包括與該電阻串聯之一二極體。該基板節點與該閘極節點之間的該耦接路徑可包括諸如與該二極體並聯之一電容之一相移電路。
在一些實施例中，該耦接電路可包括在該基板節點與該本體節 點之間之一耦接路徑。該基板節點與該本體節點之間的該耦接路徑可包括一相移電路。該基板節點與該本體節點之間的該耦接路徑可包括一二極體。該基板節點與該本體節點之間的該耦接路徑可包括與該二極體並聯之一相移電路。
在一些實施例中，該耦接電路可包括在該基板節點與該源極節點之間之一耦接路徑。該基板節點與該源極節點之間的該耦接路徑可包括一相移電路。該基板節點與該源極節點之間的該耦接路徑可包括二極體。該基板節點與該源極節點之間的該耦接路徑可包括與該二極體並聯之一相移電路。
在一些實施例中，該耦接電路可包括在該基板節點與該汲極節點之間之一耦接路徑。該基板節點與該汲極節點之間的該耦接路徑可包括一相移電路。該基板節點與該汲極節點之間的該耦接路徑可包括一二極體。該基板節點與該汲極節點之間的該耦接路徑可包括與該二極體並聯之一相移電路。
在一些實施例中，該不接地電路可進一步包括經組態以將一偏壓電壓提供至該基板層之一偏壓網路。
在一些實施例中，該SOI基板可經組態使得該基板層與一絕緣體層直接嚙合。在一些實施例中，該SOI基板可包括一介面層，該介面層經實施於該基板層與一絕緣體層之間。此一介面層可包括(舉例而言)一富陷阱層。
在一些實施例中，該SOI基板可經組態使得基板層在一絕緣體層下方之一表面處或其附近包括複數個摻雜區。此等摻雜區可包括(舉例而言)非晶系及高電阻率性質。
在一些教示中，本發明係關於一種用於製作一射頻(RF)裝置之方法。該方法包括：在一基板層上方形成一場效電晶體(FET)，將該基板層電連接至一基板節點，及將一不接地電路耦接至該基板節點以調 整該FET之RF效能。
在一些實施例中，該基板層可為一絕緣體上矽(SOI)基板之一部分。該基板層可為一矽處置層。該基板可為一處置層，該處置層包括一電絕緣材料，諸如玻璃、硼矽玻璃、熔融石英、藍寶石或碳化矽。
在一些實施例中，該FET可經實施於該SOI基板之一絕緣體層上方。該絕緣體層可包括一埋入式氧化物(BOX)層。該FET可由該SOI基板之一主動矽層形成。
在一些實施例中，該電連接可包括：穿過該絕緣體層形成一或多個導電特徵。該一或多個導電特徵可包括一或多個導電通孔、一或多個導電溝槽或其任何組合。
在一些實施例中，該不接地電路可包括經組態以將一偏壓信號提供至該基板層之一偏壓網路。該偏壓網路可包括經由其將該DC電壓提供至該基板層之一電阻。
在一些實施例中，該不接地電路可包括一耦接電路，該耦接電路經組態以耦接該基板節點及與該FET之一閘極、一源極、一汲極及一本體相關聯之一或多個節點。該耦接電路可包括在該基板節點與該閘極節點之間之一耦接路徑。該耦接電路可包括在該基板節點與該本體節點之間之一耦接路徑。該耦接電路可包括在該基板節點與該源極節點之間之一耦接路徑。該耦接電路可包括在該基板節點與該汲極節點之間之一耦接路徑。
根據一些實施，本發明係關於一種射頻(RF)開關裝置，該RF開關裝置包括：一晶粒，其具有一基板層；及一RF核心，其經實施於在晶粒上。該RF核心包括複數個經組態以提供開關功能性之場效電晶體(FET)。該RF開關裝置進一步包括一能量管理(EM)核心，該EM核心經實施於該晶粒上。該EM核心經組態以促進該RF核心之該開關功能性。該RF開關裝置進一步包括與該晶粒之該基板層電接觸以提 供一基板節點之一或多個導電特徵之一圖案。該圖案係相對於與該RF開關裝置相關聯之一電路元件實施。
在一些實施例中，該晶粒可為一絕緣體上矽(SOI)晶粒。一或多個導電特徵之該圖案可包括穿過該SOI晶粒之一埋入式氧化物(BOX)層實施之一或多個導電通孔，穿過該SOI晶粒之該BOX層實施之一或多個導電溝槽或其任何組合。
在一些實施例中，一或多個導電特徵之該圖案可經組態以至少部分地環繞該電路元件。在一些實施例中，該電路元件可包括該RF核心及該EM核心。在一些實施例中，該電路元件可包括該RF核心。
在一些實施例中，該RF核心可包括一開關電路，該開關電路具有一或多個極及一或多個投刀，其中該一或多個極與該一或多個投刀之間的每一路徑包括經組態以作為一開關進行操作之一或多個FET。在一些實施例中，該電路元件可包括該開關電路。在一些實施例中，該電路元件可包括該開關電路之每一路徑。在一些實施例中，該電路元件可包括一給定路徑之每一FET。
在一些實施例中，一給定路徑中之該一或多個FET可包括複數個FET，該等FET經實施成一堆疊組態以作為一開關臂進行操作。在一些實施例中，該電路元件可包括該堆疊。在一些實施例中，該電路元件可包括每一FET。
在一些實施例中，該圖案可經組態以實質上環繞該電路元件。此一圖案可經定尺寸為(例如)圍繞該電路元件之一矩形。
在一些實施例中，該圖案可經組態以部分地環繞該電路元件。該圖案經組態以(例如)覆蓋該電路元件周圍之一矩形形狀之三側，覆蓋該電路元件周圍之一矩形形狀之兩側(例如，兩個毗鄰側或兩個相對側)，覆蓋該電路元件周圍之一矩形形狀之一側，或包括相對於該電路元件定位於一或多個離散位置處之一或多個導電特徵。
在一些實施例中，該圖案可包括一第一群組之一或多個導電特徵及一第二群組之一或多個導電特徵。該第一群組及該第二群組中之每一者可係相對於該電路元件實施。在一些實施例中，該第一群組及該第二群組中之每一者可經組態以耦接至一單獨基板偏壓網路。在一些實施例中，該第一群組及該第二群組中之兩者可經組態以耦接至共同基板偏壓網路。
在一些教示中，本發明係關於一種用於製作一射頻(RF)開關裝置之方法。該方法包括：提供或形成包括一基板層之一晶粒，及在該晶粒上實施一RF核心。該RF核心包括複數個經組態以提供開關功能性之場效電晶體(FET)。該方法進一步包括：在該晶粒上實施一能量管理(EM)核心。該EM核心經組態以促進該RF核心之該開關功能性。該方法進一步包括：形成與該晶粒之該基板層電接觸以提供一基板節點之一或多個導電特徵之一圖案。該圖案係相對於與該RF開關裝置相關聯之一電路元件實施。
在一些實施例中，該提供或形成該晶粒可包括：提供或形成具有該基板層之一晶圓。該晶圓可為一絕緣體上矽(SOI)晶圓。一或多個導電特徵之該圖案可包括(舉例而言)穿過每一RF開關裝置之該SOI晶圓之一埋入式氧化物(BOX)層實施之一或多個導電通孔。
在一些實施例中，一或多個導電特徵之該圖案可經組態以至少部分地環繞該電路元件。在一些實施例中，該電路元件可包括該RF核心及該EM核心。在一些實施例中，該電路元件可包括該RF核心。
在一些實施例中，該RF核心可包括一開關電路，該開關電路具有一或多個極及一或多個投刀，其中該一或多個極與該一或多個投刀之間的每一路徑包括經組態以作為一開關進行操作之一或多個FET。一給定路徑中之該一或多個FET可包括複數個FET，該等FET經實施成一堆疊組態以作為一開關臂進行操作。在一些實施例中，該電路元 件可包括該堆疊。在一些實施例中，該電路元件可包括每一FET。
在一些實施例中，該圖案可經組態以實質上環繞該電路元件。在一些實施例中，該圖案可經組態以部分地環繞該電路元件。在一些實施例中，該圖案可經組態以包括相對於該電路元件定位於一或多個離散位置處之一或多個導電特徵。
在一些實施例中，該圖案可包括一第一群組之一或多個導電特徵及一第二群組之一或多個導電特徵，其中該第一群組及該第二群組中之每一者係相對於該電路元件實施。在一些實施例中，該第一群組及該第二群組中之每一者可經組態以耦接至一單獨基板偏壓網路。在一些實施例中，該第一群組及該第二群組中之兩者可經組態以耦接至共同基板偏壓網路。
在一些實施中，本發明係關於一種射頻(RF)模組，該RF模組包括：一封裝基板，其經組態以接納複數個裝置；及一開關裝置，其安裝於該封裝基板上。該開關裝置包括：一場效電晶體(FET)，其經實施於一基板層上；及一電連接，其經實施以提供與該基板層相關聯之一基板偏壓節點。該開關裝置進一步包括一不接地電路，該不接地電路連接至該基板偏壓節點以調整該FET之RF效能。
在一些實施例中，該RF模組可為一開關模組。在一些實施例中，該基板層可為一絕緣體上矽(SOI)基板之部分。
根據一些實施，本發明係關於一種射頻(RF)開關模組，該RF模組包括：一封裝基板，其經組態以接納複數個裝置；及一開關晶粒，其安裝於該封裝基板上。該晶粒包括一基板層，及一RF核心，該RF核心具有複數個經組態以提供開關功能性之場效電晶體(FET)。該開關晶粒進一步包括一能量管理(EM)核心，該EM核心經組態以促進該RF核心之該開關功能性。該開關晶粒進一步包括與該晶粒之該基板層電接觸以提供一基板節點之一或多個導電特徵之一圖案。該圖案係 相對於與該RF開關裝置相關聯之一電路元件實施。
在一些實施例中，該開關晶粒可包括一絕緣體上矽(SOI)基板。
在一些實施例中，該開關功能性可包括一M極N投(MPNT)功能性，其中數量M及N中之每一者為正整數。該MPNT功能性可包括一單極雙投(SPDT)功能性，其中單極經組態為一天線節點，且雙投刀中之每一者經組態為用於能夠進行傳輸(Tx)及接收(Rx)操作中之任一者或兩者之一信號路徑之一節點。該MPNT功能性可包括一雙極雙投(DPDT)功能性，其中雙極中之每一者經組態為一天線節點，且雙投刀中之每一者經組態為用於能夠進行傳輸(Tx)及接收(Rx)操作中之任一者或兩者之一信號路徑之一節點。
在一些教示中，本發明係關於一種無線裝置，該無線裝置包括：一收發器，其經組態以處理射頻(RF)信號；及一RF模組，其與該收發器通信。該RF模組包括：一開關裝置，其具有經實施於一基板層上方之一場效電晶體(FET)；及一電連接，其經實施以提供一基板偏壓節點。該開關裝置進一步包括一不接地電路，該不接地電路連接至該基板偏壓節點且經組態以調整該FET之RF效能。該無線裝置進一步包括與該RF模組通信之一天線。該天線經組態以促進該等RF信號之傳輸及/或接收。
在一些實施中，本發明係關於一種無線裝置，該無線裝置包括：一收發器，其經組態以處理射頻(RF)信號；及一RF模組，其與該收發器通信。該RF模組包括：一開關晶粒，其具有一基板層；及一RF核心，其具有複數個經組態以提供開關功能性之場效電晶體(FET)。該開關晶粒進一步包括一能量管理(EM)核心，該EM核心經組態以促進該RF核心之該開關功能性。該開關晶粒進一步包括與該晶粒之該基板層電接觸以提供一基板節點之一或多個導電特徵之一圖案。該圖案係相對於與該RF開關晶粒相關聯之一電路元件實施。該 無線裝置進一步包括與該RF模組通信之一天線。該天線經組態以促進該等RF信號之傳輸及/或接收。
出於總結本發明之目的，本文中已描述本發明之某些態樣、優點及新穎特徵。應理解，根據本發明之任一特定實施例未必可實現所有此等優點。因此，本發明可以實現或最佳化如本文中所教示之一個優點或優點群組而不必實現如本文中可教示或建議之其他優點之一方式來體現或實施。
10‧‧‧絕緣體上矽(SOI)基板
12‧‧‧主動Si層
14‧‧‧富陷阱層
100‧‧‧絕緣體上矽(SOI)場效電晶體(FET)裝置
100a‧‧‧電晶體/串聯臂/單極單投(SPST)開關
100b‧‧‧電晶體/串聯臂/單極單投(SPST)開關
100c‧‧‧電晶體/並聯臂/單極單投(SPST)開關
100d‧‧‧電晶體/並聯臂/單極單投(SPST)開關
100e‧‧‧單極單投(SPST)開關
100f‧‧‧單極單投(SPST)開關
100g‧‧‧單極單投(SPST)開關
100h‧‧‧單極單投(SPST)開關
100i‧‧‧單極單投(SPST)開關
101‧‧‧主動場效電晶體(FET)
102‧‧‧主動矽裝置
103‧‧‧基板
104‧‧‧埋入式氧化物(BOX)層
105‧‧‧區
106‧‧‧矽(Si)基板處置晶圓
107‧‧‧上部層
108‧‧‧導電特徵
109‧‧‧區
110‧‧‧金屬堆疊
112‧‧‧端子
113‧‧‧端子
114‧‧‧鈍化層
115‧‧‧島狀部
117‧‧‧摻雜區
130‧‧‧程序
132‧‧‧區塊
134‧‧‧區塊
136‧‧‧區塊
138‧‧‧區塊
140‧‧‧狀態
142‧‧‧狀態
144‧‧‧狀態
146‧‧‧狀態
150‧‧‧偏壓組態
152‧‧‧基板偏壓網路
152a‧‧‧第一基板偏壓網路
152b‧‧‧第二基板偏壓網路
154‧‧‧本體偏壓
156‧‧‧閘極偏壓
160‧‧‧射頻(RF)開關組態
162‧‧‧射頻(RF)核心
164‧‧‧能量管理(EM)核心
170‧‧‧圖案
170a‧‧‧圖案
170b‧‧‧圖案
170c‧‧‧圖案
170d‧‧‧圖案
172‧‧‧電連接
190‧‧‧耦接
192‧‧‧相移電路
200‧‧‧第一晶圓
202‧‧‧第二晶圓
204‧‧‧晶圓總成
250‧‧‧開關總成
260‧‧‧天線開關組態
270a‧‧‧第一狀態/第二狀態
270b‧‧‧第二狀態/第四狀態
270c‧‧‧第三狀態
270d‧‧‧第五狀態
270e‧‧‧第一狀態
272‧‧‧單極單投(SPST)開關總成
274a‧‧‧路徑
274b‧‧‧路徑
274c‧‧‧路徑
276a‧‧‧路徑
276b‧‧‧路徑
276d‧‧‧路徑
800‧‧‧晶粒
800a‧‧‧晶粒
800b‧‧‧晶粒
810‧‧‧模組
812‧‧‧封裝基板
814‧‧‧接觸墊
816‧‧‧連接焊線
818‧‧‧接觸墊
820‧‧‧開關電路
822‧‧‧表面安裝裝置(SMD)
830‧‧‧外模製結構
832‧‧‧連接路徑
833‧‧‧連接路徑
834‧‧‧外部連接接觸墊
835‧‧‧連接路徑
836‧‧‧接地連接接觸墊
850‧‧‧偏壓/耦接電路
900‧‧‧無線裝置
902‧‧‧使用者介面
904‧‧‧記憶體
906‧‧‧功率管理組件
910‧‧‧模組/基頻子系統
914‧‧‧收發器
916‧‧‧功率放大器總成
918‧‧‧雙工器
920‧‧‧開關
924‧‧‧天線
950‧‧‧偏壓/耦接電路
Ant‧‧‧天線節點
Ant1‧‧‧節點
Ant2‧‧‧節點
Ant3‧‧‧第三天線節點
C‧‧‧電容
D‧‧‧二極體
P‧‧‧單極
P1‧‧‧第一極
P2‧‧‧第二極
P3‧‧‧第三極
R‧‧‧電阻
R1‧‧‧電阻
R2‧‧‧電阻
T1‧‧‧第一投刀
T2‧‧‧第二投刀
T3‧‧‧第三投刀
TRx1‧‧‧節點
TRx2‧‧‧節點
TRx3‧‧‧節點
V_CONTROL‧‧‧DC控制電壓
Vc(s)‧‧‧控制信號
VDD‧‧‧供應電壓
圖1展示場效電晶體(FET)裝置之實例，該FET裝置具有經實施於基板上之主動FET，及位於該主動FET下面經組態以包括用以為該主動FET提供一或多個所要操作功能性之一或多個特徵之區。
圖2展示FET裝置之實例，該FET裝置具有經實施於基板上之主動FET，及位於該主動FET上面經組態以包括用以為該主動FET提供一或多個所要操作功能性之一或多個特徵之區。
圖3展示在一些實施例中，FET裝置可包括圖1及圖2中之與主動FET相關之該等區兩者。
圖4展示實施為個別絕緣體上矽(S0I)單元之實例性FET裝置。
圖5展示在一些實施例中，複數個類似於圖4之實例性SOI裝置之個別SOI裝置可經實施於晶圓上。
圖6A展示實例性晶圓總成，該實例性晶圓總成具有第一晶圓及定位於該第一晶圓上方之第二晶圓。
圖6B展示圖6A之實例之第一晶圓及第二晶圓之未經組裝視圖。
圖7展示具有與閘極、源極、汲極、本體及基板相關聯之節點之SOI FET之端子表示。
圖8A及圖8B分別展示具有用於其基板之節點之實例性SOI FET裝置之側剖面圖及平面圖。
圖9展示可用於形成具有用於基板層之電連接之SOI FET裝置之SOI基板之側剖面圖。
圖10展示具有用於基板層之電連接之SOI FET裝置之側剖面圖。
圖11展示類似於圖10之實例但其中實質上不存在富陷阱層之實例性SOI FET裝置。
圖12展示在一些實施例中，至基板之電連接可經實施而無需耦接至主動FET之其他部分。
圖13展示在一些實施例中，處置晶圓可包括複數個摻雜區，該複數個摻雜區經實施以提供類似於圖10之實例中之富陷阱介面層之一或多個功能性。
圖14展示與圖13之實例相同之組態，以及給定導電特徵可如何經由處置晶圓與FET互動之實例。
圖15展示可經實施以製作具有一或多個如本文中所描述之特徵之SOI FET裝置之程序。
圖16展示圖15之製作程序之各種階段之實例。
圖17展示在一些實施例中，具有一或多個如本文中所描述之特徵之SOI FET裝置可使其基板節點由基板偏壓網路加偏壓。
圖18展示具有RF核心及能量管理(EM)核心之射頻(RF)開關組態之實例。
圖19展示圖18之RF核心之實例，其中開關臂中之每一者包括FET裝置之堆疊。
圖20展示以具有如參考圖19所描述之FET堆疊之開關臂實施之圖17之偏壓組態之實例。
圖21展示一或多個導電特徵之圖案可經實施以電連接至SOI FET裝置之基板。
圖22展示其中用於基板連接之導電特徵之圖案可大體上形成實 質上圍繞具有RF核心及EM核心之整個晶粒之環形周長之實例組態。
圖23展示其中用於基板連接之導電特徵之圖案可大體上形成經實施成實質上圍繞開關晶粒之RF核心及EM核心中之每一者之環形形狀分佈之實例組態。
圖24展示其中用於基板連接之導電特徵之圖案可大體上形成經實施成實質上圍繞串聯臂及並聯臂之總成之環形形狀分佈之實例組態。
圖25展示其中用於基板連接之導電特徵之圖案可大體上形成經實施成實質上圍繞串聯臂及並聯臂中之每一者之環形形狀分佈之實例組態。
圖26展示其中用於基板連接之導電特徵之圖案可大體上形成經實施成實質上圍繞給定臂中之每一FET之環形形狀分佈之實例組態。
圖27A至圖27E展示可經實施成圍繞電路元件之用於基板連接之導電特徵之圖案之非限制性實例。
圖28A及圖28B展示在一些實施例中，可存在經實施與電路元件相關之導電特徵之一個以上圖案。
圖29展示其中SOI FET裝置之基板節點可電連接至基板偏壓網路之實例。
圖30展示其中SOI FET裝置之基板節點可電連接至基板偏壓網路之另一實例。
圖31展示其中SOI FET裝置之基板節點可電連接至SOI FET裝置之閘極節點之實例。
圖32展示其中可經由相移電路將SOI FET裝置之基板節點電連接至SOI FET裝置之閘極節點之實例。
圖33展示其中可經由相移電路將SOI FET裝置之基板節點電連接至SOI FET裝置100之閘極節點(類似於圖32之實例)且其中基板偏壓網 路可經組態以允許將DC控制電壓施加至基板節點之實例。
圖34A展示類似於圖31之實例但具有與電阻R串聯之二極體D之實例。
圖34B展示在一些實施例中，二極體D之極性可與圖34A之實例相反。
圖35展示類似於圖32之實例但具有與相移電路並聯之二極體D之實例。
圖36展示類似於圖31之實例但具有與電阻R串聯之二極體D之實例。
圖37展示類似於圖35之實例但具有偏壓之實例。
圖38展示如本文中所描述具有基板連接之SOI FET裝置。
圖39A至圖39D展示可如何將SOI FET裝置之基板節點耦接至SOI FET裝置之其他節點之實例。
圖40A至圖40D展示可如何經由相移電路將SOI FET裝置之基板節點耦接至SOI FET裝置之其他節點之實例。
圖41A至圖41D展示類似於圖39A至圖39D之實例且其中可將偏壓信號施加至基板節點之實例。
圖42A至圖42D展示類似於圖40A至圖40D之實例且其中可將偏壓信號施加至基板節點之實例。
圖43A至圖43D展示其中可如何經由二極體D將SOI FET裝置之基板節點耦接至SOI FET裝置之其他節點之實例。
圖44A至圖44D展示可如何經由二極體D及相移電路將SOI FET裝置之基板節點耦接至SOI FET裝置之其他節點之實例。
圖45A至圖45D展示類似於圖43A至圖43D之實例且其中可將偏壓信號施加至基板節點之實例。
圖46A至圖46D展示類似於圖44A至圖44D之實例且其中可將偏壓 信號施加至基板節點之實例。
圖47展示使用SOI FET裝置實施成單極單投(SPST)組態之開關總成。
圖48展示在一些實施例中，圖47之SOI FET裝置可包括如本文中所描述之基板偏壓/耦接特徵。
圖49展示可如何使用具有一或多個如本文中所描述之特徵之兩個SPST開關來形成具有單極雙投(SPDT)組態之開關總成之實例。
圖50展示圖49之開關總成可用於天線開關組態中。
圖51展示可如何使用具有一或多個如本文中所描述之特徵之三個SPST開關來形成具有單極三投(SP3T)組態之開關總成之實例。
圖52展示圖51之開關總成可用於天線開關組態中。
圖53展示可如何使用具有一或多個如本文中所描述之特徵之四個SPST開關來形成具有雙極雙投(DPDT)組態之開關總成之實例。
圖54展示圖53之開關總成可用於天線開關組態中。
圖55展示可如何使用具有一或多個如本文中所描述之特徵之九個SPST開關來形成具有3極3投(3P3T)組態之開關總成之實例。
圖56展示圖55之開關總成可用於天線開關組態中。
圖57A至圖57E展示可如何操作諸如圖53及圖54之實例之DPDT開關組態以提供不同信號路由功能性之實例。
圖58A至圖58D描繪如本文中所描述之開關電路及偏壓/耦接電路之非限制性實例可經實施於一或多個半導體晶粒上。
圖59A及圖59B分別展示具有一或多個如本文中所描述之特徵之封裝模組之平面圖及側視圖。
圖60展示可經實施於圖59A及圖59B之模組中之實例性開關組態之示意圖。
圖61描繪具有本文中所描述之一或多個有利特徵之實例性無線 裝置。
本文中所提供之標題(若存在)僅為了方便起見而未必影響所主張之本發明之範疇或意義。
導論
本文中揭示場效電晶體(FET)裝置之各種實例，該FET裝置相對於主動FET部分具有一或多個區，該主動FET部分經組態以為主動FET提供所要操作條件。在此等各種實例中，諸如FET裝置、主動FET部分及FET之術語有時彼此或與其某一組合可互換使用。因此，術語之此可互換使用應在適當上下文中理解。
圖1展示具有經實施於基板103上之主動FET 101之FET裝置100之實例。如本文中所描述，此基板可包括一或多個層，該一或多個層經組態以促進(例如)主動FET之操作功能性、對主動FET之製作及支援之處理功能性等等。舉例而言，若FET裝置100經實施為絕緣體上矽(SOI)裝置，則基板103可包括絕緣體層(諸如，埋入式氧化物(BOX)層)、介面層及處置晶圓層。
圖1進一步展示在一些實施例中，在位於主動FET 101下面之區105可經組態以包括一或多個特徵以為主動FET 101提供一或多個所要操作功能性。出於描述之目的，應理解，上文及下文之相對位置在主動FET 101之實例上下文中如所展示經定向在基板103上面。因此，區105之一些或全部可經實施於基板103內。此外，應理解，當自上觀看(例如，在平面圖中)時，區105可或可不與主動FET 101重疊。
圖2展示具有經實施於基板103上之主動FET 101之FET裝置100之實例。如本文中所描述，此基板可包括一或多個層，該一或多個層經組態以促進(例如)主動FET 100之操作功能性、對主動FET 100之製作及支援之處理功能性等等。舉例而言，若FET裝置100經實施為絕緣 體上矽(SOI)裝置，則基板103可包括絕緣體層(諸如，埋入式氧化物(BOX)層)、介面層及處置晶圓層。
在圖2之實例中，FET裝置100經展示成進一步包括經實施於基板103上方之上部層107。在一些實施例中，此上部層可包括(舉例而言)複數個層之金屬路由特徵及介電質層以促進(例如)主動FET 100之連接性功能性。
圖2進一步展示在一些實施例中，在主動FET 101上面之區109可經組態以包括一或多個特徵以為主動FET 101提供一或多個所要操作功能性。因此，區109之一些或全部可經實施於上部層107內。此外，應理解，當自上面觀看(例如，在平面圖中)時，區109可或可不與主動FET 101重疊。
圖3展示FET裝置100之實例，該FET裝置具有經實施於基板103上之主動FET 101，且亦具有上部層107。在一些實施例中，基板103可包括類似於圖1之實例之區105，且上部層107可包括類似於圖2之實例之區109。
本文中更詳細地描述關於圖1至圖3之組態之一些或全部之實例。
在圖1至圖3之實例中，FET裝置100經描繪為個別單元(例如，作為半導體晶粒)。圖4至圖6展示在一些實施例中，複數個具有一或多個如本文中所描述之特徵之FET裝置可部分地或完全地以晶圓格式製作，且接著經單粒化以提供此個別單元。
舉例而言，圖4展示實施為個別SOI單元之實例FET裝置100。此個別SOI裝置可包括一或多個主動FET 101，該一或多個主動FET經實施於諸如BOX層104之絕緣體上方，該BOX層104本身經實施於諸如矽(Si)基板處置晶圓106之處置層上方。在圖4之實例中，BOX層104及Si基板處置晶圓106可共同形成圖1至圖3之實例之基板103(具有或不具 有對應區105)。
在圖4之實例中，個別SOI裝置100經展示成進一步包括上部層107。在一些實施例中，此上部層可為圖2及圖3之上部層103(具有或不具有對應區109)。
圖5展示在一些實施例中，複數個類似於圖4之實例性SOI裝置100之個別SOI裝置可經實施於晶圓200上。如所展示，此晶圓可包括晶圓基板103，該晶圓基板包括BOX層104及Si處置晶圓層106，如參考圖4所描述。如本文中所描述，一或多個主動FET可經實施於此晶圓基板上方。
在圖5之實例中，SOI裝置100經展示成無上部層(圖4中之107)。應理解，此層可形成於晶圓基板103上方，為第二晶圓之部分，或其任何組合。
圖6A展示實例晶圓總成204，其具有第一晶圓200及定位於第一晶圓200上方之第二晶圓202。圖6B展示圖6A之實例之第一晶圓200及第二晶圓202之未經組裝視圖。
在一些實施例中，第一晶圓200可類似於圖5之晶圓200。因此，第一晶圓200可包括複數個SOI裝置100，諸如圖4之實例。在一些實施例中，第二晶圓202可經組態以在每一SOI裝置100之FET上方提供(例如)區(例如，圖2及圖3中為109)，及/或提供涉及第一晶圓200之處理步驟之暫時性或永久性處置晶圓功能性。
FET裝置之SOI實施之實例
絕緣體上矽(SOI)處理技術用於諸多射頻(RF)電路(包括涉及高效能、低損耗、高線性開關之彼等電路)中。在此等RF開關電路中，效能優點通常起因於將電晶體建構於矽中，該矽位於諸如絕緣埋入式氧化物(BOX)之絕緣體上。BOX通常位於處置晶圓(通常為矽，但可為玻璃、硼矽玻璃、熔融石英、藍寶石、碳化矽或任一其他電絕緣材 料)上。
通常，將SOI電晶體視為具有閘極端子、汲極端子、源極端子及本體端子之4端子場效電晶體(FET)裝置。然而，SOI FET可表示為5端子裝置，其中添加基板節點。此基板節點可經加偏壓及/或經耦接電晶體之一或多個其他節點以(例如)改良電晶體之線性及損耗效能兩者。本文中更詳細地描述與此基板節點及基板節點之偏壓/耦接相關之各種實例。儘管各種實例係在RF開關之上下文中進行描述，但應理解，本發明之一或多個特徵亦可以涉及FET之其他應用實施。
圖7展示具有與閘極、源極、汲極、本體及基板相關聯之節點之SOI FET 100之端子表示。應理解，在一些實施例中，源極及汲極可顛倒。
圖8A及圖8B展示具有用於其基板之節點之實例性SOI FET裝置100在側剖面圖及平面圖。此基板可為(例如)與如本文中所描述之處置晶圓106相關聯之矽基板。儘管在此處置晶圓之上下問中進行描述，但應理解，基板未必需要具有與處置晶圓相關聯之功能性。
諸如BOX層104之絕緣體層經展示成形成於處置晶圓106上方，且FET結構經展示成基於BOX層104上方之主動矽裝置102形成。在本文中所描述之各種實例中，且如圖8A及圖8B中所展示，FET結構可經組態為NPN或PNP裝置。
在圖8A及圖8B之實例中，用於閘極、源極、汲極及本體之端子經展示成經組態且經提供以便允許FET之操作。基板端子經展示成經由延伸穿過BOX層104之導電特徵108電連接至基板(例如，處置晶圓)106。此導電特徵可包括(例如)一或多個導電通孔、一或多個導電溝槽或其任何組合。本文中更詳細描述可如何實施此導電特徵之各種實例。
在一些實施例中，基板連接可連接至接地以(例如)避免與基板相 關聯之電浮動狀況。用於接地之此基板連接通常包括經實施於給定晶粒之最外周長處之密封環。
在一些實施例中，諸如圖8A及圖8B之實例之基板連接可用於對基板106加偏壓以將基板與對應FET之一或多個節點或其任何組合耦接在一起(例如，提供RF回饋)。基板連接之此使用可經組態以(例如)藉由消除或減少昂貴處置晶圓處理程序及層來改良RF效能及/或減少成本。此等效能改良可包括(例如)線性、損耗及/或電容效能之改良。
在一些實施例中，當需要或期望時可(例如)選擇性施加基板節點之上述偏壓以僅實現所要RF效應。舉例而言，基板節點之偏壓點可經連接至功率放大器(PA)之包絡追蹤(ET)偏壓以實現失真取消效應。
在一些實施例中，用於提供上述實例功能性之基板連接可實施為類似於接地組態或其他連接組態之密封環組態。本文中更詳細描述此基板連接之實例。
圖9展示可用於形成具有用於基板層106(例如，Si處置層)之電連接之圖10之SOI FET裝置100之SOI基板10之側剖面圖。在圖9中，諸如BOX層104之絕緣體層經展示成形成於Si處置層106上方。主動Si層12經展示成形成於BOX層104上方。應理解在一些實施例中，圖9之上述SOI基板10可以晶圓格式實施，且具有一或多個如本文中所描述之特徵之SOI FET裝置可係基於此晶圓形成。
在圖10中，主動Si裝置102經展示成由圖9之主動Si層12形成。一或多個諸如通孔之導電特徵108經展示成相對於主動Si裝置102經實施穿過BOX層104。在一些實施例中，此導電特徵(108)可允許將Si處置層106耦接至主動Si裝置(例如，FET)，對其加偏壓或其任何組合。可藉由(例如)金屬堆疊110促進此耦接及/或偏壓。在一些實施例中，此金屬堆疊可允許將導電特徵108電連接至端子112。在圖10之實例中，一或多個鈍化層、一或多個介電質層或其某一組合(共同地指示為 114)可經形成以覆蓋此金屬堆疊之一些或全部。
在一些實施例中，富陷阱層14可經實施於BOX層104與Si處置層106之間。然而，且如本文中所描述，經由導電特徵108至Si處置層106之電連接可消除或減少對通常存在以控制BOX層104與Si處置層106之間的介面處之電荷且可涉及昂貴處理步驟之此富陷阱層的需求。
除消除或減少對富陷阱層之需求之上述實例外，對Si處置層106之電連接亦可提供多個有利特徵。舉例而言，導電特徵108可允許在BOX/Si處置介面處強加超量電荷以藉此減少非想要諧波。在另一實例中，可經由(多個)導電特徵108將超量電荷移除以藉此減少SOI FET之關斷電容(Coff)。在又另一實例中，(多個)導電特徵108之存在可降低SOI FET之臨限值以藉此減少SOI FET之接通電阻(Ron)。
圖11展示類似於圖10之實例但其中實質上不存在富陷阱層(在圖10中為14)之實例性FET裝置100。因此，在一些實施例中，BOX層104及Si處置層106可彼此實質上直接嚙合。
在圖11之實例中，導電特徵(例如，通孔)108經描繪為延伸穿過BOX層104且通常在BOX/Si處置介面處接觸Si處置層106。應理解在一些實施例中，此等導電特徵可延伸更深至Si處置層106中。
在圖10及圖11之實例中，導電特徵108經描繪為耦接至與主動Si裝置102相關聯之其他電連接。圖12展示在一些實施例中，至基板(例如，Si處置層106)之電連接可經實施而無需耦接至與主動Si裝置102相關聯之此等其他電連接。舉例而言，導電特徵108(諸如通孔)經展示成延伸穿過BOX層104以便與Si處置層106形成接觸。穿過BOX導電特徵108之上部部分經展示成電連接至與端子112分離之端子113。
在一些實施例中，單獨端子113與Si處置層106之間的電連接(經由導電特徵108)可經組態以允許(例如)對基板中之區(例如，Si處置層 106)單獨加偏壓以實現主動Si裝置102之所要操作功能性。單獨端子113與Si處置層106之間的此電連接為使用一或多個穿過BOX導電特徵108之不接地組態之實例。
在圖10至圖12之實例中，穿過BOX導電特徵(108)經描繪為耦接至與主動Si裝置102相關聯之電連接，或與此等電連接分離。應理解亦可實施其他組態。舉例而言，一或多個穿過BOX導電特徵(108)可耦接至主動Si裝置102之一個節點(例如，源極、汲極或閘極)而非其他節點。本文中更詳細地揭示基板節點與主動Si裝置之其他節點之間的此耦接(非耦接)之電路表示之非限制性實例。
在圖10之實例中，富陷阱層14可實施為BOX層104與Si處置層106之間的介面層以提供一或多個如本文中所描述之功能性。在圖11及圖12之實例中，此富陷阱介面層14可被省略，如本文中所描述。
圖13展示在一些實施例中，處置晶圓106(例如，Si處置層)可包括複數個摻雜區117，該複數個摻雜區經實施以提供類似於富陷阱介面層(例如，在圖10中為14)之一或多個功能性。此等摻雜區可通常為(例如)非晶系且在與處置晶圓106之其他部分相比時具有相對高電阻率。
在圖13之實例中，兩個FET 102及島狀部115經展示成由經實施於BOX層104上方之主動Si層12形成。BOX層經展示成經實施於具有摻雜區117之處置晶圓106上方。在一些實施例中，此等摻雜區(117)可經實施為大體上橫向定位於FET 102及/或島狀部115之間的間隙下方。
圖13進一步展示在一些實施例中，具有諸如上述摻雜區117之摻雜區之處置晶圓106可如本文中所描述經由一或多個導電特徵108(諸如通孔)加偏壓。如本文中所描述，此等導電特徵108可耦接至(多個)FET之其他部分、耦接至單個端子或其任何組合，以便將偏壓提供 至處置晶圓基板106以實現(多個)FET之一或多個所要操作功能性。
圖14展示與圖13之實例中相同之組態，以及給定導電特徵108可如何經由處置晶圓106與FET 102互動之實例。舉例而言，插置於FET 102與處置晶圓106之間的BOX層可在其之間產生電容C。此外，電阻R可存在於導電特徵108之端部與BOX/處置晶圓介面之間。因此，可在導電特徵108與FET 102之下側之間提供串聯RC耦接。因此，經由導電特徵將偏壓信號提供至處置晶圓106可為FET 102提供所要操作環境，如本文中所描述。
在圖13及圖14之實例中，給定導電特徵108經描繪為與最接近FET 102橫向分離以便在處置晶圓106中包括至少一個摻雜區117。因此，所得電阻路徑(具有電阻R)可相對長。因此，電阻R可為高電阻。
參考圖10至圖14之實例，應注意，在一些實施例中，給定導電特徵108可經實施以便與最接近FET 102橫向分離了分離距離。此分離距離可為(例如)至少1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm或10μm。在一些實施例中，分離距離可在5μm至10μm之範圍中。出於描述之目的，應理解，此分離距離可為(例如)導電特徵108之最近部分與主動Si層(12)中之對應FET 102之間的距離。
關於SOI FET裝置之製作之實例
圖15展示可經實施以製作具有一或多個如本文中所描述之特徵之SOI FET裝置之程序130。圖16展示圖15之製作程序之各個階段之實例。
在圖15之區塊132中，可形成或提供SOI基板。在圖16之狀態140中，此SOI基板可包括Si基板106(諸如Si處置晶圓)、在Si基板106上方之氧化物層104及在氧化物層104上方之主動Si層12。此SOI基板可或可不在氧化物層104與Si基板106之間具有富陷阱層(例如，在圖9及 圖10中為14)。類似地，此SOI基板可或可不在Si基板106中具有摻雜區(例如，在圖13中為117)。
在圖15之區塊134中，可用主動Si層形成一或多個FET。在圖16之狀態142中，此FET被描繪為101。
在圖15之區塊136中，可穿過氧化物層至Si基板且相對於(多個)FET形成諸如通孔之一或多個導電特徵。在圖16之狀態144中，此導電通孔被描繪為108。如本文中所描述，亦可使用諸如一或多個導電溝槽之其他導電特徵來實施經由氧化物層104至Si基板106之此電連接。
在圖15及圖16之實例中，應理解，可或可不以所展示實例順序執行區塊134及136。在一些實施例中，可在形成(多個)FET之前形成諸如深溝槽之(多個)導電特徵並使其填充有聚酯。在一些實施例中，可在形成(多個)FET之後形成此(等)導電特徵(例如，對其進行切割並使其填充有諸如鎢(W)之金屬)。應理解，亦可實施與圖15及圖16之實例相關聯之順序之其他變化。
在圖15之區塊138中，可形成導電通孔及(多個)FET之電連接。在圖16之狀態146中，此等電連接經描繪為金屬化堆疊(共同經指示為110)。此金屬堆疊可將(多個)FET 101及導電通孔108電連接至一或多個端子112。在圖16之實例狀態146中，鈍化層114經展示成經形成以覆蓋金屬化堆疊110之一些或全部。
關於SOI FET裝置之基板偏壓及/或耦接之實例
圖17展示在一些實施例中，具有一或多個如本文中所描述之特徵之SOI FET裝置100可使其基板節點由基板偏壓網路152加偏壓。本文中更詳細地描述關於此基板偏壓網路之各種實例。
在圖17之實例中，諸如SOI FET裝置100之閘極及本體之其他節點亦可由其各別網路加偏壓。除其他外，關於此閘極及本體偏壓網路 之實例可在標題為「CIRCUITS,DEVICES,METHODS AND COMBINATIONS RELATED TO SILICON-ON-INSULATOR BASED RADIO-FREQUENCY SWITCHES」之PCT公開案第WO 2014/011510號中發現，該PCT公開案之揭示內容特此以全文引用的方式明確地併入本文中。
圖18至圖20展示在一些實施例中，具有一或多個如本文中所描述之特徵之SOI FET可以RF開關應用實施。
圖18展示具有RF核心162及能量管理(EM)核心164之RF開關組態160之實例。關於此RF及EM核心之額外細節可在上文提及PCT公開案第WO2014/011510號中發現。圖18之實例性RF核心162經展示成單極雙投(SPDT)組態，其中電晶體100a、100b之串聯臂分別配置在極與第一投刀及第二投刀之間。與第一投刀及第二投刀相關聯之節點經展示成經由電晶體100c、100d之其各別並聯臂耦接至接地。
在圖18之實例中，電晶體100a至100d之一些或全部可包括至各別基板之電連接，如本文中所描述。至基板之此等電連接可用於向基板提供偏壓及/或提供與各別電晶體之其他部分之耦接。
圖19展示圖18之RF核心162之實例，其中開關臂100a至100d中之每一者包括FET裝置之堆疊。出於描述之目的，此堆疊中之每一FET可稱作FET，堆疊自身可統稱為FET，或其某一組合亦可稱作FET。在圖19之實例中，對應堆疊中之每一FET經展示成包括基板節點連接，如本文中所描述。應理解，RF核心162中之FET裝置之一些或全部可包括此等基板節點連接。
圖20展示以具有如參考圖19所描述之FET 100堆疊之開關臂實施之圖17之偏壓組態150之實例。在圖20之實例中，可用單獨基板偏壓網路152對堆疊中之每一FET加偏壓，可用複數個基板偏壓網路152對堆疊中之FET進行加偏壓，可用共同基板偏壓網路對堆疊中之所有 FET進行加偏壓，或其任何組合。此等可能變化形式亦可應用於閘極偏壓(156)及本體偏壓(154)。
圖21展示一或多個導電特徵108之圖案170可經實施以電連接至SOI FET裝置之基板(例如，Si處置晶圓)。在一些實施例中，亦可將導電特徵之此圖案電連接(經描繪為172)至基板偏壓網路152。在一些實施例中，且如本文中所描述，可將導電特徵之此圖案電連接至SOI FET裝置之另一節點(藉助或不藉助基板偏壓網路152)。
圖22至圖27展示圖21之一或多個導電特徵108之圖案170之非限制性實例。在圖22至圖26之實例中，此(等)導電特徵之圖案經描繪為大體上環繞對應電路元件。然而，且如圖27A至圖27E中所展示，(多個)導電特徵之此圖案可或可不環繞對應電路元件。
在圖22至圖27之實例中，應理解，對於此等實例中之一些或全部，(多個)導電特徵之圖案可電連接至SOI FET裝置之另一節點(藉助或不藉助基板偏壓網路152)。如本文中所描述，(多個)導電特徵之此圖案可包括(例如)一或多個導電通孔、一或多個導電溝槽或其任何組合。亦可實施其他類型之導電特徵。
圖22展示其中用於基板連接之導電特徵之圖案170可大體上形成實質上圍繞具有RF核心162及EM核心164之整個晶粒之環形形狀周長的實例組態160。因此，RF核心162及EM核心164共同可為與導電特徵之圖案170相關聯之電路元件。
圖23展示其中用於基板連接之導電特徵之圖案可大體上形成經實施成實質上圍繞開關晶粒之RF核心162(圖案170a)及EM核心164(圖案170b)中之每一者之環形形狀分佈之實例組態160。因此，RF核心162可為與導電特徵之圖案170a相關聯之電路元件，且EM核心164可為與導電特徵之圖案170b相關聯之電路元件。儘管RF核心及EM核心兩者經描繪為具有導電特徵之各別圖案，但應理解一個圖案可具有 此基板連接而其他圖案不具有。舉例而言，RF核心可具有此基板連接而EM核心不具有。
圖24至圖26展示用於可經實施用於RF核心162之基板連接之導電特徵之一或多個圖案之實例。圖24展示其中用於基板連接之導電特徵之圖案170可大體上形成經實施成實質上圍繞串聯臂100a、100b及並聯臂100c、100d之總成之環形形狀分佈之實例組態。因此，RF核心162可為與導電特徵之圖案170相關聯之電路元件。
圖25展示其中用於基板連接之導電特徵之圖案可大體上形成經實施成實質上圍繞串聯臂100a(圖案170a)、100b(圖案170b)及並聯臂100c(圖案170c)、100d(圖案170d)中之每一者之環形形狀分佈之實例組態。因此，每一臂(100a、100b、100c或100d)可為與導電特徵之對應圖案(170a、170b、170c或170d)相關聯之電路元件。
圖26展示其中用於基板連接之導電特徵之圖案170可大體上形成經實施實質上圍繞給定臂中之每一FET之環形分佈之實例組態。因此，每一FET可為與導電特徵之對應圖案相關聯之電路元件。
在圖24至圖26之實例中，不同層級之RF核心處之每一組件經展示成具備導電特徵之圖案。舉例而言，圖25中之每一臂經展示成包括導電特徵之圖案，且圖26中之每一FET經展示成包括導電特徵之圖案。應理解，並非此等組件中之每一者必要地需要具有導電特徵之此圖案。此外，應理解，可組合與不同層級之RF核心相關聯之導電特徵之圖案之各種組合。舉例而言，RF核心可包括圍繞RF核心本身之導電特徵之圖案，且導電特徵之一或多個額外圖案亦可經實施用於所選擇(多個)臂及/或(多個)FET。
如本文中所描述，用於基板連接之導電特徵之圖案可經實施成圍繞電路元件，部分地圍繞電路元件，單個特徵或其任何組合。
圖27A至圖27E展示此等圖案之非限制性實例。在此等實例中， 圖案經描繪為電連接至其各別基板偏壓網路。然而，且如本文中所描述，此等圖案可藉助或不藉助此等基板偏壓網路電連接至(例如)對應FET之其他部分。
圖27A展示類似於圖22至圖26之實例之其中可將用於基板連接之導電特徵之圖案170實施成圍繞電路元件之實例。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。
圖27B展示其中可將用於基板連接之導電特徵之圖案170實施成部分地圍繞電路元件之實例。在圖27B之特定實例中，此部分地環繞圖案可為其中可相對於電路元件將導電特徵實施於三側上但並不位於第四側上的U形狀圖案。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。
圖27C展示其中可將用於基板連接之導電特徵之圖案170實施成部分地圍繞電路元件之另一實例。在圖27C之特定實例中，此部分地環繞圖案可為其中可相對於電路元件將導電特徵實施於兩個毗鄰側上但並不位於其他兩側上的L形狀圖案。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。在一些實施例中，具有導電特徵之圖案之兩側可為相對側。
圖27D展示其中可將用於基板連接之導電特徵之圖案170實施成部分地圍繞電路元件之另一實例。在圖27D之特定實例中，此部分地環繞圖案可為其中相對於電路元件將導電特徵實施於一側上但並不位於剩餘三側上的圖案。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。
圖27E展示其中可將用於基板連接之導電特徵之圖案170實施成一或多個離散接觸點之實例。在圖27E之特定實例中，此圖案可為其中相對於電路元件實施單個導電特徵之圖案。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。
在圖27A至圖27E之實例中，給定圖案170可包括一或多個離散及/或連續導電特徵。出於描述之目的，應理解，連續圖案(例如，圖17C之實例中之兩個接合區段)可包括電連接至共同基板偏壓網路及/或電路元件之另一共同部分之導電特徵。
圖28A及圖28B展示在一些實施例中，可存在經實施與電路元件相關之導電特徵之一個以上圖案。導電特徵之此圖案可電連接至單獨基板偏壓網路及/或電路元件之部分，電連接至共同基板偏壓網路及/或電路元件之另一共同部分，或其任何組合。
舉例而言，圖28A展示其中相對於電路元件之兩個相對側具備導電特徵之第一圖案170a及第二圖案170b的組態。第一圖案170a可電連接至第一基板偏壓網路152a及/或電路元件之第一部分，且第二圖案170b可電連接至第二基板偏壓網路152b及/或電路元件之第二部分。
在另一實例中，圖28B展示類似於圖28A之實例之其中相對於電路元件之兩個相對側具備導電特徵之第一圖案170a及第二圖案170b的組態。第一圖案170a及第二圖案170b中之兩者皆可電連接至共同基板偏壓網路152及/或電路元件之共同部分。
圖29至圖46展示可與SOI FET裝置100之基板節點耦接之基板偏壓網路及/或SOI FET裝置100之其他部分之非限制性實例。可藉由如參考圖21至圖28所描述之導電特徵之一或多個圖案促進與基板節點之此耦接。
圖29展示其中SOI FET裝置100之基板節點可電連接至基板偏壓網路152之實例。此基板偏壓網路可經組態以允許將DC控制電壓(V_control)施加至基板節點。
圖30展示其中SOI FET裝置100之基板節點可電連接至基板偏壓網路152之實例。此基板偏壓網路可經組態以允許經由電阻R(例如，電阻器)將DC控制電壓(V_control)施加至基板節點。
圖31展示其中可將SOI FET裝置100之基板節點電連接至SOI FET裝置100之閘極節點(例如，閘極之背側)之實例。在一些實施例中，此耦接可或可不包括電阻R(例如，電阻器)。在一些實施例中，此耦接可為或可並非為基板偏壓網路152(若存在)之部分。
圖32展示其中可經由相移電路將SOI FET裝置100之基板節點電連接至SOI FET裝置100之閘極節點(例如，閘極之背側)之實例。在所展示實例中，相移電路包括電容(例如，電容器)；然而，應理解，相移電路可以其他方式經組態。在一些實施例中，此耦接可或可不包括電阻R(例如，電阻器)。在一些實施例中，此耦接可為或可並非為基板偏壓網路152(若存在)之部分。
圖33展示類似於圖32之實例之其中可經由相移電路將SOI FET裝置100之基板節點電連接至SOI FET裝置100之閘極節點(例如，閘極之背側)的實例。在圖33之實例中，基板偏壓網路152可經組態以允許將DC控制電壓(V_control)施加至基板節點。可將此V_control直接或經由電阻R1(例如，電阻器)施加至基板節點。
圖34至圖37展示其中SOI FET裝置之基板節點與SOI FET裝置之另一節點之間的各種耦接可包括二極體之非限制性實例。此二極體可經實施以(例如)提供電壓相依耦接。
圖34A展示類似於圖31之實例但具有與電阻R串聯之二極體D之實例。在一些實施例中，基板節點與閘極節點之間的此耦接可實施有或沒有電阻R。
圖34B展示在一些實施例中，二極體D之極性可與圖34A之實例相反。應理解，圖35至圖37之一些實施例中亦可實施二極體D之此極性反轉。
圖35展示類似於圖32之實例但具有與相移電路(例如，電容C)並聯之二極體D之實例。在一些實施例中，基板節點與閘極節點之間的 此耦接可實施有或沒有電阻R。
圖36展示類似於圖31之實例但具有與電阻R串聯之二極體D之實例。在一些實施例中，可將DC控制電壓(V_control)直接或經由電阻(例如，電阻器)施加至基板節點。
圖37展示類似於圖35之實例但具有偏壓之實例。此偏壓可經組態以允許將DC控制電壓(V_control)直接或經由電阻R(例如，電阻器)施加至基板節點。
在一些實施例中，可使用具有一或多個如本文中所描述之特徵之基板節點連接來感測基板之電壓狀況。可使用此所感測電壓來(例如)補償電壓狀況。舉例而言，可視需要或期望經由基板節點連接將電荷驅動至基板或自基板驅動出。
圖38展示如本文中所描述具有基板連接之SOI FET裝置100。可使用此基板連接來感測與基板節點相關聯之電壓V。圖39至圖46展示在各種回饋及/或偏壓組態中可如何使用此所感測電壓之非限制性實例。儘管各種實例係在電壓V之上下文中進行描述，但應理解，本發明之一或多個特徵亦可使用(例如)與基板相關聯之所感測電流來實施。
圖39A至圖39D展示可如何將SOI FET裝置100之基板節點耦接至SOI FET裝置100之另一節點之實例。在一些實施例中，此耦接可用於基於圖38之所感測基板電壓而促進上述補償。圖39A展示耦接190可經實施於基板節點與閘極節點之間。圖39B展示耦接190可經實施於基板節點與本體節點之間。圖39C展示耦接190可經實施於基板節點與源極節點之間。圖39D展示耦接190可經實施於基板節點與汲極節點之間。在一些實施例中，基板節點可耦接至上述節點中之一個以上節點。
圖40A至圖40D展示可如何經由相移電路(例如，電容)192將SOI FET裝置100之基板節點耦接至SOI FET裝置100之另一節點之實例。在一些實施例中，此耦接可用於基於圖38之所感測基板電壓而促進上述補償。圖40A展示具有相移電路192之耦接190可經實施於基板節點與閘極節點之間。圖40B展示具有相移電路192之耦接190可經實施於基板節點與本體節點之間。圖40C展示具有相移電路192之耦接190可經實施於基板節點與源極節點之間。圖40D展示具有相移電路192之耦接190可經實施於基板節點與汲極節點之間。在一些實施例中，基板節點可耦接至上述節點中之一個以上節點。
圖41A至圖41D展示類似於圖39A至圖39D之實例的實例。然而，在圖41A至圖41D之實例中之每一者中，可將諸如DC控制電壓(V_control)之偏壓信號施加至基板節點。可將此V_control直接或經由電阻施加至基板節點。
圖42A至圖42D展示類似於圖40A至圖40D之實例的實例。然而，在圖42A至圖42D之實例中之每一者中，可將諸如DC控制電壓(V_control)之偏壓信號施加至基板節點。可將此V_control直接或經由電阻施加至基板節點。
圖43A至圖43D展示其中可如何經由二極體D將SOI FET裝置100之基板節點耦接至SOI FET裝置100之另一節點之實例。在一些實施例中，此耦接可用於基於圖38之所感測基板電壓而促進上述補償。在一些實施例中，給定二極體可視需要或期望與所展示組態相反。
圖43A展示具有二極體D之耦接190可經實施於基板節點與閘極節點之間。圖43B展示具有二極體D之耦接190可經實施於基板節點與本體節點之間。圖43C展示具有二極體D之耦接190可經實施於基板節點與源極節點之間。圖43D展示具有二極體D之耦接190可經實施於基板節點與汲極節點之間。在一些實施例中，基板節點可耦接至上述節點中之一個以上節點。
圖44A至圖44D展示可如何經由二極體D及相移電路192將SOI FET裝置100之基板節點耦接至SOI FET裝置100之另一節點之實例。在一些實施例中，此二極體D及相移電路192可配置成並聯組態。在一些實施例中，此耦接可用於基於圖38之所感測基板電壓而促進上述補償。在一些實施例中，給定二極體可視需要或期望與所展示組態相反。
圖44A展示具有二極體D及相移電路192之耦接190可經實施於基板節點與閘極節點之間。圖44B展示具有二極體D及相移電路192之耦接190可經實施於基板節點與本體節點之間。圖44C展示具有二極體D及相移電路192之耦接190可經實施於基板節點與源極節點之間。圖44D展示具有二極體D及相移電路192之耦接190可經實施於基板節點與汲極節點之間。在一些實施例中，基板節點可耦接至上述節點中之一個以上節點。
圖45A至圖45D展示類似於圖43A至圖43D之實例的實例。然而，在圖45A至圖45D之實例中之每一者中，可將諸如DC控制電壓(V_control)之偏壓信號施加至基板節點。可將此V_control直接或經由電阻施加至基板節點。
圖46A至圖46D展示類似於圖44A至圖44D之實例的實例。然而，在圖46A至圖46D之實例中之每一者中，可將諸如DC控制電壓(V_control)之偏壓信號施加至基板節點。可將此V_control直接或經由電阻施加至基板節點。
關於開關組態之實例
如本文中參考圖18、圖19及圖22至圖26之實例所描述，可使用具有本發明之一或多個特徵之FET裝置來實施SPDT開關組態。應理解，具有本發明之一或多個特徵之FET裝置亦可實施成其他開關組態。
圖47至圖57展示關於可使用諸如具有一或多個如本文中所描述之特徵之SOI FET裝置之FET裝置實施之各種開關組態之實例。舉例而言，圖47展示實施成單極單投(SPST)組態之開關總成250。此開關可包括經實施於第一埠(埠1)與第二埠(埠2)之間的SOI FET裝置100。
圖48展示在一些實施例中，圖47之SOI FET裝置100可包括如本文中所描述之基板偏壓/耦接特徵。SOI FET裝置100之源極節點可連接至第一埠(埠1)，且SOI FET裝置100之汲極節點可連接至第二埠(埠2)。如本文中所描述，SOI FET裝置100可被接通以閉合兩個埠之間的(圖47之)開關250，且可被關斷以斷開該兩個埠之間的開關250。
應理解，圖47及圖48之SOI FET裝置100可包括單個FET，或配置成堆疊之複數個FET。亦應理解，圖49至圖57之各種SOI FET裝置100中之每一者可包括單個FET，或配置成堆疊之複數個FET。
圖49展示可如何使用具有一或多個如本文中所描述之特徵之兩個SPST開關(例如，類似於圖47、圖48之實例)來形成具有單極雙投(SPDT)組態之開關總成250之實例。圖50在SPDT表示中展示圖49之開關總成250可用於天線開關組態260中。應理解，本發明之一或多個特徵亦可用於除天線開關應用外之開關應用。
應注意，在圖47至圖57之各種開關組態中，針對開關組態之簡化視圖並未展示可開關並聯路徑。因此，應理解，此等開關組態中之可開關路徑中之一些或全部可或可不使可開關並聯路徑與其相關聯(例如，類似於圖18、圖19及圖22至圖26之實例)。
參考圖49及圖50之實例，應注意此等實例類似於本文中參考圖18、圖19及圖22至圖26所描述之實例。在一些實施例中，圖49之開關總成250之單極(P)可用作天線開關260之天線節點(Ant)，且圖49之開關總成250之第一投刀(T1)及第二投刀(T2)可分別用作天線開關260之TRx1及TRx2節點。儘管TRx1節點及TRx2節點中之每一者經指示為提 供傳輸(Tx)及接收(Rx)功能性，但應理解此等節點中之每一者可經組態以提供此等Tx及Rx功能性中之任一者或兩者。
在圖49及圖50之實例中，SPDT功能性經展示成由兩個SPST開關100a、100b提供，其中第一SPST開關100a在極P(在圖50中為Ant)與第一投刀T1(在圖50中為TRx1)之間提供第一可開關路徑，且第二SPST開關100b在極P(在圖50中為Ant)與第二投刀T2(在圖50中為TRx2)之間提供第二可開關路徑。因此，可藉由第一SPST開關及第二SPST開關之選擇開關操作來實現極(Ant)與第一投刀T1(TRx1)及第二投刀T2(TRx2)中之任一者之選擇性耦接。舉例而言，若極(Ant)與第一投刀T1(TRx1)之間期望連接，則可使第一SPST開關100a閉合，且可使第二SPST開關100b斷開。類似地，且如在圖49及圖50中之實例狀態中所描繪，若極(Ant)與第二投刀T2(TRx2)之間期望連接，則可使第一SPST開關100a斷開，且可使第二SPST開關100b閉合。
在圖49及圖50之上述開關實例中，使單個TRx路徑連接至給定開關組態中之天線(Ant)節點。應理解，在一些應用(例如，載波彙總應用)中，可使一個以上TRx路徑連接至相同天線節點。因此，在涉及複數個SPST開關之前述開關組態之上下文中，可使此等SPST開關中之一個以上SPST開關閉合以藉此將其各別投刀(TRx節點)連接至相同極(Ant)。
圖51展示可如何使用具有一或多個如本文中所描述之特徵之三個SPST開關(例如，類似於圖47、圖48之實例)來形成具有單極三投(SP3T)組態之開關總成250之實例。圖52在SP3T表示中展示圖51之開關總成250可用於天線開關組態260中。應理解，本發明之一或多個特徵亦可用於除天線開關應用外之開關應用。
參考圖51及圖52之實例，應注意，SP3T組態可為圖49及圖50之SPDT組態之擴展。舉例而言，圖51之開關總成250之單極(P)可用作 天線開關260之天線節點(Ant)，且圖51之開關總成250之第一投刀(T1)、第二投刀(T2)及第三投刀(T3)可分別用作天線開關260之TRx1、TRx2及TRx3節點。儘管TRx1節點、TRx2節點及TRx3節點中之每一者經指示為提供傳輸(Tx)及接收(Rx)功能性，但應理解此等節點中之每一者可經組態以提供此等Tx及Rx功能性中之任一者或兩者。
在圖51及圖52之實例中，SP3T功能性經展示成由三個SPST開關100a、100b、100c提供，其中第一SPST開關100a在極P(在圖52中為Ant)與第一投刀T1(在圖52中為TRx1)之間提供第一可開關路徑，且第二SPST開關100b在極P(在圖52中為Ant)與第二投刀T2(在圖52中為TRx2)之間提供第二可開關路徑，及第三SPST開關100c在極P(在圖52中為Ant)與第三投刀T3(在圖52中為TRx3)之間提供第三可開關路徑。因此，可藉由第一SPST開關、第二SPST開關及第三SPST開關之選擇開關操作來實現極(Ant)與第一投刀T1(TRx1)、第二投刀T2(TRx2)及第三投刀T3(TRx3)中之任一者之選擇性耦接。舉例而言，若極(Ant)與第一投刀T1(TRx1)之間期望連接，則可使第一SPST開關100a閉合，且可使第二SPST開關100b及第三SPST開關100c中之每一者斷開。若極(Ant)與第二投刀T2(TRx2)之間期望連接，則可使第二SPST開關100b閉合，且可使第一SPST開關100a及第三SPST開關100c中之每一者斷開。類似地，且如在圖51及圖52中之實例狀態中所描繪，若極(Ant)與第三投刀T3(TRx3)之間期望連接，則可使第一SPST開關100a及第二SPST開關100b中之每一者斷開，且可使第三SPST開關100c閉合。
在圖51及圖52之上述開關實例中，使單個TRx路徑連接至給定開關組態中之天線(Ant)節點。應理解，在一些應用(例如，載波彙總應用)中，可使一個以上TRx路徑連接至相同天線節點。因此，在涉及複 數個SPST開關之前述開關組態之上下文中，可使此等SPST開關中之一個以上SPST開關閉合以藉此將其各別投刀(TRx節點)連接至相同極(Ant)。
基於圖47至圖52之SPST、SPDT及SP3T組態之前述實例，可明白，可使用具有一或多個如本文中所描述之特徵之SOI FET裝置來實施涉及單極(SP)之其他開關組態。因此，應理解，可使用一或多個如本文中所描述之SOI FET裝置來實施具有SPNT之開關，其中數量N為正整數。
圖49至圖52之開關組態為其中單極(SP)可連接至複數個投刀中之一或多者以提供上述SPNT功能性之實例。圖53至圖56展示其中可以開關組態提供一個以上極之實例。圖53及圖54展示關於可使用複數個具有一或多個如本文中所描述之特徵之SOI FET裝置之雙極雙投(DPDT)開關組態之實例。類似地，圖55及圖56展示關於可使用複數個具有一或多個如本文中所描述之特徵之SOI FET裝置之三極三投(3P3T)開關組態之實例。
應理解，使用複數個具有一或多個如本文中所描述之特徵之SOI FET裝置之開關組態可包括三個以上極。此外，應注意，為便利起見，在圖53至圖56之實例中，投刀之數目(例如，在圖53及圖54中為2，且在圖55及圖56中為3)經描繪為與極之對應數目相同。然而，應理解，投刀之數目可不同於極之數目。
圖53展示可如何使用具有一或多個如本文中所描述之特徵之四個SPST開關(例如，類似於圖47、圖48之實例)來形成具有DPDT組態之開關總成250之實例。圖54在DPDT表示中展示圖53之開關總成250可用於天線開關組態260中。應理解，本發明之一或多個特徵亦可用於除天線開關應用外之開關應用中。
在圖53及圖54之實例中，DPDT功能性經展示成係藉由四個SPST 開關100a、100b、100c、100d提供。第一SPST開關100a經展示成在第一極P1(在圖54中為Ant1)與第一投刀T1(在圖54中為TRx1)之間提供可開關路徑，第二SPST開關100b經展示成在第二極P2(在圖54中為Ant2)與第一投刀T1(在圖54中為TRx1)之間提供可開關路徑，第三SPST開關100c經展示成在第一極P1(在圖54中為Ant1)與第二投刀T2(在圖54中為TRx2)之間提供可開關路徑，且第四SPST開關100d經展示成在第二極P2(在圖54中為Ant2)與第二投刀T2(在圖54中為TRx2)之間提供可開關路徑。因此，可藉由四個SPST開關100a、100b、100c、100d之選擇性開關操作來實現極(天線節點)中之一或多者與投刀(TRx節點)中之一或多者之間的選擇性耦接。本文中更詳細描述此等開關操作之實例。
圖55展示可如何使用具有一或多個如本文中所描述之特徵之九個SPST開關(例如，類似於圖47、圖48之實例)來形成具有3P3T組態之開關總成250之實例。圖56在3P3T表示中展示圖55之開關總成250可用於天線開關組態260中。應理解，本發明之一或多個特徵亦可用於除天線開關應用外之開關應用中。
參考圖55及圖56之實例，應注意，3P3T組態可為圖53及圖54之DPDT組態之擴展。舉例而言，第三極(P3)可用作第三天線節點(Ant3)，且第三投刀(T3)可用作第三TRx節點(TRx3)。可類似於圖53及圖54之實例實施與此第三極及第三投刀相關聯之連接性。
在圖55及圖56之實例中，3P3T功能性經展示成係藉由九個SPST開關100a至100i提供。此九個SPST開關可提供如表1中所描述之可開關路徑。
Figure 105110389-A0202-12-0037-1
基於圖55及圖56及表1之實例，可明白，可藉由九個SPST開關100a至100i之選擇性開關操作來實現極(天線節點)中之一或多者與投刀(TRx節點)中之一或多者之間的選擇性耦接。
在諸多應用中，具有複數個極及複數個投刀之開關組態可提供可如何自其路由RF信號之增加靈活性。圖57A至圖57E展示可如何操作諸如圖53及圖54之實例之DPDT開關組態以提供不同信號路由功能性之實例。應理解，類似控制方案亦可實施用於其他開關組態，諸如圖55及圖56之3P3T實例。
在一些無線前端架構中，可提供兩個天線，且此等天線可以兩個頻道操作，其中每一頻道經組態以用於Tx及Rx操作中之任一者或兩者。出於描述之目的，將假定每一頻道經組態用於Tx及Rx操作(TRx)兩者。然而，應理解，每一頻道未必需要具有此TRx功能性。舉例而言，一個頻道可經組態以用於Rx操作，而另一頻道可經組態以用於Rx操作。其他組態亦是可能的。
在上述前端架構中，可存在包括第一狀態及第二狀態之相對簡單開關狀態。在第一狀態中，第一TRx頻道(與節點TRx1相關聯)可與第一天線(與節點Ant1相關聯)一起操作，且第二TRx頻道(與節點TRx2相關聯)可與第二天線(與節點Ant2相關聯)一起操作。在第二狀態中，可自第一狀態交換天線節點與TRx節點之間的連接。因此，第一TRx 頻道(與節點TRx1相關聯)可與第二天線(與節點Ant2相關聯)一起操作，且第二TRx頻道(與節點TRx2相關聯)可與第一天線(與節點Ant1相關聯)一起操作。
在一些實施例中，可藉由單位元邏輯方案(如表2中之實例邏輯狀態中所表示)來控制DPDT開關組態之此兩種狀態。
Figure 105110389-A0202-12-0038-2
表2之實例之第一狀態(狀態1)在圖57A中經描繪為270a，其中TRx1-Ant1連接經指示為路徑274a，且TRx2-Ant2連接經指示為路徑276a。表示表2之控制邏輯之被提供至四個SPST開關(100a、100b、100c、100d)之總成(272)之控制信號共同經指示為Vc(s)。類似地，表2之實例之第二狀態(狀態2)在圖57B中經描繪為270b，其中TRx1-Ant2連接經指示為路徑276b，且TRx2-Ant1連接經指示為路徑274b。
在具有DPDT開關組態之一些前端架構中，可期望具有額外開關狀態。舉例而言，可期望在兩個TRx頻道及兩個天線當中僅具有一個路徑處於作用中。在另一實例中，可期望停用穿過DPDT開關之所有信號路徑。表3中列出可用以實現此等實例開關狀態之3位元控制邏輯之實例。
Figure 105110389-A0202-12-0038-3
表3之實例之第一狀態(狀態1)在圖57E中經描繪為270e，其中所 有TRx-Ant路徑斷開連接。可將在圖57E中經指示為Vc(s)且如表3中所列出之控制信號提供至四個SPST開關(100a、100b、100c、100d)之總成(272)以實現此開關狀態。
表3之實例之第二狀態(狀態2)在圖57A中經描繪為270a，其中TRx1-Ant1連接經指示為路徑274a，且TRx2-Ant2連接經指示為路徑276a。可將在圖57A中經指示為Vc(s)且如表3中所列出之控制信號提供至四個SPST開關(100a、100b、100c、100d)之總成(272)以實現此開關狀態。
表3之實例之第三狀態(狀態3)在圖57C中經描繪為270c，其中TRx1-Ant1連接經指示為路徑274c，且所有其他路徑斷開連接。可將在圖57C中經指示為Vc(s)且如表3中所列出之控制信號提供至四個SPST開關(100a、100b、100c、100d)之總成(272)以實現此開關狀態。
表3之實例之第四狀態(狀態4)在圖57B中經描繪為270b，其中TRx1-Ant2連接經指示為路徑276b，且TRx2-Ant1連接經指示為路徑274b。可將在圖57B中經指示為Vc(s)且如表3中所列出之控制信號提供至四個SPST開關(100a、100b、100c、100d)之總成(272)以實現此開關狀態。
表3之實例之第五狀態(狀態5)在圖57D中經描繪為270d，其中TRx1-Ant2連接經指示為路徑276d，且所有其他路徑斷開連接。可將在圖57D中經指示為Vc(s)且如表3中所列出之控制信號提供至四個SPST開關(100a、100b、100c、100d)之總成(272)以實現此開關狀態。
如可明白，亦可藉助圖57A至圖57E之DPDT開關實施其他開關組態。亦將理解，可以類似方式藉由控制邏輯控制圖55及圖56之諸如3P3T之其他開關。
關於生產中之實施之實例
如本文中所描述之SOI FET裝置、基於此等裝置之電路及此等裝置及電路之偏壓/耦接組態之各種實例可以多種不同方式且以不同生產層級實施。藉由實例之方式描述此等生產實施中之一些。
圖58A至圖58D描繪關於一或多個半導體晶粒之此等實施之非限制性實例。圖58A展示在一些實施例中，具有一或多個如本文中所描述之特徵之開關電路820及偏壓/耦接電路850可經實施於晶粒800上。圖58B展示在一些實施例中，偏壓/耦接電路850中之至少一些可實施在圖58A之晶粒800外側。
圖58C展示在一些實施例中，具有一或多個如本文中所描述之特徵之開關電路820可經實施於一個晶粒800b上，且具有一或多個如本文中所描述之特徵之偏壓/耦接電路850可經實施於另一晶粒800a上。圖58D展示在一些實施例中，偏壓/耦接電路850中之至少一些可實施在圖58C之其他晶粒800a之外側。
在一些實施例中，具有本文中所描述之一或多個特徵之一或多個晶粒可實施在封裝模組中。此模組之實例經展示在圖59A(平面圖)及圖59B(側視圖)中。儘管在開關電路及偏壓/耦接電路兩者皆位於相同晶粒(例如，圖58A之實例組態)上之上下文中描述，但應理解，封裝模組可基於其他組態。
模組810經展示成包括封裝基板812。此封裝基板可經組態以接納複數個組件，且可包括(例如)層壓基板。安裝在封裝基板812上之組件可包括一或多個晶粒。在所展示實例中，具有開關電路820及偏壓/耦接電路850之晶粒800經展示成安裝在封裝基板812上。晶粒800可經由諸如連接焊線816電連接至模組之其他部分(且在使用一個以上晶粒之情況下彼此連接)。此連接焊線可形成在形成於晶粒800上之接觸墊818與形成於封裝基板812上之接觸墊814之間。在一些實施例 中，一或多個表面安裝裝置(SMD)822可安裝在封裝基板812上以促進模組810之各種功能性。
在一些實施例中，封裝基板812可包括用於使各種組件彼此互連及/或與用於外部連接之接觸墊進行互連的電連接路徑。舉例而言，連接路徑832經描繪為使實例SMD 822及晶粒800互連。在另一實例中，連接路徑833經描繪為使SMD 822與外部連接接觸墊834互連。在另一實例中，連接路徑835經描繪為使晶粒800與接地連接接觸墊836互連。
在一些實施例中，封裝基板812上面之空間及安置於其上之各種組件可填充有外模製結構830。此外模製結構可提供多個所要功能性，包括對來自外部元件之組件及焊線之保護及容易處置封裝模組810。
圖60展示可經實施於參考圖59A及圖59B所描述模組810中之實例性開關組態之示意圖。在實例中，開關電路820經描繪為係SP9T開關，其中極可連接至天線且投刀可連接至各種Rx及Tx路徑。此組態可促進(例如)無線裝置中之多模多頻操作。如本文中所描述，各種開關組態(例如，包括經組態以用於一個以上天線之彼等開關組態)可實施用於開關電路820。亦如本文中所描述，此等開關組態之一或多個投刀可連接至經組態以用於TRx操作之對應路徑。
模組810可進一步包括用於接收功率(例如，供應電壓VDD)及控制信號以促進開關電路820及/或偏壓/耦接電路850之操作之介面。在一些實施中，可經由偏壓/耦接電路850將供應電壓及控制信號施加至開關電路820。
在一些實施中，具有本文中所描述之一或多個特徵之裝置及/或電路可包括在諸如無線裝置之RF裝置中。此裝置及/或電路可以如本文中所描述之模組形式或以其一些組合直接實施於無線裝置中。在一 些實施例中，此無線裝置可包括(例如)蜂巢式電話、智慧型電話、具有或不具有電話功能性之手持式無線裝置、無線平板電腦等等。
圖61描繪具有本文中所描述之一或多個有利特徵之實例性無線裝置900。在如本文中所描述之各種開關及各種偏壓/耦接組態之上下文中，開關920及偏壓/耦接電路950可為模組910之部分。在一些實施例中，此開關模組可促進(例如)無線裝置900之多頻多模操作。
在實例無線裝置900中，具有複數個功率放大器(PA)之PA總成916可將一或多個經放大RF信號提供至開關920(經由一或多個雙工器918之總成)，且開關920可將經放大RF信號路由至一或多個天線。PA 916可自收發器914接收(多個)對應未經放大RF信號，收發器914可經以已知方式組態及操作。收發器914亦可經組態以處理所接收信號。收發器914經展示成與基頻子系統互動，基頻子系統910經組態以提供適用於使用者之資料及/或語音信號與適用於收發器914之RF信號之間的轉換。收發器914亦經展示成連接至功率管理組件906，功率管理組件906經組態以管理用於無線裝置900之操作之功率。此功率管理組件亦可控制基頻子系統910及模組910之操作。
基頻子系統910經展示成連接至使用者介面902以促進提供至使用者且自使用者接收之語音及/或資料之各種輸入及輸出。基頻子系統910亦可連接至記憶體904，記憶體904經組態以儲存用以促進無線裝置之操作之資料及/或指令，及/或提供關於使用者之資訊之儲存。
在一些實施例中，雙工器918可允許使用共同天線(例如，924)同時執行傳輸及接收操作。在圖61中，所接收信號經展示成經路由至可包括(例如)一或多個低雜訊放大器(LNA)之「Rx」路徑。
多個其他無線裝置組態可使用本文中所描述之一或多個特徵。舉例而言，無線裝置不需要為多頻裝置。在另一實例中，無線裝置可包括額外天線(諸如分集天線)，及額外連接性特徵(諸如Wi-Fi、藍芽 及GPS)。
一般論述
除非上下文另有明確要求，否則貫穿描述及申請專利範圍，措詞「包含(comprise)」、「包含(comprising)」及其類似者應解釋為在與排他性或窮盡性意義相反之包含性意義上；亦即，在「包括但不限於」之意義上。如本文中通常所使用，措詞「經耦接(coupled)」係指可直接連接或藉助於一或多個中間元件連接之兩個或兩個以上元件。另外，當在本申請案中使用時，措辭「本文中」、「上文」、「下文」及類似意思之措辭應將本申請案視為一整體而非本申請案之任何特定部分。在上下文許可之情形下，在上文描述中使用單數或複數之措辭亦可分別包含複數或單數。參考含兩個或兩個以上項目之一清單之措詞「或」，彼措詞涵蓋該措詞之以下解釋中之全部：該清單中之項目中之任一者、該清單中之項目之全部及該清單中之項目之任一組合。
上文對本發明實施例之詳細描述並非旨在為窮盡性或將本發明限定於上文所揭示之精確形式。雖然上文出於說明之目的描述本發明之具體實施例及實例，但如熟習此項技術者將認識到，可在本發明之範疇內做出各種等效修改。舉例而言，雖然按既定次序來呈現程序及區塊，但替代實施例亦可按不同次序來執行具有步驟之常式，或採用具有區塊之系統，且可刪除、移動、添加、再分、組合及/或修改某些程序或區塊。可以各種不同方式實施此等程序或區塊中之每一者。此外，儘管程序或區塊有時展示為連續執行，但此等程序或方塊可替代地並行執行，或可在不同時間執行。
本文中提供之本發明之教示可應用於其他系統，未必上文所述之系統。以上所描述的各個實施例之元件及動作可以被組合以提供進一步的實施例。
雖然已闡述了本發明的一些實施例，但此等實施例僅以實例方 式呈現，且並非旨在限制本發明之範疇。實際上，本文所描述之新穎方法及系統可以各種其他形式體現；此外，可在不背離本發明精神之情況下對本文闡述之方法及系統之形式作出各種省略、替換及改變。隨附申請專利範圍及其等效範圍旨在涵蓋將歸屬於本發明之範疇及精神之此等形式或修改。
100‧‧‧絕緣體上矽(SOI)場效電晶體(FET)裝置
102‧‧‧主動矽裝置
104‧‧‧埋入式氧化物(BOX)層
106‧‧‧矽(Si)基板處置晶圓
108‧‧‧導電特徵
110‧‧‧金屬堆疊
112‧‧‧端子
114‧‧‧鈍化層

Claims (109)

  1. 一種射頻裝置，其包含：一絕緣體層，其經實施於一基板層上方；一場效電晶體，其經實施於該絕緣體層上方；一電連接，其經實施以提供與該基板層相關聯之一基板偏壓節點，該電連接具有穿過該絕緣體層實施之至少一個導電特徵，該至少一個導電特徵係與該場效電晶體橫向分離一分離距離以在該基板層中包括至少一個摻雜區，且該至少一個摻雜區係大體上定位於該場效電晶體及該至少一個導電特徵之間的一間隙下方；及一不接地電路，其連接至該基板偏壓節點以調整該場效電晶體之射頻效能。
  2. 如請求項1之射頻裝置，其中對該射頻效能之該調整包括一動態調整。
  3. 如請求項1之射頻裝置，其中對該射頻效能之該調整包括一靜態調整。
  4. 如請求項1之射頻裝置，其中該射頻裝置經組態為一射頻開關，其中該場效電晶體提供該射頻開關之接通及關斷功能性。
  5. 如請求項4之射頻裝置，其中該射頻效能包括諧波產生、互調變失真、插入損耗、隔離、線性、電壓崩潰特性、雜訊指數、相位及阻抗中之一或多者。
  6. 如請求項1之射頻裝置，其中該基板層為一絕緣體上矽基板之一部分。
  7. 如請求項6之射頻裝置，其中該基板層為一矽處置層。
  8. 如請求項6之射頻裝置，其中該基板為包括一電絕緣材料之一處 置層。
  9. 如請求項8之射頻裝置，其中該電絕緣材料包括玻璃、硼矽玻璃、熔融石英、藍寶石或碳化矽。
  10. 如請求項1之射頻裝置，其中該絕緣體層包括一埋入式氧化物層。
  11. 如請求項6之射頻裝置，其中該場效電晶體係由該絕緣體上矽基板之一主動矽層形成。
  12. 如請求項1之射頻裝置，其中該至少一個導電特徵包括一或多個導電通孔。
  13. 如請求項1之射頻裝置，其中該至少一個導電特徵包括一或多個導電溝槽。
  14. 如請求項1之射頻裝置，其中該不接地電路包括經組態以將一偏壓信號提供至該基板層之一偏壓網路。
  15. 如請求項14之射頻裝置，其中該偏壓信號包括一直流電壓。
  16. 如請求項15之射頻裝置，其中該偏壓網路包括經由其將該直流電壓提供至該基板層之一電阻。
  17. 如請求項1之射頻裝置，其中該不接地電路包括一耦接電路，該耦接電路經組態以耦接該基板節點及與該場效電晶體之一閘極、一源極、一汲極及一本體相關聯之一或多個節點。
  18. 如請求項17之射頻裝置，其中該耦接電路包括該基板節點與該閘極節點之間的一耦接路徑。
  19. 如請求項18之射頻裝置，其中該基板節點與該閘極節點之間的該耦接路徑包括一電阻。
  20. 如請求項19之射頻裝置，其中該基板節點與該閘極節點之間的該耦接路徑進一步包括與該電阻串聯之一相移電路。
  21. 如請求項20之射頻裝置，其中該相移電路包括一電容。
  22. 如請求項19之射頻裝置，其中該基板節點與該閘極節點之間的該耦接路徑進一步包括與該電阻串聯之一二極體。
  23. 如請求項22之射頻裝置，其中該基板節點與該閘極節點之間的該耦接路徑進一步包括與該二極體並聯之一相移電路。
  24. 如請求項23之射頻裝置，其中該相移電路包括一電容。
  25. 如請求項17之射頻裝置，其中該耦接電路包括該基板節點與該本體節點之間的一耦接路徑。
  26. 如請求項25之射頻裝置，其中該基板節點與該本體節點之間的該耦接路徑包括一相移電路。
  27. 如請求項25之射頻裝置，其中該基板節點與該本體節點之間的該耦接路徑包括一二極體。
  28. 如請求項27之射頻裝置，其中該基板節點與該本體節點之間的該耦接路徑進一步包括與該二極體並聯之一相移電路。
  29. 如請求項17之射頻裝置，其中該耦接電路包括該基板節點與該源極節點之間的一耦接路徑。
  30. 如請求項29之射頻裝置，其中該基板節點與該源極節點之間的該耦接路徑包括一相移電路。
  31. 如請求項29之射頻裝置，其中該基板節點與該源極節點之間的該耦接路徑包括一二極體。
  32. 如請求項31之射頻裝置，其中該基板節點與該源極節點之間的該耦接路徑進一步包括與該二極體並聯之一相移電路。
  33. 如請求項17之射頻裝置，其中該耦接電路包括該基板節點與該汲極節點之間的一耦接路徑。
  34. 如請求項33之射頻裝置，其中該基板節點與該汲極節點之間的該耦接路徑包括一相移電路。
  35. 如請求項33之射頻裝置，其中該基板節點與該汲極節點之間的 該耦接路徑包括一二極體。
  36. 如請求項31之射頻裝置，其中該基板節點與該汲極節點之間的該耦接路徑進一步包括與該二極體並聯之一相移電路。
  37. 如請求項17之射頻裝置，其中該不接地電路進一步包括經組態以將一偏壓電壓提供至該基板層之一偏壓網路。
  38. 如請求項6之射頻裝置，其中該絕緣體上矽基板經組態使得該基板層與一絕緣體層直接嚙合。
  39. 如請求項6之射頻裝置，其中該絕緣體上矽基板包括經實施於該基板層與一絕緣體層之間的一介面層。
  40. 如請求項39之射頻裝置，其中該介面層包括一富陷阱層。
  41. 如請求項6之射頻裝置，其中該絕緣體上矽基板經組態使得基板層在一絕緣體層下方之一表面處或其附近包括該至少一個摻雜區。
  42. 如請求項41之射頻裝置，其中該等摻雜區包括非晶系及高電阻率性質。
  43. 一種用於製作一射頻裝置之方法，該方法包括：在一基板層上方形成一絕緣體層；在該絕緣體層上方形成一場效電晶體；將該基板層電連接至一基板節點，形成穿過該絕緣體層之至少一個導電特徵，該至少一個導電特徵係與該場效電晶體橫向分離一分離距離以在該基板層中包括至少一個摻雜區，且該至少一個摻雜區係大體上定位於該場效電晶體及該至少一個導電特徵之間的一間隙下方；及將一不接地電路耦接至該基板節點以調整該場效電晶體之射頻效能。
  44. 如請求項43之方法，其中該基板層為一絕緣體上矽基板之一部 分。
  45. 如請求項44之方法，其中該基板層為一矽處置層。
  46. 如請求項44之方法，其中該基板為包括一電絕緣材料之一處置層。
  47. 如請求項46之方法，其中該電絕緣材料包括玻璃、硼矽玻璃、熔融石英、藍寶石或碳化矽。
  48. 如請求項43之方法，其中該絕緣體層包括一埋入式氧化物層。
  49. 如請求項44之方法，其中該場效電晶體係由該絕緣體上矽基板之一主動矽層形成。
  50. 如請求項43之方法，其中該至少一個導電特徵包括一或多個導電通孔。
  51. 如請求項43之方法，其中該至少一個導電特徵包括一或多個導電溝槽。
  52. 如請求項43之方法，其中該不接地電路包括經組態以將一偏壓信號提供至該基板層之一偏壓網路。
  53. 如請求項52之方法，其中該偏壓網路包括經由其將該直流電壓提供至該基板層之一電阻。
  54. 如請求項43之方法，其中該不接地電路包括一耦接電路，該耦接電路經組態以耦接該基板節點及與該場效電晶體之一閘極、一源極、一汲極及一本體相關聯之一或多個節點。
  55. 如請求項54之方法，其中該耦接電路包括該基板節點與該閘極節點之間的一耦接路徑。
  56. 如請求項54之方法，其中該耦接電路包括該基板節點與該本體節點之間的一耦接路徑。
  57. 如請求項54之方法，其中該耦接電路包括該基板節點與該源極節點之間的一耦接路徑。
  58. 如請求項54之方法，其中該耦接電路包括該基板節點與該汲極節點之間的一耦接路徑。
  59. 一種射頻開關裝置，其包含：一晶粒，其包括一基板層；一射頻核心，其經實施於該晶粒上，該射頻核心包括複數個經組態以提供開關功能性之場效電晶體；一能量管理核心，其經實施於該晶粒上，該能量管理核心經組態以促進該射頻核心之該開關功能性；及一或多個導電特徵之一圖案，該一或多個導電特徵與該晶粒之該基板層電接觸以提供一基板節點，該圖案係相對於與該射頻開關裝置相關聯之一電路元件實施，一或多個導電特徵之該圖案經組態以至少部分地環繞該電路元件。
  60. 如請求項59之射頻開關裝置，其中該晶粒為一絕緣體上矽晶粒。
  61. 如請求項60之射頻開關裝置，其中一或多個導電特徵之該圖案包括一或多個導電通孔，該一或多個導電通孔經實施穿過該絕緣體上矽晶粒之一埋入式氧化物層。
  62. 如請求項60之射頻開關裝置，其中一或多個導電特徵之該圖案包括一或多個導電溝槽，該一或多個導電溝槽經實施穿過該絕緣體上矽晶粒之一埋入式氧化物層。
  63. 如請求項60之射頻開關裝置，其中該電路元件包括該射頻核心及該能量管理核心。
  64. 如請求項60之射頻開關裝置，其中該電路元件包括該射頻核心。
  65. 如請求項60之射頻開關裝置，其中該射頻核心包括一開關電路，該開關電路具有一或多個極及一或多個投刀，該一或多個 極與該一或多個投刀之間的每一路徑包括經組態以作為一開關進行操作之一或多個場效電晶體。
  66. 如請求項65之射頻開關裝置，其中該電路元件包括該開關電路。
  67. 如請求項65之射頻開關裝置，其中該電路元件包括該開關電路之每一路徑。
  68. 如請求項65之射頻開關裝置，其中該電路元件包括一給定路徑之每一場效電晶體。
  69. 如請求項65之射頻開關裝置，其中一給定路徑中之該一或多個場效電晶體包括複數個場效電晶體，該複數個場效電晶體經實施成一堆疊組態以作為一開關臂進行操作。
  70. 如請求項69之射頻開關裝置，其中該電路元件包括該堆疊。
  71. 如請求項69之射頻開關裝置，其中該電路元件包括每一場效電晶體。
  72. 如請求項60之射頻開關裝置，其中該圖案經組態以實質上環繞該電路元件。
  73. 如請求項72之射頻開關裝置，其中該圖案經定尺寸為圍繞該電路元件之一矩形。
  74. 如請求項60之射頻開關裝置，其中該圖案經組態以部分地環繞該電路元件。
  75. 如請求項74之射頻開關裝置，其中該圖案經組態以覆蓋圍繞該電路元件之一矩形形狀之三側。
  76. 如請求項74之射頻開關裝置，其中該圖案經組態以覆蓋圍繞該電路元件之一矩形形狀之兩側。
  77. 如請求項76之射頻開關裝置，其中該矩形形狀之兩側為兩個毗鄰側。
  78. 如請求項76之射頻開關裝置，其中該矩形形狀之兩側為兩個相對側。
  79. 如請求項74之射頻開關裝置，其中該圖案經組態以覆蓋圍繞該電路元件之一矩形形狀之一側。
  80. 如請求項74之射頻開關裝置，其中該圖案經組態以包括相對於該電路元件定位於一或多個離散位置處之一或多個導電特徵。
  81. 如請求項60之射頻開關裝置，其中該圖案包括一第一群組之一或多個導電特徵及一第二群組之一或多個導電特徵，該第一群組及該第二群組中之每一者係相對於該電路元件實施。
  82. 如請求項81之射頻開關裝置，其中該第一群組及該第二群組中之每一者經組態以耦接至一單獨基板偏壓網路。
  83. 如請求項81之射頻開關裝置，其中該第一群組及該第二群組中之兩者經組態以耦接至共同基板偏壓網路。
  84. 一種用於製作一射頻開關裝置之方法，該方法包括：提供或形成一晶粒，該晶粒包括一基板層；將一射頻核心實施於該晶粒上，該射頻核心包括複數個經組態以提供開關功能性之場效電晶體；將一能量管理核心實施於該晶粒上，該能量管理核心經組態以促進該射頻核心之該開關功能性；及形成一或多個導電特徵之一圖案，該一或多個導電特徵與該晶粒之該基板層電接觸以提供一基板節點，該圖案係相對於與該射頻開關裝置相關聯之一電路元件實施，一或多個導電特徵之該圖案經組態以至少部分地環繞該電路元件。
  85. 如請求項84之方法，其中該提供或形成該晶粒包括：提供或形成具有該基板層之一晶圓。
  86. 如請求項85之方法，其中該晶圓為一絕緣體上矽晶圓。
  87. 如請求項86之方法，其中一或多個導電特徵之該圖案包括一或多個導電通孔，該一或多個導電通孔經實施穿過每一射頻開關裝置之該絕緣體上矽晶圓之一埋入式氧化物層。
  88. 如請求項84之方法，其中該電路元件包括該射頻核心及該能量管理核心。
  89. 如請求項84之方法，其中該電路元件包括該射頻核心。
  90. 如請求項84之方法，其中該射頻核心包括一開關電路，該開關電路具有一或多個極及一或多個投刀，該一或多個極與該一或多個投刀之間的每一路徑包括經組態以作為一開關進行操作之一或多個場效電晶體。
  91. 如請求項90之方法，其中一給定路徑中之該一或多個場效電晶體包括複數個場效電晶體，該複數個場效電晶體經實施成一堆疊組態以作為一開關臂進行操作。
  92. 如請求項91之方法，其中該電路元件包括該堆疊。
  93. 如請求項91之方法，其中該電路元件包括每一場效電晶體。
  94. 如請求項84之方法，其中該圖案經組態以實質上環繞該電路元件。
  95. 如請求項84之方法，其中該圖案經組態以部分地環繞該電路元件。
  96. 如請求項84之方法，其中該圖案經組態以包括相對於該電路元件定位於一或多個離散位置處之一或多個導電特徵。
  97. 如請求項84之方法，其中該圖案包括一第一群組之一或多個導電特徵及一第二群組之一或多個導電特徵，該第一群組及該第二群組中之每一者係相對於該電路元件實施。
  98. 如請求項97之方法，其中該第一群組及該第二群組中之每一者經組態以耦接至一單獨基板偏壓網路。
  99. 如請求項97之方法，其中該第一群組及該第二群組中之兩者經組態以耦接至共同基板偏壓網路。
  100. 一種射頻模組，其包含：一封裝基板，其經組態以接納複數個裝置；及一開關裝置，其安裝於該封裝基板上，該開關裝置包括經實施於一基板層上方之一場效電晶體，該開關裝置具有一電連接，該電連接經實施以提供與該基板層相關聯之一基板偏壓節點，該電連接具有至少一個導電特徵，該至少一個導電特徵係與該場效電晶體橫向分離一分離距離以在該基板層中包括至少一個摻雜區，且該至少一個摻雜區係大體上定位於該場效電晶體及該至少一個導電特徵之間的一間隙下方，該開關裝置具有連接至該基板偏壓節點以調整該場效電晶體之射頻效能之一不接地電路。
  101. 如請求項100之射頻模組，其中該射頻模組為一開關模組。
  102. 如請求項100之射頻模組，其中該基板層為一絕緣體上矽基板之部分。
  103. 一種射頻開關模組，其包含：一封裝基板，其經組態以接納複數個裝置；及一開關晶粒，其安裝於該封裝基板上，該晶粒包括一基板層，該開關晶粒具有一射頻核心，該射頻核心具有複數個經組態以提供開關功能性之場效電晶體，該開關晶粒具有一能量管理核心，該能量管理核心經組態以促進該射頻核心之該開關功能性，該開關晶粒具有一或多個導電特徵之一圖案，該一或多個導電特徵與該晶粒之該基板層電接觸以提供一基板節點，該圖案係相對於與該射頻開關裝置相關聯之一電路元件實施，一或多個導電特徵之該圖案經組態以至少部分地環繞該電路元 件。
  104. 如請求項103之射頻開關模組，其中該開關晶粒包括一絕緣體上矽基板。
  105. 如請求項104之射頻開關模組，其中該開關功能性包括一M極N投功能性，數量M及N中之每一者為一正整數。
  106. 如請求項105之射頻開關模組，其中該M極N投功能性包括一單極雙投功能性，單極經組態為一天線節點，雙投刀中之每一者經組態為用於能夠傳輸及接收操作中之任一者或兩者之一信號路徑之一節點。
  107. 如請求項105之射頻開關模組，其中該M極N投功能性包括一雙極雙投功能性，雙極中之每一者經組態為一天線節點，雙投刀中之每一者經組態為用於能夠傳輸及接收操作中之任一者或兩者之一信號路徑之一節點。
  108. 一種無線裝置，其包含：一收發器，其經組態以處理射頻信號；一射頻模組，其與該收發器通信，該射頻模組包括一開關裝置，該開關裝置具有經實施於一基板層上方之一場效電晶體，該開關裝置具有一電連接，該電連接經實施以提供一基板偏壓節點，該電連接具有至少一個導電特徵，該至少一個導電特徵係與該場效電晶體橫向分離一分離距離以在該基板層中包括至少一個摻雜區，且該至少一個摻雜區係大體上定位於該場效電晶體及該至少一個導電特徵之間的一間隙下方，該開關裝置具有連接至該基板偏壓節點且經組態以調整該場效電晶體之射頻效能之一不接地電路；及一天線，其與該射頻模組通信，該天線經組態以促進該等射頻信號之傳輸及/或接收。
  109. 一種無線裝置，其包含：一收發器，其經組態以處理射頻信號；一射頻模組，其與該收發器通信，該射頻模組包括一開關晶粒，該開關晶粒具有一基板層，該開關晶粒具有一射頻核心，該射頻核心具有複數個經組態以提供開關功能性之場效電晶體，該開關晶粒具有一能量管理核心，該能量管理核心經組態以促進該射頻核心之該開關功能性，該開關晶粒具有一或多個導電特徵之一圖案，該一或多個導電特徵與該晶粒之該基板層電接觸以提供一基板節點，該圖案係相對於與該射頻開關晶粒相關聯之一電路元件實施，一或多個導電特徵之該圖案經組態以至少部分地環繞該電路元件；及一天線，其與該射頻模組通信，該天線經組態以促進該等射頻信號之傳輸及/或接收。
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