TWI735443B - 具有接觸層之絕緣體上之矽裝置 - Google Patents

具有接觸層之絕緣體上之矽裝置 Download PDF

Info

Publication number
TWI735443B
TWI735443B TW105114765A TW105114765A TWI735443B TW I735443 B TWI735443 B TW I735443B TW 105114765 A TW105114765 A TW 105114765A TW 105114765 A TW105114765 A TW 105114765A TW I735443 B TWI735443 B TW I735443B
Authority
TW
Taiwan
Prior art keywords
layer
radio frequency
contact layer
substrate
frequency device
Prior art date
Application number
TW105114765A
Other languages
English (en)
Other versions
TW201711142A (zh
Inventor
傑瑞德Ｆ 馬森
大衛 史考特 懷特菲德
狄倫 查爾斯 巴透
Original Assignee
美商西凱渥資訊處理科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商西凱渥資訊處理科技公司 filed Critical 美商西凱渥資訊處理科技公司
Publication of TW201711142A publication Critical patent/TW201711142A/zh
Application granted granted Critical
Publication of TWI735443B publication Critical patent/TWI735443B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H04B1/44—Transmit/receive switching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Thin Film Transistor (AREA)
  • Geometry (AREA)

Abstract

本發明係關於具有接觸層之絕緣體上之矽(SOI)裝置。在一些實施例中，射頻(RF)裝置可包括實施於一基板層上方之一場效電晶體(FET)，及實施於該FET與該基板層之間的一絕緣體層。該RF裝置可進一步包括實施於該絕緣體層與該基板層之間以允許調整該FET之RF效能之一接觸層。在一些實施例中，此RF裝置可實施為諸如一晶粒、一封裝模組及一無線裝置之各種產品中之一RF開關。

Description

具有接觸層之絕緣體上之矽裝置 相關申請之交叉參考
本申請案主張2015年5月12日申請之題為「具有基板接觸層之絕緣體上之矽裝置(SILICON-ON-INSULATOR DEVICES HAVING SUBSTRATE CONTACT LAYER)」的美國臨時申請案第62/160,392號之優先權，該臨時申請案之揭示內容特此明確地以全文引用之方式併入本文中。
本發明係關於場效電晶體(FET)裝置，諸如絕緣體上之矽(silicon-on-insulator，SOI)裝置。
在電子元件應用中，場效電晶體(FET)可用作為開關。此等開關可允許(例如)射頻(RF)信號在無線裝置中投送。
根據許多實施，本發明係關於一種射頻(RF)裝置，其包括實施於一基板層上方之一場效電晶體(FET)，及實施於該FET與該基板層之間的一絕緣體層。該RF裝置進一步包括實施於該絕緣體層與該基板層之間以允許調整該FET之RF效能之一接觸層。
在一些實施例中，該RF效能之該調整包括一動態調整或一靜態調整。
在一些實施例中，該RF裝置可組態為一RF開關，其中該FET提供該RF開關之開及關功能性。該RF效能可包括以下各者中之一或多者：諧波產生、互調變失真(IMD)(例如，一二階IMD(IMD2)、一三階IMD(IMD3))、插入損耗、隔離、線性、電壓擊穿特性、雜訊指數、相位及阻抗。
在一些實施例中，該基板層可為一絕緣體上之矽(SOI)基板之一部分。該基板層可為一矽處置層。該基板層可為包括一電絕緣材料之一處置層，該電絕緣材料諸如玻璃、硼矽酸玻璃、熔融石英、藍寶石或碳化矽。
在一些實施例中，該絕緣體層可包括一內埋氧化物(BOX)層。在一些實施例中，該FET可由該SOI基板之一主動矽層形成。
在一些實施例中，該RF裝置可進一步包括穿過該絕緣體層實施且經組態以提供至該接觸層之一電連接的一或多個傳導特徵。該一或多個傳導特徵可包括一或多個傳導導通孔及/或一或多個傳導溝槽。該一或多個傳導特徵可經組態以提供該接觸層與經組態以提供一偏壓信號至該接觸層之一偏壓網路之間的電連接。該偏壓信號可包括一DC電壓。該偏壓網路可包括一電阻，該DC電壓係經由該電阻提供至該接觸層。
在一些實施例中，該RF裝置可進一步包括一耦接電路，該耦接電路經組態以耦接該接觸層與相關聯於該FET之一閘極、一源極、一汲極及一主體之一或多個節點。
在一些實施例中，該耦接電路可包括該接觸層與該閘極節點之間的一耦接路徑。該接觸層與該閘極節點之間的該耦接路徑可包括一電阻。該接觸層與該閘極節點之間的該耦接路徑可進一步包括與該電阻串聯之一相移電路。該相移電路可包括一電容。該接觸層與該閘極節點之間的該耦接路徑可進一步包括與該電阻串聯之一二極體。該接 觸層與該閘極節點之間的該耦接路徑可進一步包括與該二極體並聯之一相移電路。該相移電路可包括一電容。
在一些實施例中，該耦接電路可包括該接觸層與該主體節點之間的一耦接路徑。該接觸層與該主體節點之間的該耦接路徑可包括一相移電路。該接觸層與該主體節點之間的該耦接路徑可包括一二極體。該接觸層與該主體節點之間的該耦接路徑可進一步包括與該二極體並聯之一相移電路。
在一些實施例中，該耦接電路可包括該接觸層與該源極節點之間的一耦接路徑。該接觸層與該源極節點之間的該耦接路徑可包括一相移電路。該接觸層與該源極節點之間的該耦接路徑可包括一二極體。該接觸層與該源極節點之間的該耦接路徑可進一步包括與該二極體並聯之一相移電路。
在一些實施例中，該耦接電路可包括該接觸層與該汲極節點之間的一耦接路徑。該接觸層與該汲極節點之間的該耦接路徑可包括一相移電路。該接觸層與該汲極節點之間的該耦接路徑可包括一二極體。該接觸層與該汲極節點之間的該耦接路徑可進一步包括與該二極體並聯之一相移電路。
在一些實施例中，該RF裝置可進一步包括經組態以提供一偏壓電壓至該接觸層之一偏壓網路。
在一些實施例中，該SOI基板可經組態以使得該接觸層直接與該絕緣體層嚙合。在一些實施例中，該SOI基板可包括實施於該基板層與一絕緣體層之間的一界面層。在一些實施例中，該界面層可包括一多陷阱層。
在一些實施例中，該SOI基板可經組態以使得基板層包括位於或靠近該絕緣體層下之一表面的複數個摻雜區域。該等摻雜區域包括非晶性質及高電阻率性質，或一晶體性質。
在一些實施例中，該接觸層可直接接觸該基板層。
該接觸層可經組態以提供一偏壓信號至該基板。
在一些實施例中，該接觸層可相對於該FET實施以提供該FET之一背閘極功能性。該接觸層可與該FET分開一選定距離以提供該FET之該背閘極功能性。該FET與該接觸層之間的該選定距離可藉由該絕緣體層之一選定厚度達成。
在一些實施例中，該接觸層可經組態以幫助耗盡該FET之一作用中通道中之電荷或使電荷增加。
在一些實施例中，該接觸層可經實施以包括整體在該FET之下的一區域。在一些實施例中，該接觸層可具有一矩形形狀，其具有與該FET之一閘極重疊之至少某一部分。在一些實施例中，該接觸層可具有一非矩形形狀，其經選擇以提供與該FET之一或多個部分之一所要重疊。
在一些實施例中，該接觸層可包括一或多個開口。該接觸層之該一或多個開口可經尺寸設定以(例如)容納該等基板層之對應摻雜區域。
在一些實施例中，該RF裝置可為一開關裝置。
在一些教示中，本發明係關於一種用於製造一射頻(RF)裝置之方法。該方法包括在一絕緣體層之一第一側上方形成或提供包括一場效電晶體(FET)之一組合件。該方法進一步包括在該絕緣體層之一第二側上形成一接觸層以允許調整該FET之RF效能。
在一些實施例中，該方法可進一步包括將一處置層附接至該絕緣體層之該第二側，以使得該接觸層處於該絕緣體層與該處置層之間。該處置層可為一替換處置晶圓層。
在一些實施例中，該絕緣體層可為一絕緣體上之矽(SOI)基板之一部分，該SOI基板包括介於一主動矽層與一基板層之間的該絕緣體 層，以使得該FET係由該主動矽層形成或提供自該主動矽層。在一些實施例中，該方法可進一步包括在該接觸層之該形成之前，將一上部處置層附接至該主動矽層。該方法可進一步包括移除該SOI基板之該基板層，以在該接觸層之該形成之前至少部分地曝露該絕緣體層之一表面。該接觸層之該形成可包括在該絕緣體層之該曝露表面上形成該接觸層。該方法可進一步包括將一下部處置層附接至該絕緣體層之該第二側，以使得該接觸層處於該絕緣體層與該下部處置層之間。該方法可進一步包括在該下部處置層之該附接之前，在該絕緣體層之該第二側上形成一界面層。該方法可進一步包括自該主動矽層移除該上部處置層。
在一些實施例中，該方法可進一步包括穿過該絕緣體層形成一或多個傳導特徵以提供至該接觸層之一電連接。
根據一些實施，本發明係關於一種用於製造一絕緣體上之矽(SOI)裝置之方法。該方法包括形成或提供在一正面與一背面之間具有一絕緣體層之一SOI晶圓，及穿過該絕緣體層形成一傳導特徵。該方法進一步包括在該SOI晶圓之該正面上安裝一載體，及自該SOI晶圓之該背面移除一原始處置層之一些或全部，以產生包括該傳導特徵之一曝露部分之一曝露表面。該方法進一步包括形成一接觸層，該接觸層在該曝露表面上且與該傳導特徵之該曝露部分電接觸，及在該接觸層上方安裝一替換處置層。
在一些實施例中，該方法可進一步包括在該載體之該安裝之前，在該絕緣體層上方形成一場效電晶體(FET)。該方法可進一步包括在該曝露表面上形成一界面層以促進該替換處置層之該安裝。
在一些實施中，本發明係關於一種絕緣體上之矽(SOI)裝置，其具有一場效電晶體(FET)及實施於一絕緣體層與一基板層之間的一背閘極。
在一些實施例中，該背閘極可包括實施於該絕緣體層之一背面 上之一傳導層。在一些實施例中，該FET可組態為一射頻(RF)開關。
在許多實施中，本發明係關於一種射頻(RF)開關裝置，其包括一晶粒，該晶粒具有一基板層及實施於該基板層上方之一絕緣體層。該RF開關裝置進一步包括實施於該晶粒上之一RF核心，其中該RF核心包括經組態以提供切換功能性之複數個場效電晶體(FET)。該RF開關裝置進一步包括實施於該晶粒上之一能量管理(EM)核心，其中該EM核心經組態以促進該RF核心之該切換功能性。該RF開關裝置進一步包括實施於該絕緣體層下之一或多個傳導層之一圖案。該圖案係相對於相關聯於該RF開關裝置之一電路元件而實施。
在一些實施例中，該晶粒可為一絕緣體上之矽(SOI)晶粒。
在許多教示中，本發明係關於一種用於製造一射頻(RF)開關裝置之方法。該方法包括提供或形成一晶粒，該晶粒具有一基板層及實施於該基板層上方之一絕緣體層。該方法進一步包括在該晶粒上實施一RF核心，其中該RF核心包括經組態以提供切換功能性之複數個場效電晶體(FET)。該方法進一步包括在該晶粒上實施一能量管理(EM)核心，其中該EM核心經組態以促進該RF核心之該切換功能性。該方法進一步包括在該絕緣體層下形成一或多個傳導層之一圖案，其中該圖案係相對於相關聯於該RF開關裝置之一電路元件而實施。
在一些實施例中，該晶粒可為一絕緣體上之矽(SOI)晶粒。
在一些實施中，本發明係關於一種射頻(RF)模組，其包括經組態以收納複數個裝置之一封裝基板，及安裝在該封裝基板上之一開關裝置。該開關裝置包括實施於一絕緣體層上方之一場效電晶體(FET)，及實施於該絕緣體層下以調整該FET之RF效能之一接觸層。
在一些實施例中，該絕緣體層可為一絕緣體上之矽(SOI)基板之一部分。該SOI基板可包括介於一主動矽層與一基板層之間的該絕緣體層。
在一些實施例中，該RF模組可進一步包括穿過該絕緣體層實施以提供至該接觸層之一電連接的一或多個傳導特徵。在一些實施例中，該接觸層可實施於該絕緣體層與該基板層之間的一界面處或該界面附近。
在一些實施例中，該RF模組可為一開關模組。
根據一些實施，本發明係關於一種射頻(RF)開關模組，其包括經組態以收納複數個裝置之一封裝基板，及安裝在該封裝基板上之一開關晶粒。該開關晶粒包括：一絕緣體層；及具有複數個場效電晶體(FET)之一RF核心，該複數個FET實施於該絕緣體層上方且經組態以提供切換功能性。該開關晶粒進一步包括經組態以促進該RF核心之該切換功能性之一能量管理(EM)核心。該開關晶粒進一步包括實施於該絕緣體層下之一或多個傳導層之一圖案。該圖案係相對於相關聯於該RF開關裝置之一電路元件而實施。
在一些實施例中，該開關晶粒可包括一絕緣體上之矽(SOI)基板。在一些實施例中，該切換功能性可包括一M極N投(MPNT)功能性，數量M及N中之每一者為一正整數。在一些實施例中，該MPNT功能性可包括一單極雙投(SPDT)功能性，其中該單一極點經組態為一天線節點，且該兩個投點中之每一者經組態為用於一信號路徑之能夠進行傳輸(Tx)操作及接收(Rx)操作之任一者或兩者之一節點。在一些實施例中，該MPNT功能性可包括一雙極雙投(DPDT)功能性，其中該兩個極點中之每一者經組態為一天線節點，且該兩個投點中之每一者經組態為用於一信號路徑之能夠進行傳輸(Tx)操作及接收(Rx)操作之任一者或兩者之一節點。
根據許多實施，本發明係關於一種無線裝置，其包括經組態處理射頻(RF)信號之一收發器，及與該收發器通信之一RF模組。該RF模組包括具有實施於一絕緣體層上方之一場效電晶體(FET)之一開關 裝置。該開關裝置進一步包括實施於該絕緣體層下以調整該FET之RF效能之一接觸層。該無線裝置進一步包括與該RF模組通信之一天線，其中該天線經組態以促進該等RF信號之傳輸及/或接收。
在一些實施中，本發明係關於一種無線裝置，其包括經組態處理射頻(RF)信號之一收發器，及與該收發器通信之一RF模組。該RF模組包括一開關晶粒，該開關晶粒具有：一絕緣體層；及具有複數個場效電晶體(FET)之一RF核心，該複數個FET實施於該絕緣體層上方且經組態以提供切換功能性。該開關晶粒進一步包括經組態以促進該RF核心之該切換功能性之一能量管理(EM)核心。該開關晶粒進一步包括實施於該絕緣體層下之一或多個傳導層之一圖案。該圖案係相對於相關聯於該RF開關晶粒之一電路元件而實施。該無線裝置進一步包括與該RF模組通信之一天線，其中該天線經組態以促進該等RF信號之傳輸及/或接收。
出於概述本發明之目的，本文中已描述本發明之某些態樣、優勢及新穎特徵。應理解，根據本發明之任何特定實施例，未必可達成所有此等優勢。因此，可以達成或最佳化如本文所教示之一項優勢或優勢之群組而未必達成如可在本文中教示或建議之其他優勢之方式來體現或進行本發明。
10:SOI基板
12:主動Si層
14:多陷阱層/界面層
100:FET裝置/SOI裝置
100a:電晶體/SPST開關
100b:電晶體/SPST開關
100c:電晶體
100d:電晶體
100e:SPST開關
100f:SPST開關
100g:SPST開關
100h:SPST開關
100i:SPST開關
101:主動FET
102:主動矽裝置/FET
103:基板
104:內埋氧化物(BOX)層/界面層
106:矽(Si)基板處置晶圓
105:區域
107:上層
108:導電特徵/導通孔
109:區域
110:金屬堆疊
112:端子
113:單獨端子
114:鈍化層/介電層
115:島狀物
117:摻雜區域
130:處理程序
132:區塊
134:區塊
136:區塊
138:區塊
140:狀態
142:狀態
144:狀態
146:狀態/組態
150:FET
150:偏壓組態
152:基板偏壓網路
152a:第一基板偏壓網路
152b:第二基板偏壓網路
154:閘極偏壓
156:主體偏壓
160:RF切換組態
162:RF核心
164:能量管理(EM)核心
170:接觸層圖案
170a:圖案
170b:圖案
170c:圖案
170d:圖案
172:接觸層圖案
190:耦接
192:相移電路
200:晶圓/處理程序
202:晶圓/區塊
204:晶圓組合件/區塊
206:區塊
208:區塊
210:區塊
212:區塊
214:區塊
250:狀態/開關
252:載體層
254:狀態
255:開關組合件/開關
256:表面
258:狀態
260:接觸層
261:圖案
262:狀態
264:界面層
265:天線開關組態/天線開關
266:狀態
268:替換基板層
270:狀態
271a:狀態
271b:狀態
271c:狀態
271d:狀態
271e:狀態
273:開關之組合件
275a:TRx1至Ant1連接/路徑
275b:TRx2至Ant1連接/路徑
275c:TRx1至Ant1連接/路徑
277a:TRx2至Ant2連接/路徑
277b:TRx1至Ant2連接/路徑
277d:TRx1至Ant2連接/路徑
280:尺寸
282:所要距離
290:延伸區域
300:電路元件
800:晶粒
800a:第一晶粒
800b:第二晶粒
810:模組
812:封裝基板
814:接觸墊
816:連接線接合
818:接觸墊
820:開關電路
822:表面黏著裝置(SMD)
830:包覆成型結構
832:連接路徑
834:外部連接接觸墊
836:接地連接接觸墊
850:偏壓/耦合電路
900:無線裝置
902:使用者介面
904:記憶體
906:功率管理組件
910:基頻子系統/模組
914:收發器
916:功率放大器(PA)組合件
918:雙工器
920:開關
924:共用天線
950:偏壓/耦合電路
Ant:天線節點
Ant1:節點
Ant2:節點
Ant3:節點
C:電容
D:二極體
P:極點
P1:第一極點
P2:第二極點
P3:第三極點
Port1:第一埠
Port2:第二埠
R:電阻
T1:投點
T2:投點
T3:投點
TRx1:節點
TRx2:節點
TRx3:節點
V:與基板節點相關聯之電壓
Vc(s):控制信號
VDD:供應電壓
V_control:DC控制電壓
圖1展示場效電晶體(FET)裝置之一實例，其具有實施於基板上之主動FET，及在主動FET之下的區域，該區域經組態以包括一或多個特徵以提供主動FET之一或多個所需操作功能性。
圖2展示FET裝置之一實例，其具有實施於基板上之主動FET，及在主動FET之上的區域，該區域經組態以包括一或多個特徵以提供主動FET之一或多個所需操作功能性。
圖3展示，在一些實施例中，FET裝置可包括圖1及圖2的相對於主 動FET之區域兩者。
圖4展示實施為個別絕緣體上之矽(SOI)單元之實例FET裝置。
圖5展示，在一些實施例中，類似於圖4之實例SOI裝置的複數個個別SOI裝置可實施於晶圓上。
圖6A展示具有第一晶圓及定位於第一晶圓上方之第二晶圓的實例晶圓組合件。
圖6B展示圖6A之實例之第一晶圓及第二晶圓的未組裝視圖。
圖7展示具有與閘極、源極、汲極、主體及基板相關聯之節點的SOI FET之端子表示。
圖8A及圖8B分別展示具有用於基板之節點之實例SOI FET裝置的截面側視圖及平面圖。
圖9展示可用於形成具有用於基板層之電連接之SOI FET裝置的SOI基板的截面側視圖。
圖10展示具有用於基板層之電連接之SOI FET裝置的截面側視圖。
圖11展示類似於圖10之實例的實例SOI FET裝置，但其中多陷阱層基本上不存在。
圖12展示，在一些實施例中，至基板之電連接可實施，但不耦接至主動FET之其他部分。
圖13展示，在一些實施例中，處置晶圓可包括複數個摻雜區域，該複數個摻雜區域經實施以提供類似於圖10之實例中之多陷阱界面層的一或多個功能性。
圖14A及圖14B展示具有實施在絕緣層(諸如內埋氧化物(buried oxide，BOX)層)下的接觸層之實例SOI FET的截面側視圖及平面圖。
圖15展示類似於圖11之實例的實例SOI FET裝置，但其具有實施在BOX層下之接觸層。
圖16展示類似於圖12之實例的實例SOI FET裝置，但其具有實施在BOX層下之接觸層。
圖17展示類似於圖10之實例的實例SOI FET裝置，但其具有實施在BOX層下之接觸層。
圖18展示類似於圖13之實例的實例SOI FET裝置，但其具有實施在BOX層下之接觸層。
圖19展示類似於圖13之實例的另一實例SOI FET裝置，但其具有實施在BOX層下之穿孔接觸層。
圖20展示一處理程序，其可經實施以促進具有如本文中所描述之一或多個特徵之SOI FET裝置之製造。
圖21展示圖20之製造程序之各種階段的實例。
圖22A及圖22B展示一處理程序，其可經實施以製造具有如本文中所描述之一或多個特徵之SOI FET裝置。
圖23A及圖23B展示圖22A及圖22B之製造程序之各種階段的實例。
圖24展示，在一些實施例中，具有如本文中所描述之一或多個特徵之接觸層可實施為具有(例如)所要尺寸及/或與主動FET分離以提供一或多個功能性。
圖25A及圖25B展示具有如本文中所描述之一或多個特徵之接觸層可如何設定尺寸以提供一或多個所需功能性的實例。
圖26A至圖26F展示接觸層可如何相對於電路元件實施的非限制性實例。
圖27展示可實施於圖19之實例SOI FET裝置中之接觸層的實例。
圖28展示，在一些實施例中，SOI FET裝置可使其具有如本文中所描述之一或多個特徵之接觸層藉由(例如)基板偏壓網路偏壓。
圖29展示具有射頻(RF)核心及能量管理(energy management， EM)核心之RF切換組態的實例。
圖30展示圖29之RF核心之實例，其中開關臂中之每一者包括FET裝置之堆疊。
圖31展示圖28之偏壓組態之實例，其實施於如參看圖30所描述的具有FET之堆疊之開關臂中。
圖32展示，一或多個傳導層之圖案可經實施以電連接至諸如基板偏壓電路之偏壓電路。
圖33展示一實例組態，其中一或多個傳導層之圖案可大體上形成基本上圍繞具有RF核心及EM核心之整個晶粒的環形周邊。
圖34展示一實例組態，其中一或多個傳導層之圖案可大體上形成基本上圍繞切換晶粒之RF核心及EM核心中之每一者實施的環形分佈。
圖35展示一實例組態，其中一或多個傳導層之圖案可大體上形成基本上圍繞串聯臂及分路臂之組合件實施的環形分佈。
圖36展示一實例組態，其中一或多個傳導層之圖案可大體上形成基本上圍繞串聯臂及分路臂中之每一者實施的環形分佈。
圖37展示一實例組態，其中一或多個傳導層之圖案可大體上形成基本上圍繞給定臂中之每一FET實施的環形分佈。
圖38A至圖38E展示可圍繞電路元件實施的一或多個傳導層之圖案的非限制性實例。
圖39A及圖39B展示，在一些實施例中，可存在相對於電路元件實施的一或多個傳導層之一個以上圖案。
圖40展示SOI FET裝置之傳導層可電連接至基板偏壓網路的實例。
圖41展示SOI FET裝置之傳導層可電連接至基板偏壓網路的另一實例。
圖42展示SOI FET裝置之傳導層可電連接至SOI FET裝置之閘極節點的實例。
圖43展示SOI FET裝置之傳導層可經由相移電路電連接至SOI FET裝置之閘極節點的實例。
圖44展示SOI FET裝置之傳導層可經由相移電路電連接至SOI FET裝置之閘極節點的實例(類似於圖43之實例)，且其中基板偏壓網路可經組態以允許DC控制電壓施加至傳導層。
圖45A展示類似於圖42之實例的實例，但其具有與電阻R串聯之二極體D。
圖45B展示，在一些實施例中，二極體D之極性可自圖45A之實例反轉。
圖46展示類似於圖43之實例的實例，但其具有與相移電路並聯之二極體D。
圖47展示類似於圖42之實例的實例，但其具有與電阻R串聯之二極體D。
圖48展示類似於圖46之實例的實例，但其具有偏壓。
圖49展示具有如本文中所描述之傳導層之SOI FET裝置。
圖50A至圖50D展示SOI FET裝置之傳導層可如何耦接至SOI FET裝置之其他節點的實例。
圖51A至圖51D展示SOI FET裝置之傳導層可如何經由相移電路耦接至SOI FET裝置之其他節點的實例。
圖52A至圖52D展示類似於圖50A至圖50D之實例的實例，且其中偏壓信號可施加至傳導層。
圖53A至圖53D展示類似於圖51A至圖51D之實例的實例，且其中偏壓信號可施加至傳導層。
圖54A至圖54D展示SOI FET裝置之傳導層可如何經由二極體D耦 接至SOI FET裝置之其他節點的實例。
圖55A至圖55D展示SOI FET裝置之傳導層可如何經由二極體D及相移電路耦接至SOI FET裝置之其他節點的實例。
圖56A至圖56D展示類似於圖54A至圖54D之實例的實例，且其中偏壓信號可施加至傳導層。
圖57A至圖57D展示類似於圖55A至圖55D之實例的實例，且其中偏壓信號可施加至傳導層。
圖58展示以利用SOI FET裝置之單極單投(single-pole-single-throw，SPST)組態實施的開關組合件。
圖59展示，在一些實施例中，圖58之SOI FET裝置可包括如本文中所描述之傳導層特徵。
圖60展示具有如本文中所描述之一或多個特徵的兩個SPST開關可如何用以形成具有單極雙投(single-pole-double-throw，SPDT)組態之開關組合件的實例。
圖61展示圖60之開關組合件可用於天線開關組態中。
圖62展示具有如本文中所描述之一或多個特徵的三個SPST開關可如何用以形成具有單極三投(single-pole-triple-throw，SP3T)組態之開關組合件的實例。
圖63展示圖62之開關組合件可用於天線開關組態中。
圖64展示具有如本文中所描述之一或多個特徵的四個SPST開關可如何用以形成具有雙極雙投(double-pole-double-throw，DPDT)組態之開關組合件的實例。
圖65展示圖64之開關組合件可用於天線開關組態中。
圖66展示具有如本文中所描述之一或多個特徵的九個SPST開關可如何用以形成具有3極3投(3-pole-3-throw，3P3T)組態之開關組合件的實例。
圖67展示圖66之開關組合件可用於天線開關組態中。
圖68A至圖68E展示DPDT切換組態(諸如圖64及圖65之實例)可如何操作以提供不同信號投送功能性的實例。
圖69A至圖69D描繪如本文中所描述可實施於一或多個半導體晶粒上之開關電路及偏壓/耦合電路的非限制性實例。
圖70A及圖70B分別展示具有如本文中所描述之一或多個特徵之封裝模組的平面圖及側視圖。
圖71展示可實施於圖70A及圖70B之模組中之實例切換組態的示意圖。
圖72描繪具有本文中所描述之一或多個有利特徵的實例無線裝置。
本文所提供之標題(若存在)僅為方便起見，且未必影響所主張發明之範疇或含義。
引言
本文中揭示具有關於主動FET部分的經組態以提供主動FET之所要操作條件之一或多個區域的場效電晶體(FET)裝置之各種實例。在此等各種實例中，諸如FET裝置、主動FET部分及FET之術語有時可彼此或與其某一組合互換地使用。相應地，術語之此可互換使用應在適當上下文中加以理解。
圖1展示具有實施於基板103上之主動FET 101之FET裝置100的實例。如本文中所描述，此基板可包括一或多個層，該一或多個層經組態以有助於(例如)主動FET之操作功能性、用於製造及支援主動FET之處理功能性等。舉例而言，若FET裝置100實施為絕緣體上之矽(SOI)裝置，則基板103可包括一絕緣層(諸如內埋氧化物(BOX)層)、一界面層及一處置晶圓層。
圖1另外展示，在一些實施例中，在主動FET 101之下的區域105可經組態以包括一或多個特徵以提供主動FET 101之一或多個所需操作功能性。出於描述之目的，將理解，在……之上及在……之下的相對位置在主動FET 101之實例上下文中如所示地定向在基板103之上。相應地，區域105之一些或全部可實施於基板103內。此外，將理解，當自上向下觀察時(例如，在平面圖中)，區域105可以或可不與主動FET 101重疊。
圖2展示具有實施於基板103上之主動FET 101之FET裝置100的實例。如本文中所描述，此基板可包括一或多個層，該一或多個層經組態以有助於(例如)主動FET 100之操作功能性、用於製造及支援主動FET 100之處理功能性等。舉例而言，若FET裝置100實施為絕緣體上之矽(SOI)裝置，則基板103可包括一絕緣層(諸如內埋氧化物(BOX)層)、一界面層及一處置晶圓層。
在圖2之實例中，FET裝置100展示為進一步包括實施於基板103上方的上層107。在一些實施例中，此上層可包括(例如)複數個層的金屬佈線特徵及介電層以促進(例如)主動FET 100之連接性功能性。
圖2另外展示，在一些實施例中，在主動FET 101之上的區域109可經組態以包括一或多個特徵以提供主動FET 101之一或多個所需操作功能性。相應地，區域109之一些或全部可實施於上層107內。此外，將理解，當自上向下觀察時(例如，在平面圖中)，區域109可以或可不與主動FET 101重疊。
圖3展示具有實施於基板103上之主動FET 101且亦具有上層107之FET裝置100的實例。在一些實施例中，基板103可包括類似於圖1之實例的區域105，且上層107可包括類似於圖2之實例的區域109。
在本文中更詳細地描述關於圖1至圖3之組態中之一些或全部的實例。
在圖1至圖3之實例中，FET裝置100經描繪為個別單元(例如，半導體晶粒)。圖4至圖6展示，在一些實施例中，具有如本文中所描述之一或多個特徵之複數個FET裝置可以晶圓格式部分地或完全製造，且接著經單粒化以提供此等個別單元。
舉例而言，圖4展示實施為個別SOI單元之實例FET裝置100。此個別SOI裝置可包括實施於絕緣體(諸如BOX層104)上方之一或多個主動FET 101，該絕緣體本身實施於處置層(諸如矽(Si)基板處置晶圓106)上方。在圖4之實例中，BOX層104及Si基板處置晶圓106可共同形成圖1至圖3之實例之基板103，具有或不具有對應區域105。
在圖4之實例中，個別SOI裝置100經展示進一步包括上層107。在一些實施例中，此上層可為圖2及圖3之上層103，具有或不具有對應區域109。
圖5展示，在一些實施例中，類似於圖4之實例SOI裝置100的複數個個別SOI裝置可實施於晶圓200上。如所示，此晶圓可包括晶圓基板103，其包括BOX層104及Si處置晶圓層106，如參看圖4所描述。如本文中所描述，一或多個主動FET可實施於此晶圓基板上方。
在圖5之實例中，SOI裝置100經展示不具有上層(圖4中之107)。將理解，此層可形成於晶圓基板103上方，作為第二晶圓之部分或其任何組合。
圖6A展示具有第一晶圓200及定位於第一晶圓200上方之第二晶圓202的實例晶圓組合件204。圖6B展示圖6A之實例之第一晶圓200及第二晶圓202的未組裝視圖。
在一些實施例中，第一晶圓200可類似於圖5之晶圓200。相應地，第一晶圓200可包括複數個SOI裝置100，諸如圖4之實例。在一些實施例中，第二晶圓202可以經組態以在每一SOI裝置100之FET上方提供(例如)區域(例如，圖2及圖3中之109)，及/或針對涉及第一晶圓 200之程序步驟提供臨時或永久性處置晶圓功能性。
FET裝置之SOI實施之實例
絕緣體上之矽(SOI)處理程序技術用於許多射頻(RF)電路(包括涉及高效能、低損耗、高線性開關之電路)中。在此等RF開關電路中，效能優點通常由在矽中構建電晶體而產生，電晶體位於絕緣體(諸如絕緣之內埋氧化物(BOX))上。BOX通常位於處置晶圓上，處置晶圓通常為矽，但可為玻璃、硼矽酸玻璃(borosilicate glass)、熔融石英、藍寶石、碳化矽或任何其他電絕緣材料。
通常，SOI電晶體經視為具有閘極端子、汲極端子、源極端子及主體端子的4端子場效電晶體(FET)裝置。然而，SOI FET可表示為5端子裝置，添加一基板節點。此基板節點可偏壓及/或耦合電晶體之一或多個其他節點以(例如)改良電晶體之線性及損耗效能兩者。在本文中更詳細地描述關於此基板節點及基板節點之偏壓/耦合之各種實例。
在一些實施例中，此基板節點可用接觸層來實施，該接觸層具有如本文中所描述之一或多個特徵以允許該接觸層提供SOI FET之所需功能性。儘管各種實例係在RF開關之情況下描述，但將理解，本發明之一或多個特徵亦可實施於涉及FET之其他應用中。
圖7展示具有與閘極、源極、汲極、主體及基板相關聯之節點的SOI FET 100之端子表示。將理解，在一些實施例中，源極與汲極可反轉。
圖8A及圖8B展示具有用於其基板之節點之實例SOI FET裝置100的側視截面圖及平面圖。此基板可為(例如)與如本文中所描述之處置晶圓106相關聯之矽基板。儘管在此處置晶圓之情況下描述，但將理解，基板未必需要具有與處置晶圓相關聯之功能性。
絕緣體層(諸如BOX層104)經展示形成於處置晶圓106上方，且 FET結構經展示基於在BOX層104上方之主動矽裝置102而形成。在本文中所描述之各種實例中，且如圖8A及圖8B中所示，FET結構可組態為NPN或PNP裝置。
在圖8A及圖8B之實例中，閘極、源極、汲極及主體之端子經展示為經組態且經設置以便允許FET之操作。基板端子經展示為經由延伸穿過BOX層104之導電特徵108電連接至基板(例如，處置晶圓)106。此導電特徵可包括(例如)一或多個傳導導通孔、一或多個傳導溝槽或其任何組合。在本文中更詳細地描述可如何實施此導電特徵之各種實例。
在一些實施例中，基板連接可連接至接地以(例如)避免與基板相關聯之電浮動狀況。用於接地之此基板連接通常包括實施在給定晶粒之最外部周邊處的密封環。
在一些實施例中，基板連接(諸如圖8A及圖8B之實例)可用以使基板106偏壓，以耦合基板與對應FET之一或多個節點(例如，以提供RF回饋)或其任何組合。基板連接之此使用可以經組態以(例如)藉由消除或減少昂貴的處置晶圓處理程序及層來改良RF效能及/或降低成本。此等效能改良可包括(例如)線性、損耗及/或電容效能之改良。
在一些實施例中，基板節點的前述偏壓可(例如)僅在需要或期望時選擇性地施加以達成所要RF效應。舉例而言，基板節點之偏壓點可連接至功率放大器(power amplifier，PA)之包絡追蹤(envelope-tracking，ET)偏壓以達成失真消除效應。
在一些實施例中，用於提供前述實例功能性之基板連接可實施為類似於接地組態之密封環組態，或其他連接組態。在本文中更詳細地描述此等基板連接之實例。
圖9展示SOI基板10之側視截面圖，該SOI基板可用以形成具有用於基板層106(例如，Si處置層)之電連接的圖10之SOI FET裝置100。 在圖9中，絕緣體層(諸如BOX層104)經展示形成於Si處置層106上方。 主動Si層12經展示形成於BOX層104上方。將理解，在一些實施例中，圖9的前述SOI基板10可以晶圓格式實施，且具有如本文中所描述之一或多個特徵的SOI FET裝置可基於此晶圓而形成。
在圖10中，主動Si裝置102經展示由圖9之主動Si層12形成。一或多個導電特徵108(諸如導通孔)經展示相對於主動Si裝置102穿過BOX層104實施。在一些實施例中，此等傳導特徵(108)可允許Si處置層106耦接至主動Si裝置(例如，FET)、偏壓或其任何組合。此耦合及/或偏壓可藉由(例如)金屬堆疊110促進。在一些實施例中，此金屬堆疊可允許傳導特徵108電連接至端子112。在圖10之實例中，一或多個鈍化層、一或多個介電層或其某一組合(共同地指示為114)可形成以覆蓋此金屬堆疊之一些或全部。
在一些實施例中，多陷阱層14可實施在BOX層104與Si處置層106之間。然而，且如本文中所描述，經由傳導特徵108至Si處置層106之電連接可消除或減小對此多陷阱層之需要，此需要通常存在以控制BOX層104與Si處置層106之間的界面處之電荷，且可涉及高成本之程序步驟。
除消除或減少對多陷阱層之需要的前述實例以外，至Si處置層106之電連接可提供許多有利特徵。舉例而言，傳導特徵108可允許強迫BOX/Si處置界面處之多餘電荷以藉此減小非所需諧波。在另一實例中，多餘電荷可經由傳導特徵108移除以藉此減小SOI FET之斷開電容(off-capacitance，Coff)。在另一實例中，傳導特徵108之存在可降低SOI FET之臨限值以藉此減小SOIFET之接通電阻(on-resistance，Ron)。
圖11展示類似於圖10之實例的實例FET裝置100，但其中多陷阱層(圖10中之14)基本上不存在。相應地，在一些實施例中，BOX層 104及Si處置層106可彼此基本上直接嚙合。
在圖11之實例中，傳導特徵(例如，導通孔)108經描繪為延伸穿過BOX層104且接觸Si處置層106，大體上在BOX/Si處置界面處。將理解，在一些實施例中，此等傳導特徵可更深地延伸至Si處置層106中。
在圖10及圖11之實例中，傳導特徵108經描繪為耦接至與主動Si裝置102相關聯之其他電連接。圖12展示，在一些實施例中，至基板(例如，Si處置層106)之電連接可實施，但不耦接至與主動Si裝置102相關聯之此等其他電連接。舉例而言，傳導特徵108(諸如導通孔)經展示延伸穿過BOX層104，以便形成與Si處置層106之接觸。貫穿BOX之傳導特徵108之上部部分經展示電連接至與端子112分離之端子113。
在一些實施例中，單獨端子113與Si處置層106之間的電連接(經由傳導特徵108)可經組態以允許(例如)基板(例如，Si處置層106)中之區域之單獨偏壓，以達成主動Si裝置102之所要操作功能性。單獨端子113與Si處置層106之間的此電連接係利用一或多個貫穿BOX之傳導特徵108之非接地組態的實例。
在圖10至圖12之實例中，貫穿BOX之傳導特徵(108)經描繪為耦接至與主動Si裝置102相關聯之電連接，或與此等電連接分離。將理解，亦可實施其他組態。舉例而言，一或多個貫穿BOX之傳導特徵(108)可耦接至主動Si裝置102之一個節點(例如，源極、汲極或閘極)，但不耦接至其他節點。在本文中更詳細地揭示基板節點與主動Si裝置之其他節點之間的此耦接(或非耦接)之電路表示的非限制性實例。
在圖10之實例中，多陷阱層14可實施為BOX層104與Si處置層106之間的界面層，以提供如本文中所描述之一或多個功能性。在圖11及 圖12之實例中，可省略此多陷阱界面層14，如本文中所描述。
圖13展示，在一些實施例中，處置晶圓106(例如，Si處置層)可包括複數個摻雜區域117，該複數個摻雜區域經實施以提供類似於多陷阱界面層(例如，圖10中之14)之一或多個功能性。此等摻雜區域可為(例如)大體上非晶的且在與處置晶圓106之其他部分相比時具有相對較高電阻率。在一些實施例中，此等摻雜區域可包括晶體結構、非晶結構或其任何組合。
在圖13之實例中，兩個FET 102及兩個島狀物115經展示由實施於BOX層104上方之主動Si層12形成。BOX層經展示實施於具有摻雜區域117之處置晶圓106上方。在一些實施例中，此等摻雜區域(117)可實施為大體上橫向定位在該等FET 102及/或該等島狀物115之間的間隙下。
圖13另外展示，在一些實施例中，具有摻雜區域(諸如前述摻雜區域117)之處置晶圓106可如本文中所描述地經由一或多個傳導特徵108(諸如導通孔)偏壓。如本文中所描述，此等傳導特徵108可耦接至FET之其他部分、單獨端子或其任何組合，以便提供偏壓至處置晶圓基板106，以達成FET之一或多個所要操作功能性。
在圖13之實例中，給定傳導特徵108可經由處置晶圓106與FET 102相互作用。舉例而言，BOX層插入於FET 102與處置晶圓106之間可在其間產生電容C。此外，電阻R可存在於傳導特徵108之末端與BOX/處置晶圓界面之間。相應地，串聯RC耦接可設置在傳導特徵108與FET 102之底側之間。因此，經由傳導特徵108將偏壓信號提供至處置晶圓106可提供FET 102之所需操作環境。
在圖13之實例中，給定傳導特徵108經描繪為與最靠近的FET 102橫向分離，以便在處置晶圓106中包括至少一個摻雜區域117。相應地，所得電阻性路徑(具有電阻R)可相對較長。因此，電阻R可為高 電阻。
參考圖10至圖13之實例，應注意，在一些實施例中，給定傳導特徵108可實施，以便與最靠近的FET 102橫向分離一間隔距離。此間隔距離可為(例如)至少1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm或10μm。在一些實施例中，該間隔距離可在5μm至10μm之範圍中。出於描述目的，將理解，此間隔距離可為(例如)傳導特徵108之最接近部分於主動Si層(12)中之對應FET 102之間的距離。
本文中尤其描述關於具有接觸層之SOI FET裝置之實例。圖14A及圖14B展示圖8A及圖8B之實例SOI FET 100之情況下的具有此接觸層(260)之實例SOI FET 100的側視截面圖及平面圖。在本文中更詳細地描述此接觸層可如何形成以及此接觸層可如何以不同方式組態的實例。
在一些實施例中，具有如本文中所描述之一或多個特徵之接觸層可實施於BOX層的與形成有FET之側對置的側上。在FET形成於此BOX層之正面或上部側上的情況下，接觸層可實施於BOX之背面或下部側上。相應地，涉及接觸層之位置的關係術語「後方」、「背面」、「下部」、「下部側」等應在前述上下文中理解。
亦將理解，具有如本文中所描述之一或多個特徵之接觸層亦可被稱作傳導接觸層、基板接觸層、傳導層或其某一組合。在一些實施例中，此接觸層可實施為在BOX層與基板接觸層之間。在一些實施例中，此接觸層可實施於BOX層之背面上，不具有基板層。相應地，將理解，接觸層(包括基板接觸層)之可互換術語的前述實例可參考具有或不具有基板層之實施。
在圖14之實例中，接觸層260經描繪為與傳導特徵108電接觸。此傳導特徵(108)可允許接觸層260與(例如)基板節點電接觸。如本文 中所描述，此基板節點可電連接至偏壓電路及/或耦接至FET之一或多個部分。儘管各種實例在本文在接觸層260經由一或多個貫穿BOX之傳導特徵(諸如圖14之傳導特徵108)電連接的情況下描述，但將理解，接觸層(諸如圖14之接觸層260)可以其他組態電連接，以便提供至偏壓電路及/或對應FET之一或多個部分之電連接。
圖15展示，在一些實施例中，具有如本文中所描述之一或多個特徵之接觸層260可實施於FET裝置100中，該FET裝置類似於圖11之實例(例如，其中多陷阱層(圖10中之14)基本上不存在)。相應地，在一些實施例中，接觸層260可在一側上基本上與BOX層104直接接觸，且在另一側上基本上與Si處置層106直接接觸。
在圖15之實例中，傳導特徵(例如，導通孔)108經描繪為延伸穿過BOX層104且接觸接觸層260。如本文中所描述，此等傳導特徵可耦接至與主動Si裝置102相關聯之其他電連接。
圖16展示，在一些實施例中，至接觸層260之電連接可實施，但不耦接至與主動Si裝置102相關聯之此等其他電連接。舉例而言，傳導特徵108(諸如導通孔)經展示延伸穿過BOX層104，以便形成與接觸層260之接觸。貫穿BOX之傳導特徵108之上部部分經展示電連接至與端子112分離之端子113。
在一些實施例中，單獨端子113與接觸層260之間的電連接(經由傳導特徵108)可經組態以允許(例如)主動Si裝置102下方之區域的單獨偏壓或控制，以達成主動Si裝置102之所要操作功能性。在本文中更詳細地描述關於此操作功能性之實例。
在圖15及圖16之實例中，貫穿BOX之傳導特徵(108)經描繪為耦接至與主動Si裝置102相關聯之電連接，或與此等電連接分離。將理解，亦可實施其他組態。舉例而言，一或多個貫穿BOX之傳導特徵(108)可耦接至主動Si裝置102之一個節點(例如，源極、汲極或閘 極)，但不耦接至其他節點。在本文中更詳細地揭示與接觸層260相關聯之節點與主動Si裝置之其他節點之間的此耦接(或非耦接)之電路表示的非限制性實例。
圖17展示，在一些實施例中，具有如本文中所描述之一或多個特徵之接觸層260可實施於FET裝置100中，該FET裝置類似於圖10之實例(例如，其中多陷阱層14存在)。在圖17之實例中，接觸層260可實施為在多陷阱層14與BOX層104之間。
在圖17之實例中，接觸層260經展示為耦接至主動Si裝置102之一或多個部分(例如，經由一或多個貫穿BOX之傳導特徵108)。將理解，在一些實施例中，圖17之接觸層可耦接至單獨端子，諸如圖16之單獨端子113。
圖18及圖19展示，在一些實施例中，具有如本文中所描述之一或多個特徵之接觸層260可實施於FET裝置100中，該FET裝置類似於圖13之實例(例如，其中複數個摻雜區域117存在)。在圖18之實例中，接觸層260可實施為基本上在複數個摻雜區域117與BOX層104之間。在圖19之實例中，接觸層260可經組態以允許複數個摻雜區域117基本上與BOX層104接觸。在一些實施例中，此組態可藉由(例如)接觸層260具有複數個開口以允許對應摻雜區域117與BOX層104接觸來達成。在本文中更詳細地描述接觸層260之此穿孔組態之實例。
在圖18及圖19之實例中，接觸層260可耦接至主動裝置102之一或多個部分、耦接至單獨端子或以其某一組合來組態，類似於圖15及圖16之實例。
關於SOI FET裝置之製造之實例
圖20及圖22展示可實施以製造具有如本文中所描述之一或多個特徵之SOI裝置的處理程序130及200。圖21及圖23展示圖20及圖22之製造程序之各種階段的實例。在一些實施例中，各種程序步驟中之一 些或全部可利用晶圓處理技術來實施。
在一些實施例中，製造具有如本文中所描述之一或多個特徵之SOI裝置可包括製造具有形成於接觸層與端子之間的電連接之晶圓。可用以達成接觸層與端子之間的此連接的晶圓之實例在圖21中展示為146，且圖20中之程序步驟之實例可實施以達成此晶圓組態。
在圖20之區塊132中，可形成或提供SOI基板。在圖21之狀態140中，此SOI基板可包括Si基板106(諸如Si處置晶圓)、在Si基板106上方之氧化物層104及在氧化物層104上方之主動Si層12。此SOI基板可具有或可不具有在氧化物層104與Si基板106之間的多陷阱層(例如，圖9及圖10)中之14)。類似地，此SOI基板可具有或可不具有在Si基板106中之摻雜區域(例如，圖13中之117)。
在圖20之區塊134中，可用主動Si層形成一或多個FET。在圖21之狀態142中，此FET經描繪為150。
在圖20之區塊136中，可穿過氧化物層至Si基板且相對於FET形成一或多個傳導特徵(諸如導通孔)。在圖21之狀態144中，此傳導導通孔經描繪為108。如本文中所描述，貫穿氧化物層104至Si基板106之此電連接亦可利用其他傳導特徵(諸如一或多個傳導溝槽)來實施。
在圖20及圖21之實例中，將理解，區塊134及136可以或可不以所示之實例序列來執行。在一些實施例中，可形成諸如深溝槽之傳導特徵且在形成FET之前用聚合物(poly)填充傳導特徵。在一些實施例中，可在形成FET之後形成此(此等)傳導特徵(例如，進行切割且用諸如鎢(W)之金屬進行填充)。將理解，亦可實施與圖20及圖21之實例相關聯之序列的其他變化。
在圖20之區塊138中，可針對傳導導通孔及FET形成電連接。在圖21之狀態146中，此等電連接經描繪為共同指示為110之金屬化堆疊。此金屬堆疊可將FET 150及傳導導通孔108電連接至一或多個端子 112。在圖21之實例狀態146中，鈍化層114經展示經形成以覆蓋金屬化堆疊110之一些或全部。
參看圖22及圖23，處理程序200可為與圖20及圖21相關聯之處理程序130之延續(兩個處理程序在一個製造設施處實施)、利用由處理程序130產生之晶圓(例如，圖21中之組態146)作為輸入的單獨處理程序(例如，兩個處理程序在不同製造設施處實施)或其任何組合。相應地，在圖22A之處理程序200之區塊202中，可形成或提供具有基板層之電連接之SOI晶圓。在圖23A中，狀態146可類似於圖21之狀態146。
在圖22A之區塊204中，可在SOI晶圓之正面上形成或附接載體層。出於描述目的，SOI晶圓之正面可包括與基板層對置之側。在圖23A之狀態250中，此載體層經描繪為252。如本文中所描述，SOI晶圓之正面上之此載體層可允許製造步驟在背面上執行，以促進形成接觸層。
在一些實施例中，載體層可為暫時附接之層或永久附接之層。在一些實施例中，載體層可為適合於(暫時或永久)附接至晶圓之一側以便允許一或多個程序步驟在晶圓之另一側上執行的任何材料。此載體層可包括(例如)另一晶圓、矽、玻璃、石英、碳化矽、藍寶石等。此載體層可利用(例如)旋塗黏著劑而附接至SOI晶圓之正面。
在圖22A之區塊206中，可自SOI晶圓之背面移除基板層之一些或全部。在圖23A中，此基板層在狀態250中經描繪為106。在狀態254中，此基板層經展示為經移除，以便曝露表面256。
在一些實施例中，可充分移除基板層以曝露諸如傳導導通孔之傳導特徵108。在一些實施例中，基板層之此移除可以或可不曝露氧化物層104。基板層之此移除可藉由(例如)研磨、化學機械拋光(chemical mechanical polishing，CMP)、使用適當化學物質之選擇性 蝕刻或其某一組合來達成。
在圖22A之區塊208中，可在由基板層之移除產生之表面上形成接觸層。在圖23A之狀態258中，此接觸層經描繪為260，形成於曝露表面256上。
如本文中所描述，可形成此接觸層以便與傳導特徵108電接觸。在一些實施例中，接觸層260可包括一或多個層，該一或多個層可藉由對氧化物層104之曝露表面256之表面處理來(例如)圖案化、沈積、植入及/或形成。氧化物層104上之此接觸層可具有(例如)傳導、電阻性、介電、感應性、整流、半絕緣、半導電、陷阱及/或孔類型的性質。
在圖22B之區塊210中，可在接觸層上方形成界面層。在圖23B之狀態262中，此界面層經描繪為264，其形成以便基本上覆蓋接觸層260及表面256。在一些實施例中，此界面層(264)可經組態以促進替換基板層之附接。
在圖22B之區塊212中，可在界面層上形成替換基板層或可將替換基板層附接至界面層。在圖23B之狀態266中，此替換基板層經描繪為268。
在一些實施例中，基板層268可為晶圓，且此晶圓可晶圓接合至SOI晶圓之氧化物層104，具有或不具有界面層264。此晶圓接合可藉由一或多個晶圓接合技術來達成。在一些實施例中，替換基板晶圓可包括(例如)矽、玻璃、石英、藍寶石、碳化矽及/或砷化鎵。其他材料亦可用於替換基板晶圓。
在圖22B之區塊214中，可自SOI晶圓之正面移除載體層。在圖23B之狀態270中，SOI晶圓之正面經展示為已將載體層移除以便基本上曝露端子112。載體層自SOI晶圓之正面的此移除可藉由現尤其提供處置層功能性之替換基板層268促進。
在圖23B之實例狀態270中，假定端子112附近之載體層係臨時層。此臨時層可基本上完全自SOI晶圓之正面移除。在一些實施例中，載體層之至少一些可保留在SOI晶圓之正面上。在一些實施例中，SOI晶圓之正面可經進一步處理。
在參看圖22及圖23所描述之製造實例中，利用層轉印(layer transfer)技術。然而，將理解，其他處理程序技術之使用可用以在SOI裝置之氧化物層之背面表面上或在其附近形成接觸層。
在一些實施例中，如本文中所描述之接觸層可用以(例如)提供用於SOI裝置之基板之偏壓。在一些實施例中，如本文中所描述之接觸層亦可用於其他應用。舉例而言，圖24展示接觸層260可經組態以用作至電晶體之背閘極(back-gate)。此背閘極可提供一或多個功能性，諸如幫助耗乏或增加SOI FET 100之作用中通道中之電荷。在一些實施例中，接觸層260可適當地設定尺寸(例如，描繪為尺寸280)，以提供此背閘極功能性。在一些實施例中，接觸層260可與SOI FET 100之作用中通道間隔一所要距離282，以提供諸如背閘極功能性之所要功能性。在一些實施例中，此間隔距離(282)可藉由(例如)BOX層104之選定厚度來達成。在一些實施例中，可適當地選擇尺寸280及間隔距離282兩者，以達成FET之一或多個功能性。
圖25A及圖25B展示具有如本文中所描述之一或多個特徵之接觸層260可如何設定尺寸以提供一或多個所需功能性的額外實例。在圖25A之實例中，接觸層260經描繪為具有矩形佔據面積形狀，其經設定尺寸以與傳導特徵108電接觸，且提供與相關聯於FET 102之閘極區域的至少某一重疊。
圖25B展示，在一些實施例中，可選擇接觸層之佔據面積形狀以有利於一或多個功能性。舉例而言，假設在基板接觸層與FET 102之閘極區域之間需要額外重疊(例如，與圖25A之實例相比)。為達成此 增加之重疊，接觸層260可包括延伸區域290(例如，經描繪在接觸層260之原始矩形形狀之上及之下的額外領域)以容納此額外重疊。
在一些實施例中，與接觸層相關聯之其他設計參數可實施以達成一或多個所要功能性。舉例而言，設計參數(諸如，接觸層材料、氧化物層之厚度及/或偏壓網路)可針對諸如MOSFET裝置之裝置適當地組態，以降低電阻、改良線性效能、降低臨限電壓、增加崩潰電壓及/或改良電晶體之隔離效能。
在參看圖14、圖24及圖25所描述之各種實例中，接觸層260經描繪為大體上位於諸如FET之電路元件下。然而，將理解，具有如本文中所描述之一或多個特徵之接觸層亦可以其他組態來實施。舉例而言，可針對基板實施不同圖案之電連接。在一些實施例中，接觸層可經組態以促進用於基板的此等圖案之電連接；且此等圖案可以或可不在電路元件下。
圖26A至圖26F展示具有如本文中所描述之一或多個特徵之接觸層可如何相對於電路元件實施的非限制性實例。在該等實例中之每一者中，接觸層260經展示為經由一或多個傳導導通孔108電連接；然而，將理解，此等電連接亦可藉由諸如溝槽之其他傳導特徵來實施。
圖26A展示接觸層260可大體上位於電路元件300之下的實例。此組態可表示(例如)本文中參看圖14、圖24及圖25所描述之實例。
圖26B展示接觸層260可為形成圍繞電路元件300之周邊之條帶的實例。在一些實施例中，此組態可用(例如)大體上包圍電路元件300之傳導導通孔之實例圖案來實施。
圖26C及圖26D展示接觸層260可為形成其各別電路元件300之部分周邊之條帶的實例。舉例而言，圖26C展示U形組態，且圖26D展示L形組態。在一些實施例中，此等組態可用(例如)部分地包圍電路元件300之傳導導通孔之實例圖案來實施。
圖26E展示接觸層260可為形成電路元件300之側處或附近之區段之條帶的實例。在一些實施例中，此組態可用(例如)形成電路元件300之側處或附近之區段之傳導導通孔之實例圖案來實施。
圖26F展示接觸層260可具有相對較小墊形狀(其未必為條帶)的實例。此組態可用於期望相對離散接觸層之應用中。在一些實施例中，此組態可用(例如)以離散方式分組之一或多個傳導導通孔之實例圖案來實施。
將理解，具有如本文中所描述之一或多個特徵之接觸層亦可以其他方法組態。舉例而言，可存在用於給定電路元件之一個以上接觸層。
圖27展示，在一些實施例中，接觸層260可包括一或多個開口。此組態可(例如)容納形成於處置晶圓層(例如，Si處置晶圓)上之特徵或區域。舉例而言，且在圖19之實例組態(其中複數個摻雜區域117提供於處置晶圓106上)的情況下，圖19之接觸層260可包括如圖27中所示之複數個開口以容納此等摻雜區域。
在圖27之實例中，接觸層260中之此等開口經展示基本上曝露對應摻雜區域。在一些實施例中，此等開口亦可經設定尺寸以部分地曝露對應摻雜區域。
在圖27之實例中，接觸層260可經由(例如)一或多個傳導導通孔108而電連接至FET之一或多個部分及/或端子。將理解，可實施其他數目及/或其他配置之傳導導通孔。
關於SOI FET裝置之偏壓及/或耦合之實例
圖28展示，在一些實施例中，具有如本文中所描述之一或多個特徵的SOI FET裝置100可藉由(例如)基板偏壓網路152而使其接觸層偏壓。在本文中更詳細地描述關於此基板偏壓網路之各種實例。
在圖28之實例中，其他節點(諸如SOI FET裝置100之閘極及主 體)亦可藉由其各自網路偏壓。其中，關於此等閘極偏壓網路及主體偏壓網路之實例可在題為「關於基於絕緣體上之矽之射頻開關的電路、裝置、方法及組合(CIRCUITS,DEVICES,METHODS AND COMBINATIONS RELATED TO SILICON-ON-INSULATOR BASED RADIO-FREQUENCY SWITCHES)」之PCT公開案第WO 2014/011510號中發現，該公開案之揭示內容在此明確地以全文引用之方式併入本文中。
圖29至圖31展示，在一些實施例中，具有如本文中所描述之一或多個特徵之SOI FET可實施於RF切換應用中。
圖29展示具有射頻核心162及能量管理(EM)核心164之RF切換組態160的實例。關於此等RF核心及EM核心之額外細節可在上文提及之PCT公開案第WO 2014/011510號中發現。圖29之實例RF核心162經展示為單極雙投(SPDT)組態，其中電晶體100a、100b之串聯臂分別配置在極點與第一及第二投點之間。與第一及第二投點相關聯之節點經展示經由電晶體100c、100d之各別分路臂耦接至接地。
在圖29之實例中，電晶體100a至100d中之一些或全部可包括如本文中所描述之接觸層。此等接觸層可用以提供對應電晶體之所需功能性。
圖30展示圖29之RF核心162之實例，其中開關臂100a至100d中之每一者包括FET裝置之堆疊。出於描述目的，此堆疊中之每一FET可稱作FET，堆疊本身可共同稱作FET，或其某一組合亦可稱作FET。在圖30之實例中，對應堆疊中之每一FET具有如本文中所描述之一或多個接觸層。將理解，RF核心162中之FET裝置中之一些或全部可包括此等接觸層。
圖31展示圖28之偏壓組態150之實例，其實施於如參看圖30所描述的具有FET 100之堆疊之開關臂中。在圖31之實例中，堆疊中之每 一FET可用單獨基板偏壓網路152偏壓，堆疊中之該等FET可用複數個基板偏壓網路152偏壓，堆疊中之所有FET可用共同基板偏壓網路偏壓，或其任何組合。此等可能變化亦可適用於閘極偏壓(156)及主體偏壓(154)。
圖32展示可實施以如本文中所描述地電連接之一或多個接觸層260之圖案261。在一些實施例中，接觸層之此圖案亦可電連接(描繪為172)至(例如)基板偏壓網路152。在一些實施例中，且如本文中所描述，接觸層之此圖案可電連接至SOI FET裝置之另一節點，利用或不利用基板偏壓網路152。在一些實施例中，接觸層的前述電連接中之一些或全部可藉由經組態以提供基板偏壓功能性的傳導特徵之對應圖案促進。
圖33至圖38展示圖32的一或多個接觸層之圖案261之非限制性實例。在圖33至圖37之實例中，此(此等)接觸層之圖案(指示為170)經描繪為大體上包圍對應電路元件。然而，且如圖38A至圖38E中所示，接觸層之此圖案(指示為261)可以或可不包圍對應電路元件。
在圖33至圖38之實例中，將理解，對於此等實例中之一些或全部，接觸層之圖案可電連接至SOI FET裝置之另一節點，利用或不利用基板偏壓網路152。
圖33展示實例組態160，其中如本文中所描述的接觸層之圖案170可大體上形成基本上圍繞具有RF核心162及EM核心164之整個晶粒的環形周邊。相應地，RF核心162及EM核心164共同可為與接觸層之圖案170相關聯之電路元件。
圖34展示實例組態160，其中如本文中所描述的接觸層之圖案可大體上形成基本上圍繞切換晶粒之RF核心162(圖案170a)及EM核心164(圖案170b)中之每一者實施的環形分佈。相應地，RF核心162可為與接觸層之圖案170a相關聯之電路元件，且EM核心164可為與接觸 層之圖案170b相關聯之電路元件。儘管RF核心及EM核心均描繪為具有接觸層之各別圖案，但將理解，一個圖案可具有此等接觸層，而另一圖案不具有此等圖案。舉例而言，RF核心可具有接觸層之此圖案，而EM核心不具有此圖案。
圖35至圖37展示可針對RF核心162實施的如本文中所描述的接觸層之一或多個圖案之實例。圖35展示一實例組態，其中如本文中所描述的接觸層之圖案170可大體上形成基本上圍繞串聯臂100a、100b及分路臂100c、100d之組合件實施之環形分佈。相應地，RF核心162可為與接觸層之圖案170相關聯之電路元件。
圖36展示一實例組態，其中如本文中所描述的接觸層之圖案可大體上形成基本上圍繞串聯臂100a(圖案170a)、100b(圖案170b)及分路臂100c(圖案170c)、100d(圖案170d)中之每一者實施之環形分佈。相應地，每一臂(100a、100b、100c或100d)可為與接觸層之對應圖案(170a、170b、170c或170d)相關聯之電路元件。
圖37展示一實例組態，其中如本文中所描述的接觸層之圖案170可大體上形成基本上圍繞給定臂中之每一FET實施之環形分佈。相應地，每一FET可為與接觸層之對應圖案相關聯之電路元件。
在圖35至圖37之實例中，RF核心之不同層級處之每一組件經展示具備接觸層之圖案。舉例而言，圖36中之每一臂經展示包括接觸層之圖案，且圖37中之每一FET經展示包括接觸層之圖案。將理解，並非此等組件中之每一者必然需要具有接觸層之此圖案。此外，將理解，可組合與RF核心之不同層級相關聯的接觸層之圖案之各種組合。舉例而言，RF核心可包括圍繞RF核心本身的接觸層之圖案，且接觸層之一或多個額外圖案亦可針對選定臂及/或FET而實施。
如本文中所描述，接觸層之圖案可圍繞電路元件實施、部分地圍繞電路元件實施、實施為單一特徵或其任何組合。
圖38A至圖38E展示此等圖案之非限制性實例。在此等實例中，該等圖案經描繪為電連接至其各別基板偏壓網路。然而，且如本文中所描述，此等圖案可電連接至(例如)對應FET之其他部分，利用或不利用此等基板偏壓網路。
圖38A展示如本文中所描述的一或多個接觸層之圖案261可圍繞電路元件實施之實例，類似於圖33至圖37之實例。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。
圖38B展示如本文中所描述的接觸層之圖案261可部分地圍繞電路元件實施之實例。在圖38B之特定實例中，此部分包圍圖案可為U形圖案，其中一或多個接觸層實施於三個側上，而不實施於關於電路元件之第四側上。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。
圖38C展示如本文中所描述的接觸層之圖案261可部分地圍繞電路元件實施之另一實例。在圖38C之特定實例中，此部分包圍圖案可為L形圖案，其中一或多個接觸層實施於兩個鄰近側上，而不實施於關於電路元件之另外兩側上。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。在一些實施例中，具有接觸層之圖案的兩側可為對置側。
圖38D展示如本文中所描述的接觸層之圖案261可部分地圍繞電路元件實施之又一實例。在圖38D之特定實例中，此部分包圍圖案可為一圖案，其中一或多個接觸層實施於一側上，而不實施於關於電路元件之剩餘三個側上。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。
圖38E展示如本文中所描述的接觸層之圖案261可實施為一或多個離散接觸區之實例。在圖38E之特定實例中，此圖案可為單一接觸層係相對於電路元件實施之圖案。此圖案可電連接至基板偏壓網路及 /或電路元件之另一部分。
在圖38A至圖38E之實例中，給定圖案261可包括一或多個離散及/或相連接觸層。出於描述目的，將理解，相連圖案(例如，圖38C之實例中的兩個結合片段)可包括電連接至共同基板偏壓網路及/或電路元件之另一共同部分的接觸層。
圖39A及圖39B展示，在一些實施例中，可存在相對於電路元件實施的接觸層之一個以上圖案。接觸層之此等圖案可電連接至單獨基板偏壓網路及/或電路元件之部分、電連接至共同基板偏壓網路及/或電路元件之另一共同部分或其任何組合。
舉例而言，圖39A展示關於電路元件之兩個對置側具備接觸層之第一圖案及第二圖案261之組態。第一圖案可電連接至第一基板偏壓網路152a及/或電路元件之第一部分，且第二圖案可電連接至第二基板偏壓網路152b及/或電路元件之第二部分。
在另一實例中，圖39B展示關於電路元件之兩個對置側具備接觸層之第一圖案及第二圖案261之組態，類似於圖39A之實例。第一圖案及第二圖案261均可電連接至共同基板偏壓網路152及/或電路元件之共同部分。
圖40至圖57展示SOI FET裝置100的可與SOI FET裝置100之接觸層耦接之基板偏壓網路及/或其他部分的非限制性實例。與接觸層之此耦接可藉由如本文中所描述的傳導特徵之一或多個圖案來促進。在一些實施例中，此等接觸層可提供SOI FET裝置100之一或多個功能性，包括(例如)基板偏壓功能性、背閘極功能性或其某一組合。
圖40展示SOI FET裝置100之接觸層可電連接至基板偏壓網路152之實例。此基板偏壓網路可經組態以允許DC控制電壓(V_control)施加至接觸層。
圖41展示SOI FET裝置100之接觸層可電連接至基板偏壓網路152 之實例。此基板偏壓網路可經組態以允許DC控制電壓(V_control)經由電阻R(例如，電阻器)施加至接觸層。
圖42展示SOI FET裝置100之接觸層可電連接至SOI FET裝置100之閘極節點(例如，閘極之背面)之實例。在一些實施例中，此耦接可以或可不包括電阻R(例如，電阻器)。在一些實施例中，此耦接可為或可不為基板偏壓網路152(若存在)之部分。
圖43展示SOI FET裝置100之接觸層可經由相移電路電連接至SOI FET裝置100之閘極節點之實例。在所示之實例中，相移電路包括電容(例如，電容器)；然而，將理解，相移電路可以其他方式組態。在一些實施例中，此耦接可以或可不包括電阻R(例如，電阻器)。在一些實施例中，此耦接可為或可不為基板偏壓網路152(若存在)之部分。
圖44展示SOI FET裝置100之接觸層可經由相移電路電連接至SOI FET裝置100之閘極節點之實例，類似於圖43之實例。在圖44之實例中，此基板偏壓網路152可經組態以允許DC控制電壓(V_control)施加至接觸層。此V_control可直接地或經由電阻R1(例如，電阻器)施加至接觸層。
圖45至圖48展示SOI FET裝置之接觸層與SOI FET裝置之另一節點之間的各種耦接可包括二極體之非限制性實例。此二極體可經實施以(例如)提供電壓相依耦接。
圖45A展示類似於圖42之實例的實例，但其具有與電阻R串聯之二極體D。在一些實施例中，接觸層與閘極節點之間的此耦接可實施具有或不具有電阻R。
圖45B展示，在一些實施例中，二極體D之極性可自圖45A之實例反轉。將理解，二極體之此極性反轉亦可實施於圖46至圖48之實例中。
圖46展示類似於圖43之實例的實例，但其具有與相移電路(例如，電容C)並聯之二極體D。在一些實施例中，接觸層與閘極節點之間的此耦接可實施具有或不具有電阻R。
圖47展示類似於圖42之實例的實例，但其具有與電阻R串聯之二極體D。在一些實施例中，DC控制電壓(V_control)可直接地或經由電阻(例如，電阻器)施加至接觸層。
圖48展示類似於圖46之實例的實例，但其具有偏壓。此偏壓可經組態以允許DC控制電壓(V_control)直接地或經由電阻R(例如，電阻器)施加至接觸層。
在一些實施例中，具有如本文中所描述的一或多個特徵之接觸層連接可用以感測基板之電壓狀況。此感測電壓可用以(例如)補償電壓狀況。舉例而言，電荷可視需要或期望經由接觸層驅趕至基板中或驅趕出基板。
圖49展示具有如本文中所描述之接觸層之SOI FET裝置100。此接觸層可用以感測與基板節點相關聯之電壓V。圖50至圖57展示此感測電壓可如何用於各種回饋及/或偏壓組態中之非限制性實例。儘管各種實例係在電壓V之情況下描述，但將理解，本發明之一或多個特徵亦可利用(例如)與基板相關聯之感測電流來實施。
圖50A至圖50D展示SOI FET裝置100之接觸層可如何耦接至SOI FET裝置100之另一節點之實例。在一些實施例中，此等耦接可用以促進基於圖49之感測基板電壓的前述補償。圖50A展示耦接190可實施於接觸層與閘極節點之間。圖50B展示耦接190可實施於接觸層與主體節點之間。圖50C展示耦接190可實施於接觸層與源極節點之間。圖50D展示耦接190可實施於接觸層與汲極節點之間。在一些實施例中，接觸層可耦接至前述節點中之一個以上節點。
圖51A至圖51D展示SOI FET裝置100之接觸層可如何經由相移 電路(例如，電容)192耦接至SOI FET裝置100之另一節點之實例。在一些實施例中，此等耦接可用以促進基於圖49之感測基板電壓的前述補償。圖51A展示具有相移電路192之耦接190可實施於接觸層與閘極節點之間。圖51B展示具有相移電路192之耦接190可實施於接觸層與主體節點之間。圖51C展示具有相移電路192之耦接190可實施於接觸層與源極節點之間。圖51D展示具有相移電路192之耦接190可實施於接觸層與汲極節點之間。在一些實施例中，接觸層可耦接至前述節點中之一個以上節點。
圖52A至圖52D展示類似於圖50A至圖50D之實例的實例。然而，在圖52A至圖52D之實例中之每一者中，諸如DC控制電壓(V_control)之偏壓信號可施加至接觸層。此V_control可直接地或經由電阻施加至接觸層。
圖53A至圖53D展示類似於圖51A至圖51D之實例的實例。然而，在圖53A至圖53D之實例中之每一者中，諸如DC控制電壓(V_control)之偏壓信號可施加至接觸層。此V_control可直接地或經由電阻施加至接觸層。
圖54A至圖54D展示SOI FET裝置100之接觸層可如何經由二極體D耦接至SOI FET裝置100之另一節點之實例。在一些實施例中，此等耦接可用以促進基於圖49之感測基板電壓的前述補償。在一些實施例中，給定二極體可視需要或期望自所示之組態反轉。
圖54A展示具有二極體D之耦接190可實施於接觸層與閘極節點之間。圖54B展示具有二極體D之耦接190可實施於接觸層與主體節點之間。圖54C展示具有二極體D之耦接190可實施於接觸層與源極節點之間。圖54D展示具有二極體D之耦接190可實施於接觸層與汲極節點之間。在一些實施例中，接觸層可耦接至前述節點中之一個以上節點。
圖55A至圖55D展示SOI FET裝置100之接觸層可如何經由二極體 D及相移電路192耦接至SOI FET裝置100之另一節點的實例。在一些實施例中，此二極體D與相移電路192可以並聯組態配置。在一些實施例中，此等耦接可用以促進基於圖49之感測基板電壓的前述補償。在一些實施例中，給定二極體可視需要或期望自所示之組態反轉。
圖55A展示具有二極體D及相移電路190之耦接190可實施於接觸層與閘極節點之間。圖55B展示具有二極體D及相移電路190之耦接190可實施於接觸層與主體節點之間。圖55C展示具有二極體D及相移電路190之耦接190可實施於接觸層與源極節點之間。圖55D展示具有二極體D及相移電路190之耦接190可實施於接觸層與汲極節點之間。在一些實施例中，接觸層可耦接至前述節點中之一個以上節點。
圖56A至圖56D展示類似於圖54A至圖54D之實例的實例。然而，在圖56A至圖56D之實例中之每一者中，諸如DC控制電壓(V_control)之偏壓信號可施加至接觸層。此V_control可直接地或經由電阻施加至接觸層。
圖57A至圖57D展示類似於圖55A至圖55D之實例的實例。然而，在圖57A至圖57D之實例中之每一者中，諸如DC控制電壓(V_control)之偏壓信號可施加至接觸層。此V_control可直接地或經由電阻施加至接觸層。
關於開關組態之實例
如本文中參看圖29、圖30及圖33至圖37之實例所描述，具有本發明之一或多個特徵之FET裝置可用以實施SPDT開關組態。將理解，具有本發明之一或多個特徵之FET裝置亦可以其他開關組態來實施。
圖58至圖68展示關於可利用FET裝置(諸如具有如本文中所描述之一或多個特徵之SOI FET裝置)來實施的各種開關組態之實例。舉例而言，圖58展示以單極單投(SPST)組態實施之開關組合件255。此開 關可包括實施於第一埠(Port1)與第二埠(Port2)之間的SOI FET裝置100。
圖59展示，在一些實施例中，圖58之SOI FET裝置100可包括如本文中所描述之接觸層特徵。SOI FET裝置100之源極節點可連接至第一埠(Port1)，且SOI FET裝置100之汲極節點可連接至第二埠(Port2)。如本文中所描述，SOI FET裝置100可接通以使兩個埠之間的開關255(圖58)閉合，且斷開以使兩個埠之間的開關250打開。
將理解，圖58及圖59之SOI FET裝置100可包括單一FET，或配置成堆疊之複數個FET。亦將理解，圖60至圖68之各種SOI FET裝置100中之每一者可包括單一FET，或配置成堆疊之複數個FET。
圖60展示具有如本文中所描述之一或多個特徵之兩個SPST開關(例如，類似於圖58、圖59之實例)可如何用以形成具有單極雙投(SPDT)組態之開關組合件255之實例。圖61以SPDT表示展示圖60之開關組合件255可用於天線開關組態265中。將理解，本發明之一或多個特徵亦可用於除天線切換應用以外的切換應用中。
應注意，在圖58至圖68之各種切換組態實例中，為簡化切換組態之視圖，未展示可切換分路路徑。相應地，將理解，此等切換組態中之可切換路徑中之一些或全部可以或可不與其可切換分路路徑相關聯(例如，類似於圖29、圖30及圖33至圖37之實例)。
參考圖60及圖61之實例，應注意，此等實例類似於本文中參看圖29、圖30及圖33至圖37所描述之實例。在一些實施例中，圖60之開關組合件255之單極(P)可用作天線開關265之天線節點(Ant)，且圖60之開關組合件255之第一及第二投點(T1、T2)可分別用作天線開關265之TRx1及TRx2節點。儘管TRx1及TRx2節點中之每一者經指示為提供傳輸(Tx)及接收(Rx)功能性，但將理解，此等節點中之每一者可經組態以提供此等Tx及Rx功能性中之任一者或兩者。
在圖60及圖61之實例中，SPDT功能性經展示藉由兩個SPST開關100a、100b提供，其中第一SPST開關100a提供極點P(圖61中之Ant)與第一投點T1(圖61中之TRx1)之間的第一可切換路徑，且第二SPST開關100b提供極點P(圖61中之Ant)與第二投點T2(圖61中之TRx2)之間的第二可切換路徑。相應地，極點(Ant)與第一投點T1(TRx1)及第二投點T2(TRx2)中之任一者的選擇性耦接可藉由第一SPST開關及第二SPST開關之選擇性切換操作來達成。舉例而言，若期望連接在極點(Ant)與第一投點T1(TRx1)之間，則第一SPST開關100a可閉合，且第二SPST開關100b可打開。類似地，且如圖60及圖61中之實例狀態中所描繪，若期望連接在極點(Ant)與第二投點T2(TRx2)之間，則第一SPST開關100a可打開，且第二SPST開關100b可閉合。
在圖60及圖61的前述切換實例中，單一TRx路徑以給定開關組態連接至天線(Ant)節點。將理解，在一些應用(例如，載子聚集應用)中，一個以上TRx路徑可連接至同一個天線節點。因此，在前述切換組態涉及複數個SPST開關之情況下，此等SPST開關中之一個以上開關可閉合，以藉此將該等開關之各別投點(TRx節點)連接至同一個極點(Ant)。
圖62展示具有如本文中所描述之一或多個特徵之三個SPST開關(例如，類似於圖58、圖59之實例)可如何用以形成具有單極三投(SP3T)組態之開關組合件255之實例。圖63以SP3T表示展示圖62之開關組合件255可用於天線開關組態265中。將理解，本發明之一或多個特徵亦可用於除天線切換應用以外的切換應用中。
參考圖62及圖63之實例，應注意，SP3T組態可為圖60及圖61之SPDT組態之擴展。舉例而言，圖62之開關組合件255之單極(P)可用作天線開關265之天線節點(Ant)，且圖62之開關組合件255之第一、第二及第三投點(T1、T2、T3)可分別用作天線開關265之TRx1、TRx2 及TRx3節點。儘管TRx1、TRx2及TRx3節點中之每一者經指示為提供傳輸(Tx)及接收(Rx)功能性，但將理解，此等節點中之每一者可經組態以提供此等Tx及Rx功能性中之任一者或兩者。
在圖62及圖63之實例中，SP3T功能性經展示藉由三個SPST開關100a、100b、100c提供，其中第一SPST開關100a提供極點P(圖63中之Ant)與第一投點T1(圖63中之TRx1)之間的第一可切換路徑，第二SPST開關100b提供極點P(圖63中之Ant)與第二投點T2(圖63中之TRx2)之間的第二可切換路徑，且第三SPST開關100c提供極點P(圖63中之Ant)與第三投點T3(圖63中之TRx3)之間的第三可切換路徑。相應地，極點(Ant)與第一投點T1(TRx1)、第二投點T2(TRx2)及第三投點T3(TRx3)中之一者的選擇性耦接可藉由第一SPST開關、第二SPST開關及第三SPST開關之選擇性切換操作來達成。舉例而言，若期望連接在極點(Ant)與第一投點T1(TRx1)之間，則第一SPST開關100a可閉合，且第二SPST開關100b及第三SPST開關100c中之每一者可打開。若期望連接在極點(Ant)與第二投點T2(TRx2)之間，則第二SPST開關100b可閉合，且第一SPST開關100a及第三SPST開關100c中之每一者可打開。類似地，且如圖62及圖63中之實例狀態中所描繪，若期望連接在極點(Ant)與第三投點T3(TRx3)之間，則第一SPST開關100a及第二SPST開關100b中之每一者可打開，且第三SPST開關100c可閉合。
在圖62及圖63的前述切換實例中，單一TRx路徑以給定開關組態連接至天線(Ant)節點。將理解，在一些應用(例如，載子聚集應用)中，一個以上TRx路徑可連接至同一個天線節點。因此，在前述切換組態涉及複數個SPST開關之情況下，此等SPST開關中之一個以上開關可閉合，以藉此將該等開關之各別投點(TRx節點)連接至同一個極點(Ant)。
基於圖58至圖63之SPST組態、SPDT組態及SP3T組態的前述實例，吾人可瞭解，涉及單極(SP)之其他切換組態可利用具有如本文中所描述之一或多個特徵之SOI FET裝置來實施。因此，將理解，具有SPNT之開關可利用如本文中所描述之一或多個SOI FET裝置來實施，其中數量N為正整數。
圖60至圖63之切換組態為單極(SP)可連接至複數個投點中之一或多者以提供前述SPNT功能性之實例。圖64至圖67展示一個以上極點可設置於切換組態中之實例。圖64及圖65展示關於雙極雙投(DPDT)切換組態之實例，DPDT切換組態可利用具有如本文中所描述之一或多個特徵的複數個SOI FET裝置。類似地，圖66及圖67展示關於三極三投(3P3T)切換組態之實例，3P3T切換組態可利用具有如本文中所描述之一或多個特徵的複數個SOI FET裝置。
將理解，利用具有如本文中所描述之一或多個特徵之複數個SOI FET裝置的切換組態可包括多於三個極點。此外，應注意，在圖64至圖67之實例中，為方便起見，投點之數目(例如，圖64及圖65中為2，且圖66及圖67中為3)經描繪為與極點之對應數目相同。然而，將理解，投點之數目可不同於極點之數目。
圖64展示具有如本文中所描述之一或多個特徵的四個SPST開關(例如，類似於圖58、圖59之實例)可如何用以形成具有DPDT組態之開關組合件255的實例。圖65以DPDT表示展示圖64之開關組合件255可用於天線開關組態265中。將理解，本發明之一或多個特徵亦可用於除天線切換應用以外的切換應用中。
在圖64及圖65之實例中，DPDT功能性經展示藉由四個SPST開關100a、100b、100c、100d提供。第一SPST開關100a經展示提供第一極點P1(圖65中之Ant1)與第一投點T1(圖65中之TRx1)之間的可切換路徑，第二SPST開關100b經展示提供第二極點P2(圖65中之Ant2)與第 一投點T1(圖65中之TRx1)之間的可切換路徑，第三SPST開關100c經展示提供第一極點P1(圖65中之Ant1)與第二投點T2(圖65中之TRx2)之間的可切換路徑，且第四SPST開關100d經展示提供第二極點P2(圖65中之Ant2)與第二投點T2(圖65中之TRx2)之間的可切換路徑。相應地，極點(天線節點)中之一或多者與投點(TRx節點)中之一或多者之間的選擇性耦接可藉由四個SPST開關100a、100b、100c、100d之選擇性切換操作來達成。在本文中更詳細地描述此等切換操作之實例。
圖66展示具有如本文中所描述之一或多個特徵的九個SPST開關(例如，類似於圖58、圖59之實例)可如何用以形成具有3P3T組態之開關組合件255的實例。圖67以3P3T表示展示圖66之開關組合件255可用於天線開關組態265中。將理解，本發明之一或多個特徵亦可用於除天線切換應用以外的切換應用中。
參考圖66及圖67之實例，應注意，3P3T組態可為圖64及圖65之DPDT組態之擴展。舉例而言，第三極點(P3)可用作第三天線節點(Ant3)，且第三投點(T3)可用作第三TRx節點(TRx3)。與此第三極點及第三投點相關聯之連接性可類似於圖64及圖65之實例而實施。
在圖66及圖67之實例中，3P3T功能性經展示藉由九個SPST開關100a至100i提供。此等九個SPST開關可提供如表1中所列出之可切換路徑。
Figure 105114765-A0305-02-0046-1
基於圖66及圖67之實例以及表1，吾人可瞭解，極點(天線節點)中之一或多者與投點(TRx節點)中之一或多者之間的選擇性耦接可藉由九個SPST開關100a至100i之選擇性切換操作來達成。
在許多應用中，具有複數個極點及複數個投點之切換組態可提供當RF信號可如何經由複數個極點及複數個投點投送時的增加之靈活性。圖68A至圖68E展示DPDT切換組態(諸如圖64及圖65之實例)可如何操作以提供不同信號投送功能性的實例。將理解，類似控制方案亦可經實施用於其他切換組態，諸如圖66及圖67之3P3T實例。
在一些無線前端架構中，可提供兩個天線，且此等天線可與兩個通道操作，其中每一通道經組態用於Tx及Rx操作中之任一者或兩者。出於描述目的，將假定每一通道經組態用於Tx及Rx操作(TRx)兩者。然而，將理解，每一通道未必需要具有此TRx功能性。舉例而言，一個通道可經組態用於TRx操作，而另一通道可經組態用於Rx操作。其他組態亦係可能的。
在前述前端架構中，可存在相對簡單之切換狀態，包括第一狀態及第二狀態。在第一狀態中，第一TRx通道(與節點TRx1相關聯)可與第一天線(與節點Ant1相關聯)操作，且第二TRx通道(與節點TRx2相關聯)可與第二天線(與節點Ant2相關聯)操作。在第二狀態中，天線節點與TRx節點之間的連接可自第一狀態調換。相應地，第一TRx通道(與節點TRx1相關聯)可與第二天線(與節點Ant2相關聯)操作，且第二TRx通道(與節點TRx2相關聯)可與第一天線(與節點Ant1相關聯)操作。
在一些實施例中，DPDT切換組態之此等兩個狀態可藉由一位元邏輯方案來控制，如表2中之實例邏輯狀態所示。
Figure 105114765-A0305-02-0048-2
表2之實例之第一狀態(狀態1)在圖68A中描繪為271a，其中TRx1至Ant1連接經指示為路徑275a，且TRx2至Ant2連接經指示為路徑277a。提供至四個SPST開關(100a、100b、100c、100d)之組合件(273)的控制信號(表示表2之控制邏輯)共同地指示為Vc(s)。類似地，表2之實例之第二狀態(狀態2)在圖68B中描繪為271b，其中TRx1至Ant2連接經指示為路徑277b，且TRx2至Ant1連接經指示為路徑275b。
在具有DPDT切換組態之一些前端架構中，可能需要具有額外切換狀態。舉例而言，可能需要使得僅一個路徑在兩個TRx通道與兩個天線之間在作用中。在另一實例中，可能需要停用經由DPDT開關之所有信號路徑。可用以達成此等實例切換狀態之3位元控制邏輯之實例係列出於表3中。
Figure 105114765-A0305-02-0048-3
表3之實例之第一狀態(狀態1)在圖68E中描繪為271e，其中所有TRx至Ant路徑斷開。在圖68E中指示為Vc(s)且在表3中列出之控制信號可提供至四個SPST開關(100a、100b、100c、100d)之組合件(273)以實現此切換狀態。
表3之實例之第二狀態(狀態2)在圖68A中描繪為271a，其中TRx1至Ant1連接經指示為路徑275a，且TRx2至Ant2連接經指示為路徑 277a。在圖68A中指示為Vc(s)且在表3中列出之控制信號可提供至四個SPST開關(100a、100b、100c、100d)之組合件(273)以實現此切換狀態。
表3之實例之第三狀態(狀態3)在圖68C中描繪為271c，其中TRx1至Ant1連接經指示為路徑275c，且所有其他路徑斷開。在圖68C中指示為Vc(s)且在表3中列出之控制信號可提供至四個SPST開關(100a、100b、100c、100d)之組合件(273)以實現此切換狀態。
表3之實例之第四狀態(狀態4)在圖68B中描繪為271b，其中TRx1至Ant2連接經指示為路徑277b，且TRx2至Ant1連接經指示為路徑275b。在圖68B中指示為Vc(s)且在表3中列出之控制信號可提供至四個SPST開關(100a、100b、100c、100d)之組合件(273)以實現此切換狀態。
表3之實例之第五狀態(狀態5)在圖68D中描繪為271d，其中TRx1至Ant2連接經指示為路徑277d，且所有其他路徑斷開。在圖68D中指示為Vc(s)且在表3中列出之控制信號可提供至四個SPST開關(100a、100b、100c、100d)之組合件(273)以實現此切換狀態。
如吾人可見，其他切換組態亦可用圖68A至圖68E之DPDT開關來實施。亦將理解，諸如圖66及圖67之3P3T的其他開關可由控制邏輯以類似方式控制。
關於產品中之實施的實例
可以數個不同方式並以不同產品層次實施本文中所描述之SOI FET裝置、基於此等裝置之電路及用於此等裝置及電路之偏壓/耦合組態的各種實例。以舉例方式描述此等產品實施中之一些。
圖69A至圖69D描繪一或多個半導體晶粒上之此等實施的非限制性實例。圖69A展示，在一些實施例中，具有如本文中所描述之一或多個特徵的開關電路820及偏壓/耦合電路850可實施於晶粒800上。圖 69B展示，在一些實施例中，偏壓/耦合電路850中之至少一些可實施於圖69A之晶粒800外。
圖69C展示，在一些實施例中，具有如本文中所描述之一或多個特徵的開關電路820可實施於一個晶粒800b上，且具有如本文中所描述之一或多個特徵的偏壓/耦合電路850可實施於另一晶粒800a上。圖69D展示，在一些實施例中，偏壓/耦合電路850中之至少一些可實施於圖69C之另一晶粒800a外。
封裝模組實施
在一些實施例中，具有本文中所描述之一或多個空腔特徵的一或多個晶粒可實施於封裝模組中。此模組之實例展示於圖70A(平面圖)及圖70B(側視圖)中。儘管在開關電路及偏壓/耦合電路均在同一晶粒上(例如，圖69A之實例組態)之情況下描述，但將理解，封裝模組可基於其他組態。
模組810展示為包括封裝基板812。此封裝基板可經組態以收納複數個組件，且可包括(例如)層壓物基板。安裝於封裝基板812上之組件可包括一或多個晶粒。在所展示之實例中，具有開關電路820及偏壓/耦合電路850之晶粒800展示為安裝於封裝基板812上。晶粒800可經由諸如連接線接合816之連接而電連接至模組之其他部分(且在利用一個以上晶粒之情況下彼此連接)。此等連接線接合可形成於在晶粒800上形成之接觸墊818與在封裝基板812上形成之接觸墊814之間。在一些實施例中，一或多個表面黏著裝置(SMD)822可安裝於封裝基板812上，以促進模組810之各種功能性。
在一些實施例中，封裝基板812可包括用於將各種組件彼此互連，及/或與用於外部連接之接觸墊互連之電連接路徑。舉例而言，連接路徑832經描繪為將實例SMD 822與晶粒800互連。在另一實例中，連接路徑833經描繪為將SMD 822與外部連接接觸墊834互連。在 又一實例中，連接路徑835經描繪為將晶粒800與接地連接接觸墊836互連。
在一些實施例中，封裝基板812及安裝於其上之各種組件上的空間可填充有包覆成型結構830。此包覆成型結構可提供數個合乎需要之功能性，包括保護組件及焊線免於外部元件，及較容易地處置經封裝模組810。
圖71展示可實施於參看圖70A及圖70B所描述之模組810中的實例切換組態之示意圖。在該實例中，開關電路820經描繪為SP9T開關，其中極點可連接至天線且投點可連接至各種Rx及Tx路徑。此組態可促進(例如)無線裝置中之多模式多頻帶操作。如本文中所描述，針對開關電路820可實施各種開關組態(例如，包括針對一個以上天線組態之彼等開關組態)。如本文中亦描述，此等開關組態之一或多個投點能夠可連接至針對TRx操作組態之對應路徑。
模組810可進一步包括一介面，其用於接收功率信號(例如，供應電壓VDD及控制信號以促進開關電路820及/或偏壓/耦合電路850之操作。在一些實施中，可經由偏壓/耦合電路850將供應電壓及控制信號施加至開關電路820。
在一些實施中，具有本文中所描述之一或多個特徵之裝置及/或電路可包括於諸如無線裝置之RF裝置中。可在無線裝置中、以如本文中所描述之模組形式或在其某一組合中直接實施此裝置及/或電路。在一些實施例中，此無線裝置可包括(例如)蜂巢式電話、智慧型電話、具有或不具有電話功能性之手持型無線裝置、無線平板電腦等。
圖72描繪具有本文中所描述之一或多個有利特徵的實例無線裝置900。在如本文中所描述之各種開關及各種偏壓/耦合組態之情況下，開關920及偏壓/耦合電路950可為模組910之部分。在一些實施例 中，此開關模組可促進(例如)無線裝置900之多頻帶多模式操作。
在實例無線裝置900中，具有複數個PA之功率放大器(PA)組合件916可(經由一或多個雙工器918之組合件)將一或多個經放大RF信號提供至開關920，且開關920可將經放大RF信號投送至一或多個天線。PA 916可自可以已知方式組態及操作之收發器914接收對應的未放大RF信號。收發器914亦可經組態以處理所接收信號。收發器914展示為與基頻子系統910相互作用，該基頻子系統經組態以提供適於使用者之資料及/或語音信號與適於收發器914之RF信號之間的轉換。收發器914亦展示為連接至經組態以管理用於無線裝置900之操作的功率的功率管理組件906。此功率管理組件亦可控制基頻子系統910及模組910之操作。
基頻子系統910展示為連接至使用者介面902，以促進將語音及/或資料之各種輸入及輸出提供至使用者及自使用者接收該等輸入及輸出。基頻子系統910亦可連接至經組態以儲存資料及/或指令之記憶體904，以促進無線裝置之操作，及/或提供對用於使用者之資訊的儲存。
在一些實施例中，雙工器918可允許使用共同天線(例如，924)同時執行傳輸及接收操作。在圖72中，所接收之信號展示為導引至可包括(例如)一或多個低雜訊放大器(LNA)之「Rx」路徑。
多個其他無線裝置組態可利用本文中所描述之一或多個特徵。舉例而言，無線裝置無需為多頻帶裝置。在另一實例中，無線裝置可包括諸如分集天線之額外天線，及諸如Wi-Fi、藍芽及GPS之額外連接性特徵。
一般評述
除非上下文另外明確要求，否則貫穿說明書及申請專利範圍，詞語「包含」及類似者應以包括性意義解釋，而非排他性或窮盡性意 義解釋；換言之，以「包括(但不限於)」之意義來解釋。如本文中一般所使用，詞語「耦接」指可直接連接或藉助於一或多個中間元件連接之兩個或兩個以上元件。另外，當用於本申請案中時，詞語「本文中」、「上文」、「下文」及類似意義之詞語應指本申請案整體而非本申請案之任何特定部分。在上下文准許之情況下，使用單數或複數數目進行之上述[實施方式]中之詞亦可分別包括複數或單數數目。設涉及兩個或兩個以上項目列表之詞「或」，該詞涵蓋所有以下該詞之解釋：列表中之項目中之任一者、列表中之所有項目及列表中之項目之任何組合。
本發明之實施例之上述實施方式並不意欲為窮盡的或將本發明限制於上文所揭示之確切形式。相關技術之熟習者將認識到，雖然上文出於說明之目的描述本發明之特定實施例及實例，但在本發明之範疇內各種等效修改係有可能的。舉例而言，儘管以給定順序呈現製程或區塊，但替代實施例可以不同順序進行具有步驟之常式，或採用具有區塊之系統，且可刪除、移動、添加、次分、組合及/或修改一些製程或區塊。可以多種不同方式實施此等處理程序或區塊中之每一者。此外，雖然有時處理程序或區塊經顯示為連續執行，但此等處理程序或區塊可替代地並行執行，或可在不同時間執行。
本文所提供之本發明之教示可應用於其他系統，不必為上文所描述之系統。可組合上文所描述之各種實施例之元件及作用以提供其他實施例。
儘管已描述本發明之一些實施例，但此等實施例僅藉助於實例呈現，且並不意欲限制本發明之範疇。實際上，本文所描述之新穎方法及系統可以多種其他形式體現；此外，在不脫離本發明之精神之情況下，可對本文所描述之方法及系統的形式做出各種省略、取代及改變。隨附申請專利範圍及其等效物意欲涵蓋此類處於本發明之範疇及 精神內之形式或修改。
100‧‧‧FET裝置
102‧‧‧主動矽裝置
104‧‧‧內埋氧化物(BOX)層
106‧‧‧矽(Si)基板處置晶圓
108‧‧‧導電特徵
110‧‧‧金屬堆疊
112‧‧‧端子
114‧‧‧鈍化層/介電層
260‧‧‧接觸層

Claims (72)

  1. 一種射頻(RF)裝置，其包含：實施於一基板層上方之一場效電晶體(FET)；實施於該場效電晶體與該基板層之間的一絕緣體層；及實施於該絕緣體層與該基板層之間以允許調整該場效電晶體之射頻效能之一接觸層，該接觸層係相對於該場效電晶體實施以提供該場效電晶體之一背閘極功能性；實施於該基板層與該接觸層之間的一界面層，該界面層包括一多陷阱層(trap-rich layer)；及一耦接電路，其經組態以耦接該接觸層與相關聯於該場效電晶體之一閘極、一源極、一汲極及一主體之一或多個節點，該耦接電路包括該接觸層與該閘極節點之間的一耦接路徑，該接觸層與該閘極節點之間的該耦接路徑包括一電阻，該接觸層與該閘極節點之間的該耦接路徑進一步包括與該電阻串聯之一相移電路。
  2. 如請求項1之射頻裝置，其中該射頻效能之該調整包括一動態調整。
  3. 如請求項1之射頻裝置，其中該射頻效能之該調整包括一靜態調整。
  4. 如請求項1之射頻裝置，其中該射頻裝置經組態為一射頻開關，其中該FET提供該射頻開關之開及關功能性。
  5. 如請求項4之射頻裝置，其中該射頻效能包括諧波產生。
  6. 如請求項4之射頻裝置，其中該射頻效能包括互調變失真(IMD)。
  7. 如請求項6之射頻裝置，其中該互調變失真包括至少一二階互調 變失真(IMD2)。
  8. 如請求項6之射頻裝置，其中該互調變失真包括至少一三階互調變失真(IMD3)。
  9. 如請求項4之射頻裝置，其中該射頻效能包括插入損耗。
  10. 如請求項4之射頻裝置，其中該射頻效能包括隔離。
  11. 如請求項4之射頻裝置，其中該射頻效能包括線性。
  12. 如請求項4之射頻裝置，其中該射頻效能包括電壓擊穿特性。
  13. 如請求項4之射頻裝置，其中該射頻效能包括雜訊指數。
  14. 如請求項4之射頻裝置，其中該射頻效能包括相位。
  15. 如請求項4之射頻裝置，其中該射頻效能包括阻抗。
  16. 如請求項1之射頻裝置，其中該基板層為一絕緣體上之矽(SOI)基板之一部分。
  17. 如請求項16之射頻裝置，其中該基板層為一矽處置層。
  18. 如請求項16之射頻裝置，其中該基板為包括一電絕緣材料之一處置層。
  19. 如請求項18之射頻裝置，其中該電絕緣材料包括玻璃、硼矽酸玻璃、熔融石英、藍寶石或碳化矽。
  20. 如請求項16之射頻裝置，其中該絕緣體層包括一內埋氧化物(BOX)層。
  21. 如請求項16之射頻裝置，其中該場效電晶體係由該絕緣體上之矽基板之一主動矽層形成。
  22. 如請求項1之射頻裝置，其進一步包含穿過該絕緣體層實施且經組態以提供至該接觸層之一電連接的一或多個傳導特徵。
  23. 如請求項22之射頻裝置，其中該一或多個傳導特徵包括一或多個傳導導通孔。
  24. 如請求項22之射頻裝置，其中該一或多個傳導特徵包括一或多 個傳導溝槽。
  25. 如請求項22之射頻裝置，其中該一或多個傳導特徵經組態以提供該接觸層與經組態以提供一偏壓信號至該接觸層之一偏壓網路之間的該電連接。
  26. 如請求項25之射頻裝置，其中該偏壓信號包括一直流電壓。
  27. 如請求項26之射頻裝置，其中該偏壓網路包括一電阻，該直流電壓係經由該電阻提供至該接觸層。
  28. 如請求項1之射頻裝置，其中該相移電路包括一電容。
  29. 如請求項1之射頻裝置，其中該接觸層與該閘極節點之間的該耦接路徑進一步包括與該電阻串聯之一二極體。
  30. 如請求項1之射頻裝置，其中該相移電路與該二極體並聯。
  31. 如請求項30之射頻裝置，其中該相移電路包括一電容。
  32. 如請求項1之射頻裝置，其中該耦接電路包括該接觸層與該主體節點之間的一耦接路徑。
  33. 如請求項32之射頻裝置，其中該接觸層與該主體節點之間的該耦接路徑包括一相移電路。
  34. 如請求項32之射頻裝置，其中該接觸層與該主體節點之間的該耦接路徑包括一二極體。
  35. 如請求項34之射頻裝置，其中該接觸層與該主體節點之間的該耦接路徑進一步包括與該二極體並聯之一相移電路。
  36. 如請求項1之射頻裝置，其中該耦接電路包括該接觸層與該源極節點之間的一耦接路徑。
  37. 如請求項36之射頻裝置，其中該接觸層與該源極節點之間的該耦接路徑包括一相移電路。
  38. 如請求項37之射頻裝置，其中該接觸層與該源極節點之間的該耦接路徑包括一二極體。
  39. 如請求項38之射頻裝置，其中該接觸層與該源極節點之間的該耦接路徑進一步包括與該二極體並聯之一相移電路。
  40. 如請求項1之射頻裝置，其中該耦接電路包括該接觸層與該汲極節點之間的一耦接路徑。
  41. 如請求項40之射頻裝置，其中該接觸層與該汲極節點之間的該耦接路徑包括一相移電路。
  42. 如請求項40之射頻裝置，其中該接觸層與該汲極節點之間的該耦接路徑包括一二極體。
  43. 如請求項42之射頻裝置，其中該接觸層與該汲極節點之間的該耦接路徑進一步包括與該二極體並聯之一相移電路。
  44. 如請求項1之射頻裝置，其進一步包含經組態以提供一偏壓電壓至該接觸層之一偏壓網路。
  45. 如請求項16之射頻裝置，其中該絕緣體上之矽基板經組態以使得該接觸層直接與該絕緣體層嚙合。
  46. 如請求項16之射頻裝置，其中該絕緣體上之矽基板經組態以使得基板層包括位於或靠近該絕緣體層下之一表面的複數個摻雜區域。
  47. 如請求項46之射頻裝置，其中該等摻雜區域包括非晶性質及高電阻率性質。
  48. 如請求項46之射頻裝置，其中該等摻雜區域包括一晶體性質。
  49. 如請求項1之射頻裝置，其中該接觸層經組態以提供一偏壓信號至該基板。
  50. 如請求項1之裝置，其中該接觸層與該場效電晶體分開一選定距離以提供該場效電晶體之該背閘極功能性。
  51. 如請求項50之裝置，其中該場效電晶體與該接觸層之間的該選定距離係藉由該絕緣體層之一選定厚度達成。
  52. 如請求項1之射頻裝置，其中該接觸層經組態以幫助耗盡該場效電晶體之一作用中通道中之電荷或使電荷增加。
  53. 如請求項1之射頻裝置，其中該接觸層經實施以包括整體在該場效電晶體之下的一區域。
  54. 如請求項53之射頻裝置，其中該接觸層具有一矩形形狀。
  55. 如請求項54之射頻裝置，其中該接觸層之該矩形形狀包括與該場效電晶體之一閘極之至少某一重疊。
  56. 如請求項53之射頻裝置，其中該接觸層具有一非矩形形狀，其經選擇以提供與該場效電晶體之一或多個部分之一所要重疊。
  57. 如請求項1之射頻裝置，其中該接觸層包括一或多個開口。
  58. 如請求項57之射頻裝置，其中該接觸層之該一或多個開口經尺寸設定以容納該等基板層之對應摻雜區域。
  59. 如請求項1之射頻裝置，其中該射頻裝置為一開關裝置。
  60. 一種用於製造一射頻(RF)裝置之方法，該方法包含：在一絕緣體層之一第一側上方形成或提供包括一場效電晶體(FET)之一組合件；及在該絕緣體層之一第二側上形成一接觸層以允許調整該場效電晶體之射頻效能，該絕緣體層為一絕緣體上之矽(SOI)基板之一部分，該絕緣體上之矽基板包括介於一主動矽層與一基板層之間的該絕緣體層，以使得該場效電晶體係由該主動矽層形成或提供自該主動矽層；該接觸層係相對於該場效電晶體實施以提供該場效電晶體之一背閘極功能性，該絕緣體上之矽基板包括實施於該基板層與該接觸層之間的一界面層，該界面層包括一多陷阱層；及將一處置層附接至該絕緣體層之該第二側，以使得該接觸層處於該絕緣體層與該處置層之間，該處置層為一替換處置晶圓 層。
  61. 如請求項60之方法，其進一步包含在該接觸層之該形成之前，將一上部處置層附接至該主動矽層。
  62. 如請求項61之方法，其進一步包含移除該絕緣體上之矽基板之該基板層，以在該接觸層之該形成之前至少部分地曝露該絕緣體層之一表面。
  63. 如請求項62之方法，其中該接觸層之該形成包括在該絕緣體層之該曝露表面上形成該接觸層。
  64. 如請求項63之方法，其進一步包含將一下部處置層附接至該絕緣體層之該第二側，以使得該接觸層處於該絕緣體層與該下部處置層之間。
  65. 如請求項64之方法，其進一步包含在該下部處置層之該附接之前，在該絕緣體層之該第二側上形成該界面層。
  66. 如請求項64之方法，其進一步包含自該主動矽層移除該上部處置層。
  67. 如請求項60之方法，其進一步包含穿過該絕緣體層形成一或多個傳導特徵以提供至該接觸層之一電連接。
  68. 一種用於製造一絕緣體上之矽(SOI)裝置之方法，該方法包含：形成或提供在一正面與一背面之間具有一絕緣體層之一絕緣體上之矽晶圓；穿過該絕緣體層形成一傳導特徵；在該絕緣體上之矽晶圓之該正面上安裝一載體；在安裝該載體之前，在該絕緣體層上方形成一場效電晶體(FET)；自該絕緣體上之矽晶圓之該背面移除一原始處置層之一些或全部，以產生包括該傳導特徵之一曝露部分之一曝露表面； 形成一接觸層，該接觸層在該曝露表面上且與該傳導特徵之該曝露部分電接觸；在該接觸層上方安裝一基板層；及在該曝露表面上形成一界面層以促進該基板層之該安裝，該界面層實施於該基板層與該接觸層之間，該接觸層係相對於該場效電晶體實施以提供該場效電晶體之一背閘極功能性，該界面層包括一多陷阱層。
  69. 一種射頻(RF)模組，其包含：經組態以收納複數個裝置之一封裝基板；安裝在該封裝基板上之一開關裝置，該開關裝置包括實施於一絕緣體層上方之一場效電晶體(FET)，該開關裝置進一步包括實施於該絕緣體層下以調整該場效電晶體之射頻效能之一接觸層，該絕緣體層為一絕緣體上之矽(SOI)基板之一部分，該絕緣體上之矽基板包括介於一主動矽層與一基板層之間的該絕緣體層，該接觸層係相對於該場效電晶體實施以提供該場效電晶體之一背閘極功能性；實施於該基板層與該接觸層之間的一界面層，該界面層包括一多陷阱層；及一耦接電路，其經組態以耦接該接觸層與相關聯於該場效電晶體之一閘極、一源極、一汲極及一主體之一或多個節點，該耦接電路包括該接觸層與該閘極節點之間的一耦接路徑，該接觸層與該閘極節點之間的該耦接路徑包括一電阻，該接觸層與該閘極節點之間的該耦接路徑進一步包括與該電阻串聯之一相移電路。
  70. 如請求項69之射頻模組，其進一步包含穿過該絕緣體層實施以提供至該接觸層之一電連接的一或多個傳導特徵。
  71. 如請求項70之射頻模組，其中該接觸層係實施於該絕緣體層與該基板層之間的一界面處或該界面附近。
  72. 如請求項69之射頻模組，其中該射頻模組為一開關模組。
TW105114765A 2015-05-12 2016-05-12 具有接觸層之絕緣體上之矽裝置 TWI735443B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562160392P 2015-05-12 2015-05-12
US62/160,392 2015-05-12

Publications (2)

Publication Number Publication Date
TW201711142A TW201711142A (zh) 2017-03-16
TWI735443B true TWI735443B (zh) 2021-08-11

Family

ID=57249516

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105114765A TWI735443B (zh) 2015-05-12 2016-05-12 具有接觸層之絕緣體上之矽裝置

Country Status (3)

Country Link
US (1) US20160336344A1 (zh)
TW (1) TWI735443B (zh)
WO (1) WO2016183146A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837412B2 (en) 2015-12-09 2017-12-05 Peregrine Semiconductor Corporation S-contact for SOI
US10062636B2 (en) * 2016-06-27 2018-08-28 Newport Fab, Llc Integration of thermally conductive but electrically isolating layers with semiconductor devices
US9966301B2 (en) * 2016-06-27 2018-05-08 New Fab, LLC Reduced substrate effects in monolithically integrated RF circuits
US9847348B1 (en) 2016-12-20 2017-12-19 Peregrine Semiconductor Corporation Systems, methods and apparatus for enabling high voltage circuits
US10200098B2 (en) 2016-12-23 2019-02-05 Anokiwave, Inc. Phased array with beamforming integrated circuit having two signal chains
US10742288B2 (en) * 2016-12-23 2020-08-11 Anokiwave, Inc. Phased array with beamforming integrated circuit having two signal chains
US10276371B2 (en) 2017-05-19 2019-04-30 Psemi Corporation Managed substrate effects for stabilized SOI FETs
US10547290B2 (en) * 2017-09-13 2020-01-28 Apple Inc. Multi-radio front-end circuitry for radio frequency imbalanced antenna sharing system
US10483392B2 (en) 2017-12-15 2019-11-19 Qualcomm Incorporated Capacitive tuning using backside gate
US10580903B2 (en) * 2018-03-13 2020-03-03 Psemi Corporation Semiconductor-on-insulator transistor with improved breakdown characteristics
US20190288006A1 (en) * 2018-03-13 2019-09-19 Psemi Corporation Backside Charge Control for FET Integrated Circuits
US10672795B2 (en) 2018-06-27 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bulk semiconductor substrate configured to exhibit semiconductor-on-insulator behavior
US10658386B2 (en) 2018-07-19 2020-05-19 Psemi Corporation Thermal extraction of single layer transfer integrated circuits
US10672806B2 (en) 2018-07-19 2020-06-02 Psemi Corporation High-Q integrated circuit inductor structure and methods
US10573674B2 (en) 2018-07-19 2020-02-25 Psemi Corporation SLT integrated circuit capacitor structure and methods
US20200043946A1 (en) 2018-07-31 2020-02-06 Psemi Corporation Low Parasitic Capacitance RF Transistors
US10777636B1 (en) 2019-06-12 2020-09-15 Psemi Corporation High density IC capacitor structure
US11374022B2 (en) 2019-06-14 2022-06-28 Psemi Corporation Distributed FET back-bias network
US11804435B2 (en) 2020-01-03 2023-10-31 Skyworks Solutions, Inc. Semiconductor-on-insulator transistor layout for radio frequency power amplifiers
CN115668763A (zh) * 2020-04-03 2023-01-31 沃孚半导体公司 使用在栅极和/或漏极上具有穿过碳化硅通孔的晶体管管芯的堆叠rf电路拓扑
US11955722B1 (en) * 2021-04-09 2024-04-09 Anokiwave, Inc. Array lattice techniques for high symmetry and high scan performance

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187718A (ja) * 1997-09-05 1999-03-30 Denso Corp 半導体装置
CN101218683A (zh) * 2005-07-11 2008-07-09 派瑞格恩半导体有限公司 用累积电荷吸收器改进mosfet的线性的方法和设备
US20110127529A1 (en) * 2009-11-30 2011-06-02 International Business Machines Corporation Silicon-on-insulator (soi) structure configured for reduced harmonics and method of forming the structure
US20110221510A1 (en) * 2008-12-23 2011-09-15 International Business Machines Corporation Soi radio frequency switch with enhanced signal fidelity and electrical isolation
US8076750B1 (en) * 2007-10-18 2011-12-13 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
US20120313173A1 (en) * 2011-06-07 2012-12-13 Rf Micro Devices, Inc. Method for isolating rf functional blocks on silicon-on-insulator (soi) substrates
US20130009725A1 (en) * 2009-10-16 2013-01-10 Ferfics Limited Switching System and Method
US20140009213A1 (en) * 2012-07-07 2014-01-09 Skyworks Solutions, Inc. Body-gate coupling to reduce distortion in radio-frequency switch

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7772648B1 (en) * 2006-09-13 2010-08-10 Rf Micro Devices, Inc. Performance enhanced silicon-on-insulator technology
US8133774B2 (en) * 2009-03-26 2012-03-13 International Business Machines Corporation SOI radio frequency switch with enhanced electrical isolation

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187718A (ja) * 1997-09-05 1999-03-30 Denso Corp 半導体装置
CN101218683A (zh) * 2005-07-11 2008-07-09 派瑞格恩半导体有限公司 用累积电荷吸收器改进mosfet的线性的方法和设备
US8076750B1 (en) * 2007-10-18 2011-12-13 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
US20110221510A1 (en) * 2008-12-23 2011-09-15 International Business Machines Corporation Soi radio frequency switch with enhanced signal fidelity and electrical isolation
US20130009725A1 (en) * 2009-10-16 2013-01-10 Ferfics Limited Switching System and Method
US20110127529A1 (en) * 2009-11-30 2011-06-02 International Business Machines Corporation Silicon-on-insulator (soi) structure configured for reduced harmonics and method of forming the structure
US20120313173A1 (en) * 2011-06-07 2012-12-13 Rf Micro Devices, Inc. Method for isolating rf functional blocks on silicon-on-insulator (soi) substrates
US20140009213A1 (en) * 2012-07-07 2014-01-09 Skyworks Solutions, Inc. Body-gate coupling to reduce distortion in radio-frequency switch

Also Published As

Publication number Publication date
WO2016183146A1 (en) 2016-11-17
US20160336344A1 (en) 2016-11-17
TW201711142A (zh) 2017-03-16

Similar Documents

Publication Publication Date Title
TWI735443B (zh) 具有接觸層之絕緣體上之矽裝置
TWI719982B (zh) 半導體裝置中之空腔形成
TWI737600B (zh) 用於場效電晶體裝置的基板偏壓
US10755987B2 (en) Radio-frequency isolation using porous silicon
US10446505B2 (en) Backside substrate openings in transistor devices
US11049890B2 (en) Stacked field-effect transistors having proximity electrodes