TWI538127B - 封裝裝置及其製作方法 - Google Patents

封裝裝置及其製作方法 Download PDF

Info

Publication number
TWI538127B
TWI538127B TW103111780A TW103111780A TWI538127B TW I538127 B TWI538127 B TW I538127B TW 103111780 A TW103111780 A TW 103111780A TW 103111780 A TW103111780 A TW 103111780A TW I538127 B TWI538127 B TW I538127B
Authority
TW
Taiwan
Prior art keywords
layer
conductive
wire
buffer layer
forming
Prior art date
Application number
TW103111780A
Other languages
English (en)
Other versions
TW201537706A (zh
Inventor
許詩濱
Original Assignee
恆勁科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 恆勁科技股份有限公司 filed Critical 恆勁科技股份有限公司
Priority to TW103111780A priority Critical patent/TWI538127B/zh
Priority to US14/458,751 priority patent/US9750142B2/en
Publication of TW201537706A publication Critical patent/TW201537706A/zh
Application granted granted Critical
Publication of TWI538127B publication Critical patent/TWI538127B/zh
Priority to US15/651,073 priority patent/US11246223B2/en

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49162—Manufacturing circuit on or in base by using wire as conductive path

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

封裝裝置及其製作方法
本發明是有關於一種封裝裝置及其製作方法，特別是有關於一種半導體封裝裝置及其製作方法。
在新一代的電子產品中，不斷追求更輕薄短小，更要求產品具有多功能與高性能，因此，積體電路(Integrated Circuit,IC)必須在有限的區域中容納更多電子元件以達到高密度與微型化之要求，為此電子產業開發新型構裝技術，將電子元件埋入基板中，大幅縮小構裝體積，也縮短電子元件與基板的連接路徑，另外還可利用增層技術(Build-Up)增加佈線面積，以符合輕薄短小及多功能的潮流趨勢。
積體電路的封裝技術在高階技術的需求下，絕大部分的高階晶片皆採用覆晶封裝(Flip Chip,FC)形成，特別是在一種晶片尺寸封裝(Chip Scale Package,CSP)為目前積體電路基板適用在封裝方式的主流產品，其主要應用於智慧型手機、平板、網通、筆記型電腦等產品，需要在高頻高速下運作及需要輕薄短小之積體電路封裝。對於封裝用之載板而言，則朝向細線路間距、高密度、薄型化、低成本化與高電氣特性發展。
圖1為傳統之玻璃纖維基板封裝結構。玻璃纖維基板封裝結構10包括有玻璃纖維基板100，例如可為玻纖環氧樹脂銅箔基板(Bismaleimide Triazine,BT)或FR-5基板，其中玻璃纖維基板100係經由雷射鑽孔(Laser Via)而形成凹槽110與複數個導通孔120，電 子元件130固定在凹槽110中，導電柱層140設置在部份之導通孔120中，第一導電層142、144分別設置在玻璃纖維基板100上且與導電柱層140電性導通，絕緣層150覆蓋凹槽110與電子元件130，並再經由雷射鑽孔而形成複數個導通孔120，第二導電層146、148設置在絕緣層150之上且經由導電柱層140與與電子元件130及第一導電層142、144電性導通。
然而，上述傳統之玻璃纖維基板封裝結構，除了使用玻璃纖維材質作為基板之成本過於昂貴外，此外將玻璃纖維基板薄型化易產生翹曲變形，並且固有基材內含有玻璃纖維材質會造成雷射鑽孔的加工難度較高，無法滿足細線路要求，進而佈線較為麻煩，而反覆利用雷射鑽孔技術來形成雷射盲埋孔之疊層結構，其複數次雷射鑽孔加工時間較長且製程複雜，故整體封裝製程之成本較高，都會造成傳統之玻璃纖維基板封裝結構不具產業優勢。
圖2為傳統之封膠基板封裝結構。封膠基板封裝結構20，其包括第一導線層200、金屬層210、導電柱層220、封膠層230、第二導線層240以及防焊層250。第一導線層200具有相對之下表面與上表面。金屬層210設置於第一導線層200之下表面上。導電柱層220設置於第一導線層200之上表面上。封膠層230設置於第一導線層200及導電柱層220之全部區域內，其中封膠層230不露出於第一導線層200之下表面與導電柱層220之一端。第二導線層240設置於封膠層230與導電柱層220之一端上。防焊層250設置於封膠層230與第二導線層240上。
然而，上述傳統之封膠基板封裝結構，其係使用封膠(Molding Compound)材質作為基板，而複數導線層間之電性連接則利用導電柱層導通來替代玻璃纖維基板封裝結構之雷射鑽孔，其特點是剛性佳，可改善傳統玻璃纖維基板薄型化易產生翹曲變形之缺點，但是封膠基板也因為剛性佳而易產生碎裂的特性，造成不可挽救之可靠度問題及電性斷路，尤其在薄型化時更為嚴重。此外，在第一導線層之晶座連結墊上直接形成導電柱層佔據基板空間之封裝方式，將不利於細線路間距之產品，並且在疊層結構產品上， 因導電柱層愈加多層而愈加細化，有製程不易之缺點且成本較高。
本發明提出一種封裝裝置，其係可使用封膠層(Mold Compound Layer)與介電層(Dielectric Layer)作為無核心基板(Coreless Substrate)之主體材料，並利用電鍍導柱層形成導通與預封膠互連系統(Mold Interconnect System,MIS)封裝方式於基板製作中，形成具有剛性佳且易薄型化之疊層結構。
本發明提出一種封裝裝置之製作方法，其係可使用較低成本的封膠(Molding Compound)與介電材料取代昂貴的玻璃纖維基板，並以較低成本的電鍍導柱層流程取代昂貴的雷射盲埋孔流程，所以加工時間較短且流程簡單。
在第一實施例中，本發明提出一種封裝裝置，其包括一第一導線層、一第一介電層、一第一導電層、一第一緩衝層、一第二導線層以及一防焊層。一第一導線層具有相對之一第一表面與一第二表面。第一介電層設置於第一導線層之部分區域內。第一導電層設置於第一導線層之第二表面上。第一緩衝層設置於第一導電層之部分區域內。第二導線層設置於第一緩衝層與第一導電層之一端上。防焊層設置於第一緩衝層與第二導線層上。
在第一實施例中，本發明提出一種封裝裝置之製作方法，其步驟包括：提供一金屬載板，其具有相對之一第一側面與一第二側面；形成一第一介電層於該金屬載板之第二側面上；形成一第一導線層於金屬載板之第二側面上，其中第一介電層設置於第一導線層之部分區域內；形成一第一導電層於第一導線層上；形成一第一緩衝層包覆第一介電層、第一導線層、第一導電層與金屬載板之第二側面；露出第一導電層之一端；形成一第二導線層於第一緩衝層與露出之第一導電層之一端上；形成一防焊層於第一緩衝層與第二導線層上；移除金屬載板。
10‧‧‧玻璃纖維基板封裝結構
100‧‧‧玻璃纖維基板
110‧‧‧凹槽
120‧‧‧導通孔
130‧‧‧電子元件
140‧‧‧導電柱層
142、144‧‧‧第一導電層
146、148‧‧‧第二導電層
150‧‧‧絕緣層
20‧‧‧封膠基板封裝結構
200‧‧‧第一導線層
210‧‧‧金屬層
220‧‧‧導電柱層
230‧‧‧封膠層
240‧‧‧第二導線層
250‧‧‧防焊層
30、32、34、36、38、40、42、44、46、48、50、52、54、56、58、60、62、64、66、68、70‧‧‧封裝裝置
310‧‧‧第一導線層
312‧‧‧第一表面
314‧‧‧第二表面
320‧‧‧第一介電層
330‧‧‧第一導電層
330B‧‧‧第二導電層
330C‧‧‧第三導電層
330D‧‧‧第四導電層
330E‧‧‧第五導電層
330F‧‧‧第六導電層
330G‧‧‧第七導電層
330H‧‧‧第八導電層
330I‧‧‧第九導電層
332‧‧‧第一導電層之部分區域
334‧‧‧第一導電層之一端
340‧‧‧第一緩衝層
340B‧‧‧第二緩衝層
340C‧‧‧第三緩衝層
340D‧‧‧第四緩衝層
340E‧‧‧第五緩衝層
340F‧‧‧第六緩衝層
340G‧‧‧第七緩衝層
340H‧‧‧第八緩衝層
340I‧‧‧第九緩衝層
340J‧‧‧第十緩衝層
340K‧‧‧第十一緩衝層
340L‧‧‧第十二緩衝層
340M‧‧‧第十三緩衝層
340N‧‧‧第十四緩衝層
340O‧‧‧第十五緩衝層
340P‧‧‧第十六緩衝層
340Q‧‧‧第十七緩衝層
340R‧‧‧第十八緩衝層
340S‧‧‧第十九緩衝層
340T‧‧‧第二十緩衝層
340U‧‧‧第二十一緩衝層
340V‧‧‧第二十二緩衝層
340W‧‧‧第二十三緩衝層
350‧‧‧第二導線層
360‧‧‧防焊層
370‧‧‧外接元件
380‧‧‧外部封膠層
390‧‧‧導電元件
80‧‧‧製作方法
步驟S802-步驟S832
500‧‧‧金屬載板
502‧‧‧第一側面
504‧‧‧第二側面
510‧‧‧第一光阻層
520‧‧‧第二光阻層
C‧‧‧切割製程
圖1為傳統之玻璃纖維基板封裝結構。
圖2為傳統之封膠基板封裝結構。
圖3A為本發明第一實施例之封裝裝置示意圖。
圖3B為本發明第二實施例之封裝裝置示意圖。
圖3C為本發明第三實施例之封裝裝置示意圖。
圖3D為本發明第四實施例之封裝裝置示意圖。
圖3E為本發明第五實施例之封裝裝置示意圖。
圖3F為本發明第六實施例之封裝裝置示意圖。
圖3G為本發明第七實施例之封裝裝置示意圖。
圖3H為本發明第八實施例之封裝裝置示意圖。
圖3I為本發明第九實施例之封裝裝置示意圖。
圖3J為本發明第十實施例之封裝裝置示意圖。
圖3K為本發明第十一實施例之封裝裝置示意圖。
圖3L為本發明第十二實施例之封裝裝置示意圖。
圖3M為本發明第十三實施例之封裝裝置示意圖。
圖3N為本發明第十四實施例之封裝裝置示意圖。
圖3O為本發明第十五實施例之封裝裝置示意圖。
圖3P為本發明第十六實施例之封裝裝置示意圖。
圖3Q為本發明第十七實施例之封裝裝置示意圖。
圖3R為本發明第十八實施例之封裝裝置示意圖。
圖3S為本發明第十九實施例之封裝裝置示意圖。
圖3T為本發明第二十實施例之封裝裝置示意圖。
圖3U為本發明第二十一實施例之封裝裝置示意圖。
圖4為本發明第一實施例之後段封裝裝置示意圖。
圖5為本發明第一實施例之封裝裝置製作方法流程圖。
圖6A至圖6P為本發明第一實施例之封裝裝置製作示意圖。
圖3A為本發明第一實施例之封裝裝置示意圖。封裝裝置30，其包括一第一導線層310、一第一介電層320、一第一導電層330、 一第一緩衝層340、一第二導線層350以及一防焊層360。一第一導線層310具有相對之一第一表面312與一第二表面314，在本實施例中，第一導線層310可以為圖案化導線層，其包括至少一走線或至少一晶片座。第一介電層320設置於第一導線層310之部分區域內，其中第一介電層320可露出或不露出於第一導線層310之第一表面312，第一介電層320可低於或不低於第一導線層310之第二表面314，而第一介電層320可為一樹脂材質、一氮化矽材質或一氧化矽材質，在本實施例中，第一介電層320係為一樹脂材質。第一導電層330設置於第一導線層310之第二表面314上，在本實施例中，第一導電層330之線寬小於第一導線層310之線寬，且第一導電層330係為一導柱層，但不以此為限。第一緩衝層340設置於第一導電層330之部分區域332內，其中第一緩衝層340可露出或不露出於第一導電層330之一端334。在本實施例中，第一緩衝層340設置於第一導電層330之全部區域內，但不以此為限。此外，第一緩衝層340係為一晶片封裝用之封膠(Molding Compound)材質，第一緩衝層340係具有酚醛基樹脂(Novolac-Based Resin)、環氧基樹脂(Epoxy-Based Resin)、矽基樹脂(Silicone-Based Resin)或其他適當之包覆劑，但不以此為限。第二導線層350設置於第一緩衝層340與第一導電層330之一端334上，在本實施例中，第二導線層350可以為圖案化導線層，其包括至少一走線或至少一晶片座。防焊層360設置於第一緩衝層340與第二導線層350上。
圖3B為本發明第二實施例之封裝裝置示意圖。封裝裝置32基本上類似於本發明第一實施例之封裝裝置30的結構。其差異在於封裝裝置32之第一導電層330之線寬大於第一導線層310之線寬，但不以此為限。
圖3C為本發明第三實施例之封裝裝置示意圖。封裝裝置34基本上類似於本發明第一實施例之封裝裝置30的結構。其差異在於封裝裝置34係藉由一第二導電層330B與一第三導電層330C來取代封裝裝置30之第一導電層330，其中第二導電層330B設 置於第一導線層310與第一介電層320上，第三導電層330C設置於第二導電層330B與第二導線層350之間。
在此要特別說明，本發明第一實施例至第三實施例之封裝裝置30、32、34相較於圖1傳統之玻璃纖維基板封裝結構10，其係利用封膠層(Mold Compound Layer)與介電層(Dielectric Layer)作為無核心基板之主體材料來取代昂貴的傳統之玻璃纖維基板，並以較低成本的兩層金屬層電鍍第一導電層流程來取代昂貴的傳統之四層金屬層雷射盲埋孔流程，所以加工時間較短且流程簡單，可大幅降低製作成本。
此外，再相較於圖2傳統之封膠基板封裝結構20，其係可同時使用封膠層(Mold Compound Layer)與介電層(Dielectric Layer)作為無核心基板(Coreless Substrate)之主體材料，故可改善單獨使用封膠層作為無核心基板所造成的剛性過強而易碎裂的缺點，並利用電鍍導柱層形成導通孔與預封包互連系統(Mold Interconnect System,MIS)封裝方式於基板製作中，形成具有剛性佳且易薄型化之多層疊層結構。
圖3D為本發明第四實施例之封裝裝置示意圖。封裝裝置36基本上類似於本發明第一實施例之封裝裝置30的結構。其差異在於封裝裝置36係藉由一第二緩衝層340B與一第三緩衝層340C來取代封裝裝置30之第一緩衝層340，其中第二導線層350設置於第二緩衝層340B、第三緩衝層340C與第一導電層330之一端上。在本實施例中，第二緩衝層340B纇似於第一緩衝層340之封膠材質，而第三緩衝層340C纇似於第一介電層320之樹脂材質，但不以此為限。
圖3E為本發明第五實施例之封裝裝置示意圖。封裝裝置38基本上類似於本發明第四實施例之封裝裝置36的結構。其差異在於封裝裝置38之第一導電層330之線寬大於第一導線層310之線寬，但不以此為限。
圖3F為本發明第六實施例之封裝裝置示意圖。封裝裝置40基本上類似於本發明第三實施例之封裝裝置34的結構。其差異在 於封裝裝置40係藉由一第四緩衝層340D與一第五緩衝層340E來取代封裝裝置34之第一緩衝層340，其中第二導線層350設置於第四緩衝層340D、第五緩衝層340E與第三導電層330C之一端上。在本實施例中，第四緩衝層340D纇似於第一緩衝層340之封膠材質，而第五緩衝層340E纇似於第一介電層320之樹脂材質，但不以此為限。
在此要特別說明，本發明第四實施例至第六實施例之封裝裝置36、38、40相較於上述第一實施例至第三實施例之封裝裝置30、32、34，其係更增加第二層介電層作為無核心基板(Coreless Substrate)之主體材料，除可改善單獨使用封膠層作為無核心基板所造成的剛性過強而易碎裂的缺點外，更可增加封膠層的穩定度，故可適用於高密度、細線寬與細間距之多層疊層的封裝製程。
圖3G為本發明第七實施例之封裝裝置示意圖。封裝裝置42基本上類似於本發明第一實施例之封裝裝置30的結構。其差異在於封裝裝置42係藉由一第四導電層330D、一第五導電層330E與一第六導電層330F來取代封裝裝置30之第一導電層330，其中第四導電層330D設置於第一導線層310上，第五導電層330E設置於第四導電層330D上，第六導電層330F設置於第五導電層330E與第二導線層350之間。在本實施例中，第四導電層330D與一第六導電層330F纇似於第一導電層330之導柱層，而第五導電層330E纇似於第一導線層330之走線，但不以此為限。
圖3H為本發明第八實施例之封裝裝置示意圖。封裝裝置44基本上類似於本發明第七實施例之封裝裝置42的結構。其差異在於封裝裝置44之第四導電層330D之線寬大於第一導線層310之線寬，但不以此為限。
圖3I為本發明第九實施例之封裝裝置示意圖。封裝裝置46基本上類似於本發明第三實施例之封裝裝置34的結構。其差異在於封裝裝置46係藉由一第七導電層330G、一第八導電層330H與一第九導電層330I來取代封裝裝置34之第三導電層330C，其中第七導電層330G設置於第二導線層330B上，第八導電層330H 設置於第七導電層330G上，第九導電層330I設置於第八導電層330H與第二導線層350之間。在本實施例中，第七導電層330G與一第九導電層330I纇似於第一導電層330之導柱層，而第八導電層330H纇似於第一導線層330之走線，但不以此為限。
在此要特別說明，本發明第七實施例至第九實施例之封裝裝置42、44、46相較於上述第一實施例至第三實施例之封裝裝置30、32、34，其係更增加第二層導線層的結構，第一介電層除可改善單獨使用封膠層作為無核心基板所造成的剛性過強而易碎裂的缺點外，更可增加封膠層的穩定度，故可適用於高密度、細線寬與細間距之多層疊層的封裝製程。
圖3J為本發明第十實施例之封裝裝置示意圖。封裝裝置48基本上類似於本發明第七實施例之封裝裝置42的結構。其差異在於封裝裝置48係藉由一第六緩衝層340F、一第七緩衝層340G與一第八緩衝層340H來取代封裝裝置42之第一緩衝層340，其中第五導線層330E設置於第六緩衝層340F、第七緩衝層340G與第四導電層330D之一端上，第二導線層350設置於第八緩衝層340H與第六導電層330F之一端上。在本實施例中，第六緩衝層340F與第八緩衝層340H纇似於第一緩衝層340之封膠材質，而第七緩衝層340G纇似於第一介電層320之樹脂材質，但不以此為限。
圖3K為本發明第十一實施例之封裝裝置示意圖。封裝裝置50基本上類似於本發明第十實施例之封裝裝置48的結構。其差異在於封裝裝置50之第四導電層330D之線寬大於第一導線層310之線寬，但不以此為限。
圖3L為本發明第十二實施例之封裝裝置示意圖。封裝裝置52基本上類似於本發明第九實施例之封裝裝置46的結構。其差異在於封裝裝置52係藉由一第九緩衝層340I、一第十緩衝層340J與一第十一緩衝層340K來取代封裝裝置46之第一緩衝層340，其中第八導線層330H設置於第九緩衝層340I、第十緩衝層340J與第七導電層330G之一端上。在本實施例中，第九緩衝層340I與第十一緩衝層340K纇似於第一緩衝層340之封膠材質，而第十 緩衝層340J纇似於第一介電層320之樹脂材質，但不以此為限。
在此要特別說明，本發明第十實施例至第十二實施例之封裝裝置48、50、52相較於上述第七實施例至第九實施例之封裝裝置42、44、46，其係更增加第二層介電層作為無核心基板(Coreless Substrate)之主體材料，除可改善單獨使用封膠層作為無核心基板所造成的剛性過強而易碎裂的缺點外，更可增加封膠層的穩定度，故可適用於高密度、細線寬與細間距之多層疊層的封裝製程。
圖3M為本發明第十三實施例之封裝裝置示意圖。封裝裝置54基本上類似於本發明第十實施例之封裝裝置48的結構。其差異在於封裝裝置54係藉由一第十二緩衝層340L與一第十三緩衝層340M來取代封裝裝置48之第八緩衝層340H，其中第二導線層350設置於第十二緩衝層340L、第十三緩衝層340M與第六導電層330F之一端上。在本實施例中，第十二緩衝層340L纇似於第一緩衝層340之封膠材質，而第十三緩衝層340M纇似於第一介電層320之樹脂材質，但不以此為限。
圖3N為本發明第十四實施例之封裝裝置示意圖。封裝裝置56基本上類似於本發明第十三實施例之封裝裝置54的結構。其差異在於封裝裝置56之第四導電層330D之線寬大於第一導線層310之線寬，但不以此為限。
圖3O為本發明第十五實施例之封裝裝置示意圖。封裝裝置58基本上類似於本發明第十二實施例之封裝裝置52的結構。其差異在於封裝裝置58係藉由一第十四緩衝層340N與一第十五緩衝層340O來取代封裝裝置52之第十一緩衝層340K，其中第二導線層350設置於第十四緩衝層340N、第十五緩衝層340O與第九導電層330I之一端上。在本實施例中，第十四緩衝層340N纇似於第一緩衝層340之封膠材質，而第十五緩衝層340O纇似於第一介電層320之樹脂材質，但不以此為限。
在此要特別說明，本發明第十三實施例至第十五實施例之封裝裝置54、56、58相較於上述第十實施例至第十二實施例之封裝裝置48、50、52，其係更增加第三層介電層作為無核心基板 (Coreless Substrate)之主體材料，除可改善單獨使用封膠層作為無核心基板所造成的剛性過強而易碎裂的缺點外，更可增加封膠層的穩定度，故可適用於高密度、細線寬與細間距之多層疊層的封裝製程。
圖3P為本發明第十六實施例之封裝裝置示意圖。封裝裝置60基本上類似於本發明第七實施例之封裝裝置42的結構。其差異在於封裝裝置60係藉由一第十六緩衝層340P與一第十七緩衝層340Q來取代封裝裝置42之第一緩衝層340，其中第五導電層330E設置於第十六緩衝層340P與第四導電層330D之一端上，第二導線層350設置於第十七緩衝層340Q與第六導電層330F之一端上。在本實施例中，第十七緩衝層340Q纇似於第一緩衝層340之封膠材質，而第十六緩衝層340P纇似於第一介電層320之樹脂材質，但不以此為限。
圖3Q為本發明第十七實施例之封裝裝置示意圖。封裝裝置62基本上類似於本發明第十六實施例之封裝裝置60的結構。其差異在於封裝裝置62之第四導電層330D之線寬大於第一導線層310之線寬，但不以此為限。
圖3R為本發明第十八實施例之封裝裝置示意圖。封裝裝置64基本上類似於本發明第九實施例之封裝裝置46的結構。其差異在於封裝裝置64係藉由一第十八緩衝層340R與一第十九緩衝層340S來取代封裝裝置46之第一緩衝層340，其中第八導電層330H設置於第十八緩衝層340R與第七導電層330G之一端上。在本實施例中，第十九緩衝層340S纇似於第一緩衝層340之封膠材質，而第十八緩衝層340R纇似於第一介電層320之樹脂材質，但不以此為限。
在此要特別說明，本發明第十六實施例至第十八實施例之封裝裝置60、62、64相較於上述第七實施例至第九實施例之封裝裝置42、44、46，其係更增加第二層介電層作為無核心基板(Coreless Substrate)之主體材料，除可改善單獨使用封膠層作為無核心基板所造成的剛性過強而易碎裂的缺點外，更可增加封膠層的穩定 度，故可適用於高密度、細線寬與細間距之多層疊層的封裝製程。
圖3S為本發明第十九實施例之封裝裝置示意圖。封裝裝置66基本上纇似於本發明第十七實施例之封裝裝置60的結構。其差異在於封裝裝置60係藉由一第二十緩衝層340T與一第二十一緩衝層340U來取代封裝裝置60之第十七緩衝層340Q，其中第二導線層350設置於第二十緩衝層340T、第二十一緩衝層340U與第六導電層330F之一端上。在本實施例中，第二十緩衝層340T纇似於第一緩衝層340之封膠材質，而第二十一緩衝層340U纇似於第一介電層320之樹脂材質，但不以此為限。
圖3T為本發明第二十實施例之封裝裝置示意圖。封裝裝置68基本上類似於本發明第十九實施例之封裝裝置66的結構。其差異在於封裝裝置68之第四導電層330D之線寬大於第一導線層310之線寬，但不以此為限。
圖3U為本發明第二十一實施例之封裝裝置示意圖。封裝裝置70基本上類似於本發明第十八實施例之封裝裝置64的結構。其差異在於封裝裝置70係藉由一第二十二緩衝層340V與一第二十三緩衝層340W來取代封裝裝置64之第十九緩衝層340S，其中第二導線層350設置於第二十二緩衝層340V、第二十三緩衝層340W與第九導電層330I之一端上。在本實施例中，第二十二緩衝層340V纇似於第一緩衝層340之封膠材質，而第二十三緩衝層340W纇似於第一介電層320之樹脂材質，但不以此為限。
在此要特別說明，本發明第十九實施例至第二十一實施例之封裝裝置66、68、70相較於上述第十六實施例至第十八實施例之封裝裝置60、62、64，其係更增加第三層介電層作為無核心基板(Coreless Substrate)之主體材料，除可改善單獨使用封膠層作為無核心基板所造成的剛性過強而易碎裂的缺點外，更可增加封膠層的穩定度，故可適用於高密度、細線寬與細間距之多層疊層的封裝製程。
除此之外，如圖4為本發明第一實施例之後段封裝裝置示意圖所示。後段封裝裝置40係由上述之封裝裝置30再包括一外接 元件370、一外部封膠層380及複數個導電元件390所形成。外接元件370設置並電性連結於第一導線層310之第一表面312上。外部封膠層380設置於外接元件370與第一導線層310之第一表面312上。複數個導電元件390設置於第二導線層350上。在一實施例中，外接元件370係為一主動元件、一被動元件、一半導體晶片或一軟性電路板，但不以此為限。同理，上述之封裝裝置32至封裝裝置70亦如同封裝裝置30之後段封裝製程，於此不再贅述。
圖5為本發明第一實施例之封裝裝置製作方法流程圖，圖6A至圖6P為本發明第一實施例之封裝裝置製作示意圖。封裝裝置30之製作方法80，其步驟包括：
步驟S802，如圖6A所示，提供一金屬載板500，其具有相對之一第一側面502與一第二側面504。
步驟S804，如圖6B所示，形成一第一介電層320於金屬載板500之第二側面504上與一第一光阻層510於金屬載板之第一側面502上。在本實施例中，第一介電層320係應用塗佈製程，再經過微影製程(Photolithography)與蝕刻製程(Etch Process)所形成，第一光阻層510係應用壓合乾膜光阻或塗佈液態光阻製程所形成。在另一實施例中，亦可增加一暫時性之金屬層、有機保護層或直接沿用原來之金屬載板500來取代第一光阻層510，但不以此為限。
步驟S806，如圖6C所示，形成一第一導線層310於金屬載板500之第二側面504上，其中第一介電層320設置於第一導線層310之部分區域內。在本實施例中，第一導線層310係應用電鍍(Electrolytic Plating)技術所形成，但不以此為限。其中第一導線層310可以為圖案化導線層，其包括至少一走線或至少一晶片座，第一導線層310之材質可以為金屬，例如是銅。
步驟S808，如圖6D所示，形成一第二光阻層520於第一介電層320與第一導線層310上。在本實施例中，第二光阻層520係應用壓合乾膜光阻或塗佈液態光阻製程所形成，但不以此為限。
步驟S810，如圖6E所示，移除第二光阻層520之部分區域 以露出第一導線層310。在本實施例中，移除第二光阻層520之部分區域係應用微影製程(Photolithography)技術所達成，但不以此為限。
步驟S812，如圖6F所示，形成一第一導電層330於第一導線層310上。在本實施例中，第一導電層330係應用電鍍(Electrolytic Plating)技術所形成，但不以此為限。其中，第一導電層330包括至少一導電柱，其形成對應於第一導線層310之走線與晶片座上，第一導電層330之材質可以為金屬，例如是銅。
步驟S814，如圖6G所示，移除第一光阻層510與第二光阻層520而形成第一介電層320於金屬載板500之第二側面504上，形成第一導線層310於金屬載板500之第二側面504上，其中第一介電層320設置於第一導線層310之部分區域內，以及形成第一導電層330於第一導線層310上。
步驟S816，如圖6H所示，形成一第一緩衝層340包覆第一介電層320、第一導線層310、第一導電層330與金屬載板500之第二側面504。在一實施例中，第一緩衝層340係應用轉注成型(Transfer Molding)以頂側注入成型(Top Molding)、壓縮成型(Compression Molding)、射出成型(Injection Molding)或直空壓合鑄膜成型之封裝技術所形成，第一緩衝層340之材質可包括酚醛基樹脂(Novolac-Based Resin)、環氧基樹脂(Epoxy-Based Resin)、矽基樹脂(Silicone-Based Resin)或其他適當之包覆劑，在高溫和高壓下，以液體狀態包覆第一介電層320、第一導線層310、第一導電層330與金屬載板500之第二側面504，其固化後形成第一緩衝層340。第一緩衝層340亦可包括適當之填充劑，例如是粉狀之二氧化矽。
其中，形成第一緩衝層340之步驟可包括：提供一包覆劑，其中包覆劑具有樹脂及粉狀之二氧化矽。加熱包覆劑至液體狀態。注入呈液態之包覆劑於金屬載板500之第二側面504上，包覆劑在高溫和高壓下包覆第一介電層320、第一導線層310、第一導電層330。固化包覆劑，使包覆劑形成第一緩衝層340，但形成第一緩衝層340之步驟並不以此為限。
步驟S818，如圖6I所示，露出第一導電層330之一端334。在本實施例中，露出第一導電層330係應用磨削(Grinding)方式移除第一緩衝層340之一部分，以露出第一導電層330之一端334。較佳但非限定地，第一導電層330之一端334與第一緩衝層340實質上對齊，例如是共面。在另一實施例中，可在形成第一緩衝層340的同時，露出第一導電層330之一端334，而無需移除第一緩衝層340的任何部分。
步驟S820，如圖6J所示，形成一第二導線層350於第一緩衝層340與露出之第一導電層330之一端334上。在一實施例中，第二導線層350係可應用電鍍(Electrolytic Plating)技術或無電鍍(Electroless Plating)技術、濺鍍(Sputtering Coating)技術或蒸鍍(Thermal Coating)技術所形成，但不以此為限。其中第二導線層350可以為圖案化導線層，其包括至少一走線或至少一晶片座，並形成對應於露出之第一導電層330之一端334上，第二導線層350之材質可以為金屬，例如是銅。
步驟S822，如圖6K所示，形成一防焊層360於第一緩衝層340與第二導線層350上，並露出部份之第二導線層350。其中，防焊層360具有絕緣第二導線層350之各走線電性的功效。
步驟S824，如圖6L所示，移除金屬載板500。在本實施例中，移除金屬載板500係應用蝕刻製程(Etch Process)或剝離製程(Debonding Process)所達成，然而，移除金屬載板500之方法也可使用物理製程，例如載板研磨，但不以此為限。第一導線層310之走線與晶片座係可直接露出。
步驟S826，如圖6M所示，提供一外接元件370設置並電性連結於第一導線層310之第一表面312上。在一實施例中，外接元件370係為一主動元件、一被動元件、一半導體晶片或一軟性電路板，但不以此為限。
步驟S828，如圖6N所示，形成一外部封膠層380包覆於外接元件370與第一導線層310之第一表面312上。在一實施例中，外部封膠層380係應用轉注成型(Transfer Molding)以頂側注入成型 (Top Molding)、壓縮成型(Compression Molding)、射出成型(Injection Molding)或直空壓合鑄膜成型之封裝技術所形成，外部封膠層380之材質可包括酚醛基樹脂(Novolac-Based Resin)、環氧基樹脂(Epoxy-Based Resin)、矽基樹脂(Silicone-Based Resin)或其他適當之包覆劑，在高溫和高壓下，以液體狀態包覆外接元件370與第一導線層310之第一表面312上，其固化後形成外部封膠層380。外部封膠層380亦可包括適當之填充劑，例如是粉狀之二氧化矽。
步驟S830，如圖6O所示，形成複數個導電元件390於第二導線層350上。每一導電元件390之材質可以為金屬，例如是銅。
步驟S832，如圖6P所示，最後再進行切割製程C於第一導線層310、第一介電層320、第一導電層330、第一緩衝層340、第二導線層350或防焊層360等至少其中一層而形成如圖4所示之後段封裝裝置40。
在此要特別說明，本發明第二實施例至第二十一實施例之製作方法皆類似於本發明第一實施例之製作方法，於此不再贅述。
綜上所述，本發明之封裝裝置，其係可同時使用封膠層(Mold Compound Layer)與介電層(Dielectric Layer)作為無核心基板(Coreless Substrate)之主體材料，故可改善單獨使用封膠層作為無核心基板所造成的剛性過強而易碎裂的缺點，並利用電鍍導柱層形成導通孔與預封包互連系統(Mold Interconnect System,MIS)封裝方式於基板製作中，形成具有剛性佳且易薄型化之多層疊層結構。此外，增加第二介電層或第三介電層更可增加封膠層的穩定度，故可適用於高密度、細線寬與細間距之多層疊層的封裝製程。
惟以上所述之具體實施例，僅係用於例釋本發明之特點及功效，而非用於限定本發明之可實施範疇，於未脫離本發明上揭之精神與技術範疇下，任何運用本發明所揭示內容而完成之等效改變及修飾，均仍應為下述之申請專利範圍所涵蓋。
30‧‧‧封裝裝置
310‧‧‧第一導線層
312‧‧‧第一表面
314‧‧‧第二表面
320‧‧‧第一介電層
330‧‧‧第一導電層
332‧‧‧第一導電層之部分區域
334‧‧‧第一導電層之一端
340‧‧‧第一緩衝層
350‧‧‧第二導線層
360‧‧‧防焊層

Claims (6)

  1. 一種封裝裝置之製作方法，其步驟包括：提供一金屬載板，其具有相對之一第一側面與一第二側面；形成一第一介電層於該金屬載板之該第二側面上；形成一第一導線層於該金屬載板之該第二側面上，其中該第一介電層設置於該第一導線層之部分區域內；形成一第一導電層於該第一導線層上；形成一第一緩衝層包覆該第一介電層、該第一導線層、該第一導電層與該金屬載板之該第二側面；露出該第一導電層之一端；形成一第二導線層於該第一緩衝層與露出之該第一導電層之一端上；形成一防焊層於該第一緩衝層與該第二導線層上；以及移除該金屬載板。
  2. 如申請專利範圍第1項所述之製作方法，其更包括：提供一外接元件設置並電性連結於該第一導線層之一第一表面上；形成一外部封膠層包覆於該外接元件與該第一導線層之該第一表面；及形成複數個導電元件於該第二導線層上。
  3. 如申請專利範圍第1項所述之製造方法，其中形成該第一緩衝層之前之步驟包括：形成一第一光阻層於該金屬載板之該第一側面上；形成一第二光阻層於該第一介電層與該第一導線層上；移除該第二光阻層之部分區域以露出該第一導線層；及移除該第一光阻層與該第二光阻層。
  4. 如申請專利範圍第1項所述之製作方法，其中形成該第一緩衝層之步驟包括：提供一包覆劑，其中該包覆劑具有樹脂及粉狀之二氧化矽；加熱該包覆劑至液體狀態； 注入呈液態之該包覆劑於該金屬載板之該第二側面上，該包覆劑在高溫和高壓下包覆該第一介電層、該第一導線層、該被動元件與該第一導電層；及固化該包覆劑，使該包覆劑形成該第一緩衝層。
  5. 如申請專利範圍第2項所述之製作方法，其中該外接元件係為一主動元件、一被動元件、一半導體晶片或一軟性電路板。
  6. 如申請專利範圍第1項所述之製作方法，其中該第一介電層係為一樹脂材質、一氮化矽材質或一氧化矽材質。
TW103111780A 2014-03-28 2014-03-28 封裝裝置及其製作方法 TWI538127B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW103111780A TWI538127B (zh) 2014-03-28 2014-03-28 封裝裝置及其製作方法
US14/458,751 US9750142B2 (en) 2014-03-28 2014-08-13 Method for manufacturing an electronic package
US15/651,073 US11246223B2 (en) 2014-03-28 2017-07-17 Package apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103111780A TWI538127B (zh) 2014-03-28 2014-03-28 封裝裝置及其製作方法

Publications (2)

Publication Number Publication Date
TW201537706A TW201537706A (zh) 2015-10-01
TWI538127B true TWI538127B (zh) 2016-06-11

Family

ID=54191449

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103111780A TWI538127B (zh) 2014-03-28 2014-03-28 封裝裝置及其製作方法

Country Status (2)

Country Link
US (2) US9750142B2 (zh)
TW (1) TWI538127B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163661B2 (en) 2015-06-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
CN104966709B (zh) * 2015-07-29 2017-11-03 恒劲科技股份有限公司 封装基板及其制作方法
US10553453B2 (en) 2016-07-14 2020-02-04 Intel Corporation Systems and methods for semiconductor packages using photoimageable layers
TWI631683B (zh) * 2017-05-02 2018-08-01 力成科技股份有限公司 封裝結構及其製作方法
TWI694555B (zh) * 2019-02-28 2020-05-21 鴻海精密工業股份有限公司 晶片封裝結構及其製作方法
US20200395300A1 (en) * 2019-06-13 2020-12-17 Intel Corporation Substrateless double-sided embedded multi-die interconnect bridge
TWI794085B (zh) * 2021-07-21 2023-02-21 日商鎧俠股份有限公司 半導體記憶裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5169680A (en) * 1987-05-07 1992-12-08 Intel Corporation Electroless deposition for IC fabrication
US6356453B1 (en) * 2000-06-29 2002-03-12 Amkor Technology, Inc. Electronic package having flip chip integrated circuit and passive chip component
US7750483B1 (en) * 2004-11-10 2010-07-06 Bridge Semiconductor Corporation Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal
JP2007109825A (ja) * 2005-10-12 2007-04-26 Nec Corp 多層配線基板、多層配線基板を用いた半導体装置及びそれらの製造方法
TWI284402B (en) * 2005-12-30 2007-07-21 Advanced Semiconductor Eng Build-up package and method of an optoelectronic chip
JP2010141055A (ja) * 2008-12-10 2010-06-24 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
US8320134B2 (en) * 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
CN102299082B (zh) * 2010-08-31 2014-04-16 先进封装技术私人有限公司 半导体承载元件的制造方法及应用其的封装件的制造方法

Also Published As

Publication number Publication date
US9750142B2 (en) 2017-08-29
US20170318683A1 (en) 2017-11-02
US11246223B2 (en) 2022-02-08
US20150279777A1 (en) 2015-10-01
TW201537706A (zh) 2015-10-01

Similar Documents

Publication Publication Date Title
TWI538127B (zh) 封裝裝置及其製作方法
TWI548043B (zh) 封裝結構及其製法
TWI474417B (zh) 封裝方法
TW201711152A (zh) 電子封裝件及其製法
TWI594382B (zh) 電子封裝件及其製法
TWI581690B (zh) 封裝裝置及其製作方法
TWI570816B (zh) 封裝結構及其製法
TWI582861B (zh) 嵌埋元件之封裝結構及其製法
TWI585919B (zh) 晶片封裝基板、晶片封裝結構及二者之製作方法
TWI566348B (zh) 封裝結構及其製法
TWI567888B (zh) 封裝結構及其製法
TWI591739B (zh) 封裝堆疊結構之製法
CN104952839B (zh) 封装装置及其制作方法
TWI538119B (zh) 封裝裝置及其製作方法
TWI566330B (zh) 電子封裝結構之製法
TWI534963B (zh) 封裝裝置及其製作方法
TW201413887A (zh) 封裝基板與封裝結構之製法
US20180315678A1 (en) Package structure and method of fabricating the same
US9084341B2 (en) Fabrication method of packaging substrate
TW201442181A (zh) 晶片封裝基板及其製作方法
TWI665773B (zh) 封裝基板、封裝結構及其製作方法
TWI555153B (zh) 基板結構及其製法
JP6000297B2 (ja) パッケージ基板
TWI541960B (zh) 封裝裝置及其製作方法
JP5346388B2 (ja) パッケージ基板の製造方法