CN101859752A - 具有内嵌式芯片及硅导通孔晶粒之堆栈封装结构及其制造方法 - Google Patents

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Abstract

半导体组件封装结构包含一第一晶粒具有一硅导通孔(TSV)，其开口于第一晶粒的背侧以暴露出接合垫；一增层耦接于所述接合垫及末端金属垫间，并利用所述硅导通孔耦合所述接合垫及末端金属垫；一基板具有内嵌一第二晶粒，且上电路配线及下电路配线分别设于基板的上侧及下侧；以及一导电通孔结构用以耦合所述末端金属垫与上电路配线及下电路配线。

Description

具有内嵌式芯片及硅导通孔晶粒之堆栈封装结构及其制造方法
技术领域
本发明关于一种半导体组件封装结构，特别是关于一种堆栈式封装结构。
背景技术
芯片封装包含电力分配、讯号分配、热量分散、保护作用及支撑作用等功能。当一半导体组件变成更加复杂时，传统的封装技术如导线架封装技术、柔性封装技术、刚性封装技术已不适用于制作较小芯片并具有高密度组件的需求。一般而言，数组封装如球格数组(Ball Grid Array，BGA)封装相对于其表面区域提供高密度内连结。典型的BGA封装包含错综复杂的讯号路径，如此会导致高阻抗及低效率的热路径，因而导致散热效果极差。随着增加封装密度，有效地分散组件所产生的热变得更具重要性。为了符合较新一代电子产品的封装需求，致力以创造出具可靠性、低成本、体积小及高效率的封装结构。举例来说，这些封装需求为电子讯号传输延迟的降低、重迭配置区域的减少、以及扩大于输入/输出(I/O)连结垫配置的范围。为了符合上述这些需求，已发展出一种晶圆级封装(Wafer Level Package，WLP)，其中I/O端的数组分布于其主动面上而非外围接脚封装。如此端点的分布可增加I/O端的数量并改善此组件的电性效能。再者，透过内连结方式设置于一印刷电路板时，IC所占据的区域仅为芯片的尺寸，而非一封装导线架的尺寸。因此，WLP的尺寸可被制作的非常小。其一种类型为芯片尺寸封装(Chip-Scale Package，CSP)。
IC封装的改良藉由如增加散热及电性效能、以及减少制造的尺寸及成本等工业需求所驱动。于半导体组件的领域中，组件密度持续地增加及组件维度持续地减少。封装或内连接技术于此高密度组件中的需求亦增高以配合上述所提及的状况。焊锡凸块的组成物可利用一焊锡合成材质来达成。覆晶技术为本领域中众所皆知的技术，用以电性连接一晶粒及一安装基板，例如一印刷线路板。所述晶粒的主动面受限制于数个电性连接，通常被用于芯片的边缘。电性连接如端点般被设置于一覆晶芯片的主动面上。这些凸块包含焊锡及(或)塑料以达到机械连结及电性耦接至一基板。重布线路层(RDL)后的焊锡凸块具有凸块高约50～100um。此芯片反置于一安装基板，并将这些凸块对准于安装基板上的接合垫，如图1所示。如果所述凸块为焊锡凸块，于覆晶芯片上的焊锡凸块被焊接至基板上的接合垫。成本上，焊接接合相对上不昂贵，但是其会增加电阻，并由于热机械应力的疲乏而渐渐出现裂纹和空隙等问题。典型上，所述焊锡为锡铅合金及铅基材质，但由于有毒材质的处置及过滤有毒材质进入地下水供应等环境问题，这些材质已经变得较少被使用。
再者，由于传统封装技术必须分割晶圆上的晶粒(dice)成为个别的晶粒(die)，再接着分别封装这些晶粒，因此，这些技术于制造过程中相当耗时。芯片封装技术高度被集成电路的发展所影响，因此，当电子产品对尺寸变得更加要求时，封装技术也将有如此要求。如上述提及的理由，今日封装技术的趋势朝着球格数组(BGA)、覆晶芯片(FC-BGA)、芯片尺寸封装(CSP)、晶圆级封装(WLP)发展。「晶圆级封装」被解释为整体封装，且晶圆上全部的内连结就如同于分割(切割)为芯片(晶粒)的前即完成其它制程步骤。大体上，于全部组装过程或封装过程完成的后，各别的半导体封装再从具有复数个半导体芯片的一晶圆上分离出来。此晶圆级封装具有极小维度结合极佳电性。于图9中，此先前技术为三星电子(Samsung Electronics)于公元2006年四月所发表的技术，其显示3D堆栈结构具有最小形式因子，利用晶圆级制程以硅导通孔(TSV)内连结902来堆栈硅芯片901。但是，这仅可以处理具相同晶粒尺寸及相同垫片(TSV)位置结构的半导体组件，必须被设计的更加先进。这不可被用于具有不同晶粒尺寸的不同芯片上，只能于正常情况下用于较高密度内存应用。
传统晶粒仅藉由玻璃所覆盖，而此晶粒的其它表面则暴露在外。这可能会因外力导致晶粒碎裂。这个过程同样很复杂，因此，本发明提供一种较安全结构以克服上述所提的问题并同样提供较佳组件的实施。
发明内容
本发明的一目的为提供一半导体组件封装(芯片组装)，其提供低成本、高效率且高可靠度的封装结构。
本发明的半导体组件封装结构包含一第一晶粒具有一硅导通孔(TSV)，其开口于此第一晶粒的背侧以暴露出接合垫；一增层耦接于所述接合垫及末端金属垫间，并利用硅导通孔耦合所述接合垫及末端金属垫；一基板具有内嵌一第二晶粒，且上电路配线及下电路配线分别设于所述基板的上侧及下侧；以及一导电通孔结构用以耦合末端金属垫与上电路配线及下电路配线。
上述半导体组件封装结构更包含焊锡凸块融接于末端垫上，其中末端垫位于此基板和(或)第一晶粒上。所述增层包含一第一介电层，及一第二介电层位于上述第一介电层上。基板的材质包含为FR4、FR5、BT、PI和环氧树脂。所述半导体组件封装结构更包含黏着材质包覆住第二晶粒，黏着材质包含为弹性材质。第一晶粒包含为一影像传感器、一光学组件、一内存组件、一逻辑组件、一模拟组件、或一中央处理器(CPU)组件。导电通孔结构的材质包含Cu、Cu/Ni或Sn/Ag/Cu。基板的脚印尺寸(Foot Print Size)可大于第二晶粒的尺寸。所述结构更包含一上增层形成于第二晶粒及基板的上方，及一下增层形成形成于第二晶粒及基板的下方。此上增层包含一第三介电层、一RDL、一孔洞耦接至第二晶粒及RDL的金属垫，以及一第四介电层于第三介电层的上方以覆盖此RDL。所述下增层包含一第五介电层、一第二RDL、一第二末端金属垫耦接至第二RDL，以及一第六介电层于第五介电层的上方以覆盖此第二RDL。所述结构包含一第二基板于上述基板下方，及第二基板具有第二上电路配线及第二下电路配线分别置于所述第二基板的上侧及下侧。
一种形成半导体晶粒组装的方法，包含：接合一平面基板面向一硅晶圆的背侧；固化一黏着介电层，所述黏着介电层形成于平面基板上；溅镀一晶种金属层于平面基板的背侧；涂布一光阻层于平面基板的背侧并显露一通孔区域；填入金属材质至通孔区域以内连结一晶粒的接合垫与平面基板的末端垫；以及除去所述光阻层并蚀刻此晶种金属层。
上述方法更包含一步骤是为于接合平面基板与硅晶圆的前，对齐平面基板的电路侧面向此硅晶圆的背侧。所述方法更包含一步骤为移除光阻层的后形成焊球于平面基板的凸块下金属层(Under Bump Metallurgy，UBM)上。
附图说明
图1显示对应于本发明的实施例的具有硅导通孔(TSV)及增层于第一晶粒背侧上的一晶圆级封装的剖面图。
图2显示对应于本发明的实施例的内嵌所述第二晶粒、双增层及通孔的一平面基板的剖面图。
图3显示对应于本发明的实施例的一堆栈半导体芯片组装的剖面图。
图4显示对应于本发明的实施例的一堆栈半导体芯片组装的剖面图。
图5显示对应于本发明的更多实施例的内嵌所述第二晶粒、增层及通孔的一平面基板的剖面图。
图6显示对应于本发明的实施例的一堆栈半导体芯片组装的剖面图。
图7显示对应于本发明的实施例的晶圆背侧及基板背侧的示意图。
图8显示对应于本发明的实施例的堆栈半导体芯片组装的示意图。
图9显示对应于先前技术的堆栈半导体芯片组装的示意图。
主要组件符号说明：
100    晶粒
101    电路侧
102    接合垫
103    硅导通孔
104    金属垫
105    第二黏着介电层
106    第一介电层
107    增层
200    晶粒
201    接合垫
202    孔洞
203    介电层
204    黏着介电层
205    导电通孔
205a   导电通孔结构
206    基板
207    上电路配线
208    下电路配线
209    晶粒金属垫
210    基板
211    电路配线图案
212    电路配线图案
213    导电通孔
214    介电层
215    介电层
216    重布线路层
217    凸块下金属层
218    黏着材质
219    焊球
220    基板
228    下金属垫
230    BT-CCL基板
232    内连接结构
240    下增层
242    孔洞
246    重布线路层
248    电路配线图案
250    上增层
262    金属垫
700    平面基板
701    硅晶圆
800    堆栈半导体芯片结构
901    硅芯片
902    TSV内连结
具体实施方式
本发明现将以本发明的最佳实施例及附图作细部描述。然而，值得注意的是本发明的最佳实施例仅用以说明，除了在此所提及的最佳实施例之外，本发明亦可藉由详细描述于此之外的其它实施例所涵盖的一大范围所实施，且本发明的范畴不应被限定于此说明而须视所随附的申请专利范围而定。
本发明揭露一种堆栈半导体组件封装结构。本发明提供一半导体芯片组装是包含一内嵌第二晶粒的平面基板，以及一具有硅导通孔(TSV)的晶圆级封装，如图3、图4及图6所示。
图1显示一硅晶圆的剖面图，所述硅晶圆具有一半导体晶粒100，且接合垫102形成于晶粒100的电路侧101上。于一范例中，晶粒100包含为一影像传感器、一光学组件、一内存组件、一逻辑组件、一模拟组件或一中央处理器(CPU)组件。请参阅图7，硅晶圆701具有一硅导通孔(TSV)103形成于硅晶圆的背侧上(显露接合垫的孔洞)以连接所述接合垫102。于一实施例中所述晶粒为CMOS传感器。增层107形成于所述硅晶圆的背侧下方以透过TSV 103连接金属垫104及接合垫102。如果所述接合垫102的间距对制造金属垫及后续制程而言太小，则可仅制作金属垫104于接合垫102上而不需要重布线路层(RDL)。增层107包含第一介电层106形成于硅晶圆的背侧上，及第二黏着介电层105形成于第一介电层106上。举例而言，第一介电层106及第二介电层105涂布于硅晶圆的背侧上通过一微影制程以显露TSV 103(未固化)，藉此耦接所述金属垫104及TSV 103。
图2显示一内嵌第二晶粒的平面基板的剖面图(注：第二晶粒包含具有肩并肩结构的多芯片)，二增层及通孔贯穿所述平面基板。于所述范例中，显示于图7中的平面基板700为一多层平面基板。平面基板尺寸与晶圆尺寸相同。基板的脚印尺寸可大于晶粒(芯片)200的尺寸。举例而言，所述基板由FR4、FR5、BT、PI及环氧树脂所构成，其中所述基板以具有纤维玻璃的BT基板为较佳。所述芯片200藉由一黏着材质218以附着于一第二基板210的表面上。其可具有弹性特性以吸收由热所产生的应力。黏着材质218将芯片200包覆起来。所述芯片200具有接合垫201通过孔洞202耦接丨重布线路层(RDL)246。所述接合垫201可为Al垫、Cu垫或其它金属垫。上增层250形成于芯片200的表面及一基板206上。上增层250包含一介电层203、孔洞202、RDL 246及一黏着介电层204，其中介电层203形成于芯片200及基板206上，及黏着介电层204形成于介电层203上以覆盖RDL 246。所述RDL 246藉由一电镀、喷镀或蚀刻方法来形成。持续操作铜电镀直至此铜层达到所需厚度为止。导电层扩展用以接收芯片的区域，是参考扇出(Fan-Out)机制。此扇出机制具有更佳的散热功能且焊球间具有更大的间隔以减少讯号干涉。所述上增层250是形成于芯片电路侧上以透过孔洞202及RDL 246来连接芯片200的接合垫201与电路配线207。举例而言，涂布于晶粒200表面上的介电层203及介电层204是藉由一微影制程对孔洞202形成开口，且接合垫201通过孔洞202以耦接RDL 246。为了考虑较佳的可靠性，其对于介电层203而言最好尽可能的细。基板206具有上电路配线207形成于基板206上方及下电路配线208形成于基板206下方，例如以形成双马来亚酰胺三井-铜箔(BT-CCL)基板220。于一实施例中，未经处理的BT基板并不具有通孔，但具有电路配线于基板的两侧上。于一范例中，基板的材质将为PI、BT、FR4、FR5、印刷电路板(PCB)、硅、陶瓷、玻璃、金属、合金或类似的材质。或者，如果基板是由硅氧橡胶、硅氧树脂、改良的环氧树脂、EMC或类似的材质所选出，则适合用于(真空)印刷技术。
基板210具有一晶粒金属垫209(用以散热)及一预先形成的电路配线图案211形成于上表面，及一电路配线图案212于基板210的下表面上，例如以形成一BT-CCL基板230。丨连接导电通孔213可由贯穿此基板210所形成，用以连接电路配线图案209，248来接地(GND)及散热器的应用。晶粒(芯片)200具有背侧并以黏着材质218附着于基板210的晶粒金属垫209上。黏着材质(其可作为应力缓冲层以吸收由CTE失配关系所导致的热应力)218用以填满于晶粒200背侧及基板210上表面间的间隙及于晶粒200侧壁及晶粒开口窗的侧壁间的间隙。所述黏着材质218藉由印刷、涂布或分配于晶粒200的下表面上，藉此密封所述晶粒200。黏着材质218邻近形成于晶粒200以达到保护效果。于一实施例中，黏着材质218覆盖于基板206的上表面及晶粒200的表面上，仅显露出接合垫201，并于增层250上方。晶粒200的表面高度与基板206的表面高度可藉由此黏着材质218达到相同的高度。连接导电通孔205可贯穿基板206及210来形成。基板的导电通孔205可藉由计算机数值控制(ComputerNumerical Control，CNC)或雷射穿孔所达成。
下增层240为可选择的结构及制程，且其形成于芯片200及基板210的表面下方。下增层240包含一介电层214、孔洞242、UBM 217、RDL 248，216及一介电层215，其中介电层214形成于基板210表面下方，并具有开口以形成孔洞242于其中，且介电层215形成于介电层214上方以覆盖此RDL 246。举例而言，介电层214及介电层215涂布于基板210表面上，并利用微影制程以对应于孔洞242及UBM 217形成开口，且此孔洞242透过RDL 216耦接所述UBM217。UBM 217的作用如焊锡金属垫。
图3显示一堆栈半导体芯片组装的剖面图，所述堆栈半导体芯片组装是由连接前述所提及的实施例中的两个部件所构成，例如结合图1中的硅晶圆与图2中的平面基板。显示面对面(face-to-face)架构，并具有电镀Cu于其中的CNC通孔。于此架构中，上封装藉由基板206及210堆栈于下封装上方。复数个CNC通孔205a镀有Cu/Ni/Au并从上到下贯穿此堆栈结构。本实施例的一观点为两封装的主动面(此表面包含金属垫104，262)为面对面结构。如图2所示，平面基板包含基板206及基板210并内嵌第二芯片200、双增层250，240及贯穿所述平面基板的通孔205。请参阅图8，显示晶圆背侧701及此晶圆背侧701的另一侧于真空状况下接合在一起，以形成一堆栈半导体芯片结构800。值得注意的是，所述黏着介电层接着被固化。导电通孔205也因此于接合的后填满所述导电材质以形成一导电通孔结构205a。于一实施例中，导电通孔结构205a的材质包含Cu、Cu/Ni或Sn/Ag/Cu。所述导电通孔结构205a具有上金属垫262形成于其中，及下金属垫228形成于导电通孔结构205a下方。值得注意的是，所述上金属垫262耦接(内连结)至金属垫104。第二黏着介电层105连接至所述黏着介电层204。焊球或焊锡接合(导电凸块)219形成于凸块下金属层(UBM)217，其作用如末端垫。于更多应用中，多层晶圆具有相同结构如第一晶粒(晶圆)接合堆栈(内连结)于所述第一晶粒的上方(电路侧)。使用相同种类的应用，多层平面结构内嵌芯片于其中亦可被堆栈在一起。本发明的另一实施例利用SMT制程以安装此CSP、WL-CSP、迷你BGA即主动组件于所述第一晶粒上方。当然，利用所述应用需要于第一晶粒的上表面上方制作电路配线。
图4显示本发明的另一实施例。所述结构大部分与先前所提及的实施例相类似，除了内连接结构232是用以耦接于TSV 103表面下方的金属垫104与通孔结构205a表面上方的金属垫262。此意指金属垫262与104作用如同UBM。
请参阅图5及图6，显示本发明的其它实施例。然而，于此范例中，平面基板为一单一平面基板。所述封装结构的厚度可薄于图3及图4中所显示的封装结构。所述结构大部分与先前所提及的实施例相类似，因此就不再赘述。
优点：封装尺寸独立于芯片尺寸并可维持于芯片的一具有相同球间距，可提供孔洞内连结更佳的可靠度。所述芯片的主动于制程中被保护并于上表面中提供较佳电性绝缘效果。较薄芯片对于可靠度有较好的效果，并提供简单制程方法以形成较薄芯片。堆栈封装是较易于被提供，其亦易于扇出所述末端接脚。
形成一半导体晶粒组装的方法包含：对齐一平面基板的电路侧面对于一硅晶圆的背侧，且于真空状态下接合在一起。接着，固化黏着介电层，所述黏着介电层形成于此平面基板上，随后再利用RIE清洁。下一步，晶种金属(例如Ti/Cu)被溅镀于基板的背侧，及涂布或压合光阻于上方，并接着藉由一光微影制程显露通孔区域。下一步骤为电镀Cu或填满Cu浆糊填入通孔区域中以导通一晶粒的接合垫与基板的末端垫的内连接，随后藉由移除光阻层并蚀刻晶种金属Cu/Ti以形成内连接结构。最后，焊球被设置于凸块下金属层(UBM)上方后再进行回流过程(用于BGA类型)。理论上，凸块下金属层(UBM)于焊球形成前先形成，以作为屏障或黏着层以预防介于焊球与球垫间的问题。
虽然在此详细说明本发明的较佳实施例，但对于本领域中具有通常知识者而言应可理解本发明不应被限制所描述的较佳实施例。再者，多数改变或改良仍于被涵盖于本发明的精神及范畴之中，是应以权利要求书的描述所定义。

Claims (10)

1.一种半导体组件封装结构，其特征在于，包含：
一第一晶粒具有一硅导通孔，其开口于所述第一晶粒的背侧以显露出接合垫；
一增层耦接于所述接合垫及末端金属垫间，并藉由所述硅导通孔耦接所述接合垫及末端金属垫；
一基板是内嵌一第二晶粒，上电路配线及下电路配线分别设于所述基板的上侧与下侧；及
一导电通孔结构用以耦接所述末端金属垫与上电路配线及下电路配线。
2.如权利要求1所述半导体组件封装结构，其特征在于，所述增层包含一第一介电层，及一第二介电层于所述第一介电层上方。
3.如权利要求1所述半导体组件封装结构，其特征在于，所述基板的材质包含FR4、FR5、BT、PI及环氧树脂。
4.如权利要求1所述半导体组件封装结构，其特征在于，更包含黏着材质包覆所述第二晶粒，其中所述黏着材质更包含弹性材质。
5.如权利要求1所述半导体组件封装结构，其特征在于，所述导电通孔结构的材质包含Cu、Cu/Ni或Sn/Ag/Cu。
6.如权利要求1所述半导体组件封装结构，其特征在于，更包含一上增层形成于所述第二晶粒及基板上，其中所述上增层包含一第三介电层、一重布线路层(RDL)、一孔洞耦接所述第二晶粒的金属垫及重布线路层，以及一第四介电层于所述第三介电层以覆盖所述重布线路层。
7.如权利要求1所述半导体组件封装结构，其特征在于，更包含一下增层形成于所述第二晶粒及基板下方，其中所述下增层包含一第五介电层、一第二重布线路层、一第二末端金属垫耦接于所述第二重布电路层，以及一第六介电层于所述第五介电层以覆盖所述第二重布线路层。
8.如权利要求1所述半导体组件封装结构，其特征在于，更包含一第二基板于所述第一基板下方，其中所述第二基板具有第二上电路配线及第二下电路配线分别于所述第二基板的上侧及下侧。
9.一种形成半导体晶粒组装的方法，其特征在于，包含：
接合一平面基板面向一硅晶圆的背侧；
固化一黏着介电层，所述黏着介电层是形成于所述平面基板上；
溅镀一种晶金属层于该所述面基板的背侧；
涂布一光阻层于所述平面基板的背侧并显露一通孔区域；
填入金属材质至所述通孔区域以内连接一晶粒的接合垫与所述平面基板的末端垫；以及
除去所述光阻层并蚀刻所述种晶金属层。
10.如权利要求9所述形成半导体晶粒组装的方法，其特征在于，更包含：
于接合所述平面基板及所述晶圆的前，对齐所述平面基板的电路侧以面向所述硅晶圆的背侧；及
于除去所述光阻层的后，形成焊球于所述平面基板的凸块下金属层(UBM)上。
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