CN102088015A - 半导体封装件及其制造方法 - Google Patents

Abstract

一种半导体封装件及其制造方法。半导体封装件包括第一基板、第二基板、第一芯片及第二芯片。第二基板设于第一基板上并定义一容置空间。第二基板包括基材、导通孔结构及绝缘结构。基材具有贯孔，导通孔结构形成于贯孔内，绝缘结构隔离导通孔结构与基材。第一芯片设于第二基板上且具有周缘部，周缘部的位置对应于第二基板。第二芯片连接于第一芯片上且位于容置空间内。

Description

半导体封装件及其制造方法

技术领域

本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种具有容置空间的半导体封装件及其制造方法。

背景技术

传统半导体封装件包括芯片组、基板、焊线及焊球。芯片组包括上芯片及下芯片，上芯片及下芯片以焊球作电性连接。芯片组以下芯片设于基板上，焊线连接下芯片与基板。

然而，从上芯片到基板的电性路径依序经过焊球、下芯片及焊线，如此长的电性路径将导致处理信号的效率无法有效提升。

发明内容

本发明有关于一种半导体封装件及其制造方法，半导体封装件的芯片到基板的电性路径短，可加速处理信号的效率。

根据本发明的第一方面，提出一种半导体封装件，半导体封装件包括一第一基板、一第二基板、一第一芯片及一第二芯片；第二基板设于第一基板上并定义一容置空间；第二基板包括一基材、一导通孔结构及一绝缘结构；基材具有一贯孔，导通孔结构形成于贯孔内，绝缘结构隔离该导通孔结构与基材；第一芯片设于第二基板上且具有一周缘部，周缘部的位置对应于第二基板；第二芯片连接于第一芯片上且位于容置空间内。

根据本发明的第一方面，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一第一基板；提供一第二基板，其中第二基板定义一容置空间且包括一基材、一导通孔结构及一绝缘结构，基材具有一贯孔，导通孔结构形成于贯孔内，绝缘结构隔离导通孔结构与基材；提供一第一芯片，其中第一芯片具有一周缘部；提供一第二芯片；连接第一芯片、第二芯片、第一基板及第二基板，其中第二基板设于第一基板上，第一芯片设于第二基板上，第一芯片的周缘部的位置对应于第二基板，第二芯片连接于第一芯片上且位于容置空间内；以及，形成一封装体包覆第一芯片、第二芯片及第二基板。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依照本发明一实施例的半导体封装件的剖视图。

图2绘示图1中局部2’的放大剖视图。

图3绘示图1中第一芯片、第二芯片及第二基板的上视图。

图4绘示另一实施例的第一芯片、第二芯片与第二基板的设置型态示意图。

图5绘示再一实施例的第一芯片、第二芯片与第二基板的设置型态示意图。

图6绘示又一实施例的第一芯片、第二芯片与第二基板的设置型态示意图。

图7绘示依照本发明较佳实施例的半导体封装件的制造方法流程图。

主要组件符号说明：

100、200、300、400：半导体封装件

102：第一基板

104、204、304a、304a1、304a2、304a3、404：第二基板

106、206、306、406：第一芯片

106a、206a、306a、306a1、306a2、306a3：周缘部

104b、106b：下表面

102c、108c：上表面

108：第二芯片

110：第一电性接点

112：第二电性接点

114：第三电性接点

116：芯片堆栈结构

118：封装体

102s、118s：外侧面

120：基材

122：导通孔结构

124a、124b：绝缘结构

126、226、326、426：容置空间

128：贯孔

130：第一面

132：第二面

134：第一介电层

136：第二介电层

138：第一导电层

140：第二导电层

142、446：外侧面

具体实施方式

请参照图1，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件100包括第一基板102、至少一第二基板104、第一芯片106、第二芯片108、多个第一电性接点110、多个第二电性接点112、多个第三电性接点114及封装体118。其中，第一电性接点110、第二电性接点112及第三电性接点114例如是焊球(solder ball)、导电柱(conductive pillar)或接垫(pad)。

第一基板102例如是多层板。即，第一基板102具有沿厚度方向配置的数层线路层，该些线路层的二层以导电结构电性连接。

第一芯片106的尺寸大于第二芯片108的尺寸，使第二芯片108可堆栈于第一芯片106上而成为一芯片堆栈结构(Chip-on-Chip，CoC)116。例如，第二芯片108具有多个第一电性接点110及上表面108c，第一电性接点110设于第二芯片108的上表面108c，第二芯片108经由第一电性接点110堆栈于且电性连接于第一芯片106。于其它实施方面中，第一电性接点110亦可位于第一芯片106上。

第二基板104具有多个第二电性接点112及下表面104b。第二电性接点112设于第二基板104的下表面104b，第二基板104经由第二电性接点112堆栈于且电性连接于第一基板102。第一芯片106具有周缘部106a、多个第三电性接点114及下表面106b，第三电性接点114设于第一芯片106的下表面106b，第三电性接点114的位置对应于第一芯片106的周缘部106a。于其它实施方面中，第三电性接点114亦可位于第二基板104上。芯片堆栈结构116经由第三电性接点114堆栈且电性连接于第二基板104。

第二基板104例如是中介层(interposer)。由于中介层的结构较简单，因此制作成本较低。如此一来，芯片堆栈结构116通过成本较低且结构较单纯的中介层(即第二基板104)电性连接于第一基板102，可降低整体的成本。

封装体118覆盖或包覆第一芯片106、第二芯片108及第二基板104且覆盖第一基板102的上表面102c。例如，封装体118包覆整个第一芯片106、整个第二芯片108及整个第二基板104。进一步地说，封装体118填满容置空间126、第一芯片106与第二基板104之间的空间、第二基板104与第一基板102之间的空间。由于第一芯片106、第二芯片108、第二基板104由相同材料(即封装体118)包覆，使半导体封装件100的热膨胀量及翘曲量较小。

以下进一步说明第二基板104的结构。

请参照图2，其绘示图1中局部2’的放大剖视图。第二基板104包括基材120、导通孔(Conductive Via)结构122、绝缘结构124a及124b、第一介电层134、第二介电层136、第一导电层138及第二导电层140。基材120例如是硅(Si)基材，其具有贯孔(through hole)128及相对的第一面130与第二面132。其中，贯孔128延伸于第一面130与第二面132之间，例如贯孔128从第一面130延伸至第二面132而贯穿整个基材120。贯孔128呈环状，其位于绝缘结构124b与基材120之间，即贯孔128环绕绝缘结构124b。

导通孔结构122形成于贯孔128内并环绕绝缘结构124b的外侧面142设置。导通孔结构122可为环状体或实心柱体，本实施例的导通孔结构122以环状体为例说明。当导通孔结构122为实心柱体时，图2中绝缘结构124b被该实心柱体的一部分所取代。

本实施例的第二基板104一单层结构，其导通孔结构122直接地且无间断地延伸于第一面130与第二面132之间，使第一导电层138与第二导电层140仅经由导通孔结构122电性连接。进一步地说，基材120的第一面130与第二面132之间(亦可说是基材120的内部)并无沿水平方向(例如是第一导电层138的延伸方向)延伸的电性结构，并且，除了导通孔结构122外，基材120的内部并无其它沿垂直方向(例如是贯孔128的延伸方向)延伸的电性结构。由于第二基板104单层结构，故缩短第一芯片106与第一基板102之间的电性传输路径，加速半导体封装件100处理信号的速度。

由于基材120硅基材，其具有导电性。为避免导通孔结构122与基材120电性导通，绝缘结构124a位于导通孔结构122与基材120之间，以隔离导通孔结构122与基材120，其中绝缘结构124a例如是环状体。

虽然图2的第二电性接点112与第三电性接点114沿第一导电层138的延伸方向错开一距离，然于其它实施方面中，第二电性接点112与第三电性接点114可沿贯孔128的延伸方向重迭；或者，第二电性接点112、贯孔128与第三电性接点114沿贯孔128的延伸方向重迭，可缩短电性传输路径。

请继续参照图2，第一介电层134形成于基材120的第一面130，第二介电层136形成于基材120的第二面132。第一导电层138图案化导电层或电性接点(electrical contact)，其形成于第一介电层134上且电性接触于导通孔结构122的一端。上述电性接点例如是接垫(pad)、凸块(bump)或导电柱(conductive pillar)。第二导电层140图案化导电层或电性接点，其形成于第二介电层136上且电性接触于导通孔结构122的相对另一端。

第二基板104的数量可以是单个或多个，其可以任意型态设于第一基板102上，以下以其中几种设置型态为例说明。

例如，第一芯片106具有至少一周缘部，其位置对应于第二基板104，使第一芯片106可通过该至少一周缘部设于第二基板104上。本实施例中，请参照图3，其绘示图1中第一芯片、第二芯片及第二基板的上视图。第二基板104的数量二个，二个第二基板104相对配置以定义一容置空间126，第二芯片108可位于容置空间126内(如图1所示)，以缩短半导体封装件100的厚度。第一芯片106具有二个周缘部106a，二周缘部106a的位置分别对应于二第二基板104。其中，二个周缘部106a相对，即，二个周缘部106a第一芯片106的相对二侧部。

又例如，请参照图4，其绘示另一实施例的第一芯片、第二芯片与第二基板的设置型态示意图。半导体封装件200包括第一芯片206、第二芯片108及多个第二基板204，该些第二基板204环绕出容置空间226。第一芯片206具有多个周缘部206a，其定义第一芯片206的多个转折外形，即周缘部206a第一芯片206的转折部位。该些周缘部206a的位置对应于该些第二基板204。较佳但非限定地，当第一芯片206的外形矩形时，第一芯片206的四个周缘部206a皆对应地设于该些第二基板204上，如此可增加第一芯片206的稳定性。

再例如，请参照图5，其绘示再一实施例的第一芯片、第二芯片与第二基板的设置型态示意图。半导体封装件300包括第一芯片306、第二芯片108及多个第二基板304a，该些第二基板304a环绕出容置空间326，其中二个第二基板304a1及304a2相邻设置。第一芯片306具有多个周缘部306a，其中二个周缘部306a1及306a2相邻，例如，周缘部306a1与306a2第一芯片306的相邻二侧部。周缘部306a1的位置对应于第二基板304a1，而周缘部306a2的位置对应于第二基板304a2。此外，第二基板的外形可以是任意外形，例如，图5中第二基板304a3的外型L型，第一芯片306的其中一周缘部306a3的位置对应于第二基板304a3上，其中周缘部306a3第一芯片306的转折部。

又例如，第二基板亦可为一封闭的环绕体。请参照图6，其绘示又一实施例的第一芯片、第二芯片与第二基板的设置型态示意图。半导体封装件400包括第一芯片406、第二芯片108及第二基板404，第二基板404具有容置空间426。容置空间426第二基板404的贯穿部，其与第二基板404的外侧面446隔离。也就是说，第二基板404一完全封闭的环绕体，其环绕出容置空间426。

虽然上述实施例的半导体封装件的第一芯片106及第二芯片108皆以单个为例说明，然此非用以限制本发明。例如，于一实施方面中，第一芯片106的数量可以是单个，而第二芯片108的数量可以是多个，第一芯片106堆栈于多个第二芯片108上；或者，在另一实施方面中，第一芯片106的数量可以是多个，而第二芯片108的数量可以是单个，多个第一芯片106堆栈于单个第二芯片108上；又或者，在另一实施方面中，第一芯片106的数量可以是多个，而第二芯片108的数量也可以是多个，多个第一芯片106堆栈于多个第二芯片108上。

综合上述，本实施例的第二基板的数量及设置位置具有多种型态，其可对应第一芯片的周缘部的任意位置设置。其中，周缘部可为第一芯片的周缘的任意部位，例如是第一芯片的转角部、二相邻侧、二相对侧或多侧。

以下以图7的流程图说明图1的半导体封装件100的制造方法。图7绘示依照本发明较佳实施例的半导体封装件的制造方法流程图。

于步骤S102中，提供如图1所示的第一基板102。

然后，于步骤S104中，提供如图1所示的第二基板104。

于步骤S104之前，半导体封装件100的制造方法更包括步骤：切割一大基板成为一小基板。其中，该大基板第二基板104被切割前的基板，该小基板第二基板104。通过切割方式，可得到各种不同尺寸、外型的第二基板104，避免过多基板废料产生。进一步地说，为配合第一芯片106的周缘部的设置位置及范围，可通过切割该大基板取得对应的第二基板104，不需另外制作特殊外形及特殊尺寸的基板，可节省工艺时间及成本；或者，以最小废料的切割方式，切割出不同尺寸、外型的第二基板104，经由不同设计的第一芯片106的周缘部去符合第二基板104，可避免过多基板废料产生。

然后，于步骤S106中，提供如图1所示的第一芯片106。

然后，于步骤S108中，提供如图1所示的第二芯片108。

然后，于步骤S110中，连接第一芯片106、第二芯片108、第一基板102及第二基板104。以下以步骤S1102至S1106来说明数种连接方式中的一种。

于步骤S1102中，设置图1所示的第二基板104于图1所示的第一基板102的上表面102c上。例如，以覆晶接合方式，结合第二基板104至第一基板102上。其中，第二基板104可以第3至6图的设置型态或其它设置型态设置于第一基板102上。

然后，于步骤S1104中，连接第一芯片106与第二芯片108。例如，以覆晶接合方式，结合第二芯片108至第一芯片106上。

然后，于步骤S1106中，以例如是覆晶接合方式，设置第一芯片106于第二基板104上，如此，相结合的第一芯片106与第二芯片108一并设于第二基板104上。其中，第一芯片106的周缘部106a的位置对应于第二基板104。至此，完成第一芯片106、第二芯片108、第一基板102及第二基板104的连接，然第一芯片106、第二芯片108、第一基板102及第二基板104的连接方式并不限于此。于其它实施方面中，在步骤S108之后，可先连接第一芯片106、第二芯片108及第二基板104；然后，再将第二基板104设于第一基板102上，使第一芯片106、第二芯片108及第二基板104一并设于第一基板102上。

步骤S110之后接着，进入步骤S112，以封装(package)技术，形成封装体118包覆第一芯片106、第二芯片108、第二基板104以及第一基板102的上表面102c。

在步骤S112中，将第一芯片106、第二芯片108、第一基板102及第二基板104放置于一封装模具的模穴(未绘示)内，然后抽出模穴内的空气，使模穴保持真空状态。在此情况下，高温液态的封装体材料可顺畅、快速地流至容置空间126、第一芯片106与第二基板104之间及第二基板104与第一基板102之间，以填满容置空间126、第一芯片106与第二基板104之间的空间、第二基板104与第一基板102之间的空间。然后，待高温液态的封装体材料冷却凝固后，即成为封装体118。

封装体118例如是封胶(molding compound)，其可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-based resin)、硅基树脂(silicone-based resin)或其它适当的包覆剂。封装体118亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成封装体118，例如是压缩成型(compression molding)、或注射成型(injection molding)。当然，封装体118亦可为其它介电材质，例如是高分子材料。

然后，对应第二基板104的座落区域，至少切割封装体118及第一基板102，以形成如图1所示的半导体封装件100。由于切割路径经过重迭的封装体118及第一基板102，因此封装体118的外侧面118s与第一基板102的外侧面102s大致上切齐，即大致上共平面，如图1所示。

本发明上述实施例的半导体封装件及其制造方法，具有多项特征，列举部份特征说明如下：

(1).半导体封装件的芯片到基板的电性路径短，可加速处理信号的效率。

(2).第二基板例如是中介层，第一芯片通过此中介层的导通孔结构电性连接于第一基板。相较于在芯片上制作导通孔，于中介层上制作导通孔在工艺上简化许多。

(3).由于第一芯片、第二芯片、第二基板由相同材料(即封装体)包覆，可降低半导体封装件的热膨胀量及翘曲量。

(4).通过切割方式，可得到各种不同尺寸、外型的第二基板，使基板的使用达到最大使用率，避免过多基板废料产生。

(5).可依据周缘部的设置区域，通过切割方式得到对应的第二基板，以符合各种周缘部的设置型态。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (16)

1.一种半导体封装件，包括：

一第一基板；

一第二基板，设于该第一基板上并定义一容置空间，该第二基板包括：

一基材，具有一贯孔；

一导通孔结构，形成于该贯孔内；及

一绝缘结构，隔离该导通孔结构与该基材；

一第一芯片，设于该第二基板上且具有一周缘部，该周缘部的位置对应于该第二基板；以及

一第二芯片，设于该第一芯片上且位于该容置空间内。

2.如权利要求1所述的半导体封装件，其中该容置空间与该第二基板的外侧隔离。

3.如权利要求1所述的半导体封装件，包括：

数个第二基板，分离地设置以定义该容置空间。

4.如权利要求1所述的半导体封装件，包括：

二第二基板，相对设置；

其中，该第一芯片具有二周缘部，该二周缘部相对，且该二周缘部的位置对应于该二第二基板。

5.如权利要求1所述的半导体封装件，包括：

二第二基板，相邻设置；

其中，该第一芯片具有二周缘部，该二周缘部相邻，且该二周缘部的位置对应于该二第二基板。

6.如权利要求1所述的半导体封装件，其中该周缘部定义该第一芯片的一转折外形。

7.如权利要求1所述的半导体封装件，其中该基材硅基材。

8.如权利要求1所述的半导体封装件，其中该第二基板中介层。

9.如权利要求1所述的半导体封装件，其中该基材具有相对的一第一面与一第二面，该导通孔结构延伸于该基材的该第一面与该基材的该第二面之间。

10.如权利要求1所述的半导体封装件，其中该基材具有相对的一第一面与一第二面，该第二基板更包括：

一第一介电层，形成于该基材的该第一面；

一第二介电层，形成于该基材的该第二面；

一第一导电层，形成于该第一介电层上且电性接触于该导通孔结构；以及

一第二导电层，形成于该第二介电层上且电性接触于该导通孔结构。

11.如权利要求1所述的半导体封装件，更包括：

一封装体，包覆该第一芯片、该第二芯片及该第二基板。

12.一种半导体封装件的制造方法，包括：

提供一第一基板；

提供一第二基板，其中该第二基板定义一容置空间且包括一基材、一导通孔结构及一绝缘结构，该基材具有一贯孔，该导通孔结构形成于该贯孔内，该绝缘结构隔离该导通孔结构与该基材；

提供一第一芯片，其中该第一芯片具有一周缘部；

提供一第二芯片；

连接该第一芯片、该第二芯片、该第一基板与该第二基板，其中该第二基板设于该第一基板上，该第一芯片设于该第二基板上，该第一芯片的该周缘部的位置对应于该第二基板，该第二芯片连接于该第一芯片上且位于该容置空间内；以及

形成一封装体包覆该第一芯片、该第二芯片及该第二基板。

13.如权利要求12所述的制造方法，其中于连接该第一芯片、该第二芯片、该第一基板及该第二基板的该步骤中更包括：

设置该第二基板于该第一基板上；

连接该第一芯片与该第二芯片；以及

设置该第一芯片于该第二基板上。

14.如权利要求12所述的制造方法，更包括：

切割一大基板成一小基板，其中该小基板该第二基板。

15.如权利要求12所述的制造方法，其中于提供该第二基板的该步骤更包括：

提供数个第二基板；

于连接该第一芯片、该第二芯片、该第一基板及该第二基板的该步骤中包括：

分离地设置该些第二基板于该第一基板上，其中该些第二基板定义该容置空间。

16.如权利要求1 5所述的制造方法，其中于提供该第一芯片的该步骤中，该第一芯片具有数个周缘部；于连接该第一芯片、该第二芯片、该第一基板及该第二基板的该步骤中，该些周缘部的位置对应于该些第二基板。

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