CN101894809A - 具有嵌入式连接基板的可堆栈式封装结构及其制造方法 - Google Patents

具有嵌入式连接基板的可堆栈式封装结构及其制造方法 Download PDF

Info

Publication number
CN101894809A
CN101894809A CN2009101454157A CN200910145415A CN101894809A CN 101894809 A CN101894809 A CN 101894809A CN 2009101454157 A CN2009101454157 A CN 2009101454157A CN 200910145415 A CN200910145415 A CN 200910145415A CN 101894809 A CN101894809 A CN 101894809A
Authority
CN
China
Prior art keywords
substrate
embedded connecting
line layer
chip
connecting substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2009101454157A
Other languages
English (en)
Inventor
赵兴华
李德章
梁心丞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN2009101454157A priority Critical patent/CN101894809A/zh
Publication of CN101894809A publication Critical patent/CN101894809A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Combinations Of Printed Boards (AREA)

Abstract

本发明关于一种具有嵌入式连接基板的可堆栈式封装结构及其制造方法。该封装结构包括一基板、一芯片、一第一嵌入式连接基板、一线路层及一防焊层。该基板具有一上表面、一下表面及至少一连接垫，该连接垫位于该上表面。该芯片位于该基板的上表面，该芯片电性连接该基板。该第一嵌入式连接基板包覆该基板的上表面及该芯片，该第一嵌入式连接基板包括至少一镀通孔，该镀通孔贯穿该第一嵌入式连接基板，且连接该基板的该连接垫。该线路层位于该第一嵌入式连接基板上，该镀通孔连接至该线路层，该线路层包括至少一焊垫。该防焊层位于该线路层上，且显露该焊垫。藉此，该封装结构具有较多的焊垫以供输入/输出之用，对一上封装结构的选择有较大的弹性，且其总厚度可减小。

Description

具有嵌入式连接基板的可堆栈式封装结构及其制造方法
技术领域
本发明是关于一种可堆栈式封装结构及其制造方法，详言之，是关于一种具有嵌入式连接基板的可堆栈式封装结构及其制造方法。
背景技术
参考图1，显示已知第一种可堆栈式封装结构的剖面示意图。该已知第一种可堆栈式封装结构1包括一基板11、一芯片12、数个条导线13、一封胶体14及数个焊球15。该基板11包括一第一表面111、一第二表面112、数个穿导孔113及数个输入/输出焊垫114。该些穿导孔113贯穿该基板11，该些输入/输出焊垫114位于该基板11的第一表面111的外围，且显露于该第一表面111。该芯片12位于该基板11的第一表面111。该些导线13电性连接该基板11及该芯片12。该封胶体14包覆部分该基板11、该芯片12及该些导线13。该些焊球15位于该基板11的第二表面112。
该已知第一种可堆栈式封装结构1的缺点如下。该些输入/输出焊垫114位于该基板11的第一表面111的外围，然而该芯片12及该封胶体14占去该基板11的大部分面积，使得该些输入/输出焊垫114的数量设计受限于较小的可利用面积大小，而无法堆栈另一需要较多输入/输出焊垫的封装结构于其顶端。
参考图2，显示已知第二种可堆栈式封装结构的剖面示意图。该已知第二种可堆栈式封装结构2包括一第一基板21、一第一芯片22、一底胶23、一介电层24、一第二基板25、数个条导线26、一封胶体27及数个焊球28。该第一基板21具有一第一表面211及一第二表面212。该第一芯片22位于该第一基板21上，且包括数个第一凸块221。该底胶23包覆该第一芯片22的该些第一凸块221。该介电层24位于该第一芯片22上。该第二基板25位于该介电层24上，且包括第一表面251、一第二表面252及数个输入/输出焊垫253，该第一表面251接触该介电层24，该些输入/输出焊垫253位于该第二表面252。该些导线26电性连接该第二基板25及该第一基板21。该封胶体27包覆该第一基板21的第一表面211、该第一芯片22、该介电层24、该第二基板25的第一表面251及该些导线26，且显露该第二基板25的输入/输出焊垫253。该些焊球28位于该第一基板21的第二表面212。
该已知第二种可堆栈式封装结构2的缺点如下。该封装结构2虽然可供具有全矩阵排列的焊球(Full Matrix Ball Out)的上封装结构堆栈，但需额外使用一介电层24置于该第一芯片22及该第二基板25之间，而使该封装结构2的厚度增加，并提高成本。
因此，有必要提供一种具有嵌入式连接基板的可堆栈式封装结构及其制造方法，以解决上述问题。
发明内容
本发明提供一种具有嵌入式连接基板的可堆栈式封装结构，其包括一基板、一芯片、一第一嵌入式连接基板、一线路层及一防焊层。该基板具有一上表面、一下表面及至少一连接垫，该连接垫位于该上表面。该芯片位于该基板的上表面，该芯片电性连接该基板。该第一嵌入式连接基板包覆该基板的上表面及该芯片，该第一嵌入式连接基板包括至少一镀通孔，该镀通孔贯穿该第一嵌入式连接基板，且连接该基板的该连接垫。该线路层位于该第一嵌入式连接基板上，该镀通孔连接至该线路层，该线路层包括至少一焊垫。该防焊层位于该线路层上，且显露该焊垫。
本发明更提供一种具有嵌入式连接基板的可堆栈式封装结构的制造方法，其包括以下步骤：(a)提供一基板，该基板具有一上表面、一下表面及至少一连接垫，该连接垫位于该上表面；(b)设置一芯片于该基板的上表面，该芯片电性连接该基板；(c)提供一第一嵌入式连接基板，该第一嵌入式连接基板位于该基板上；(d)压合该第一嵌入式连接基板，使该第一嵌入式连接基板包覆该基板的上表面及该芯片；(e)形成至少一镀通孔于该第一嵌入式连接基板内，该镀通孔贯穿该第一嵌入式连接基板，且连接该基板的该连接垫；(f)形成一线路层于该第一嵌入式连接基板上，该镀通孔连接至该线路层，该线路层包括至少一焊垫；(g)形成一防焊层于该线路层上，且显露该焊垫；及(h)形成数个焊球于该基板的下表面。
本发明又提供一种具有嵌入式连接基板的可堆栈式封装结构的制造方法，其包括以下步骤：(a)提供一具有嵌入式连接基板的封装结构，其包括一基板、一芯片、一第一嵌入式连接基板及一金属层，其中该基板具有一上表面、一下表面及至少一连接垫，该连接垫显露于该上表面，该芯片位于该基板的上表面，该芯片电性连接该基板，该第一嵌入式连接基板包覆该基板的上表面及该芯片，该金属层位于该第一嵌入式连接基板上；(b)形成至少一镀通孔于该第一嵌入式连接基板内，该镀通孔贯穿该第一嵌入式连接基板，且连接该基板的该连接垫；(c)移除部分该金属层，以形成一线路层于该第一嵌入式连接基板上，该镀通孔连接至该线路层，该线路层包括至少一焊垫；(d)形成一防焊层于该线路层上，且显露该焊垫；及(e)形成数个焊球于该基板的下表面。
藉此，该镀通孔及该线路层使该封装结构具有较多的输入/输出焊垫并可避免使用额外的介电层，且减少其总厚度。再者，以该第一嵌入式连接基板取代已知的底胶或封装体可减少工艺步骤与成本。此外，本发明的工艺可于大面积基板上进行，以提高产能效率。
附图说明
图1显示显示已知第一种可堆栈式封装结构的剖面示意图；
图2显示显示已知第二种可堆栈式封装结构的剖面示意图；
图3至图15显示本发明具有嵌入式连接基板的可堆栈式封装结构的制造方法的示意图；
图16显示本发明具有嵌入式连接基板的可堆栈式封装结构的第一实施例堆栈另一封装结构的示意图；
图17显示本发明具有嵌入式连接基板的可堆栈式封装结构的第二实施例的剖面示意图；及
图18显示本发明具有嵌入式连接基板的可堆栈式封装结构的第三实施例的剖面示意图。
主要组件符号说明：
1已知第一种可堆栈式封装结构
2已知第二种可堆栈式封装结构
3本发明具有嵌入式连接基板的可堆栈式封装结构的第一实施例
4本发明具有嵌入式连接基板的可堆栈式封装结构的第二实施例
5本发明具有嵌入式连接基板的可堆栈式封装结构的第三实施例
6封装结构
11基板
12芯片
13导线
14封胶体
15焊球
21第一基板
22第一芯片
23底胶
24介电层
25第二基板
26导线
27封胶体
28焊球
31基板
32覆晶芯片
33打线芯片
34第一嵌入式连接基板
35金属层
36镀通孔
37线路层
38防焊层
39焊球
41第二嵌入式连接基板
42穿孔
43晶种层
44导体层
45导电膏
111第一表面
112第二表面
113穿导孔
114输入/输出焊垫
211第一表面
212第二表面
221第一凸块
251第一表面
252第二表面
253输入/输出焊垫
311上表面
312下表面
313连接垫
314基板焊垫
321上表面
322下表面
323凸块
331导线
332胶体
351开口
371焊垫
372第一线路层
373第二线路层
374介电层
375导通孔
具体实施方式
参考图3至图15，显示本发明具有嵌入式连接基板的可堆栈式封装结构的制造方法的示意图。参考图3，提供一基板31，该基板31具有一上表面311、一下表面312、至少一连接垫313及至少一基板焊垫314，该连接垫313及该基板焊垫314位于该上表面311。参考图4，设置一芯片于该基板31的上表面311，该芯片电性连接该基板31。在本实施例中，该芯片为一覆晶芯片32，其包括一上表面321、一下表面322及数个凸块323，该些凸块323位于该下表面322，且该覆晶芯片32通过该些凸块323电性连接该基板31的基板焊垫314。然而，该芯片可为一打线芯片33，该打线芯片33通过数个条导线331电性连接该基板31的基板焊垫314，且利用一胶体332附着于该基板31，如图5所示。
参考图6，提供一第一嵌入式连接基板34，该第一嵌入式连接基板34位于该基板31上。在本实施例中，更提供一金属层35及一第二嵌入式连接基板41。该金属层35设置于该第一嵌入式连接基板34上。该第二嵌入式连接基板41位于该第一嵌入式连接基板34与该基板31之间。参考图7，压合该第一嵌入式连接基板34、该金属层35及该第二嵌入式连接基板41，使该第一嵌入式连接基板34及该第二嵌入式连接基板41包覆该基板31的上表面311及该芯片。较佳地，该第一嵌入式连接基板34及该第二嵌入式连接基板41的材质为二氟化铵树脂(Ammonium Bifluoride，ABF)、双马来亚醯胺(Bismaleimide，BT)、聚醯亚胺(Polyimide，PI)、液晶高分子(Liquid Crystal Polymer，LCP)或玻璃布基有环氧树脂(FR4，FR5)。可以理解的是，本发明可不使用该第二嵌入式连接基板41，直接以该第一嵌入式连接基板34压合即可。而且该第一嵌入式连接基板34及该第二嵌入式连接基板41的材质相同，压合后为具有高度兼容性。
接着，形成至少一镀通孔36(图11)于该第一嵌入式连接基板34及该第二嵌入式连接基板41内，该镀通孔36贯穿该第一嵌入式连接基板34及该第二嵌入式连接基板41，且连接该基板31的该连接垫313。在本实施例中，形成该镀通孔36的方法包括以下步骤。参考图8，移除部分该金属层35，以形成数个开口351，显露部分该第一嵌入式连接基板34。参考图9，利用激光或等效的其它钻孔方法移除部分该第一嵌入式连接基板34及该第二嵌入式连接基板41，以形成数个穿孔42，显露该基板31的该些连接垫313。参考图10，形成一晶种层43于该些穿孔42的孔壁。参考图11，形成一导体层44于该晶种层43上，且填满该穿孔42。然而，在其它应用中，该导体层44不填满该穿孔42(图12)，接着，形成一导电膏(Conductive Paste)45于该导体层44上，且填满该穿孔42(图13)。
参考图14，形成一线路层37于该第一嵌入式连接基板34上，该镀通孔36连接至该线路层37，该线路层37包括至少一焊垫371。在本实施例中，利用曝光显影的工艺移除部分该金属层35、部分该晶种层43及部分该导体层44，以形成该线路层37。然而，在其它应用中，可于提供该第一嵌入式连接基板34时，不提供该金属层35，而直接压合该第一嵌入式连接基板34，且于形成该镀通孔36后，移除部分该晶种层43及部分该导体层44，以形成该线路层37。参考图15，形成一防焊层38于该线路层37上，且显露该焊垫371。在本实施例中，更包括一进行金属表面处理的步骤。接着，形成数个焊球39于该基板31的下表面312。参考图16，在本实施例中，更包括一堆栈另一封装结构6的步骤。
然而，参考图17，在其它应用中，该线路层37更包括一第一线路层372、一第二线路层373、一介电层374及至少一导通孔375。该第一线路层372形成于该第一嵌入式连接基板34上，该第二线路层373形成于该第一线路层372上，该介电层374位于该第一线路层372及该第二线路层373之间，该导通孔375电性连接该第一线路层372及该第二线路层373。
再参考图15，显示本发明具有嵌入式连接基板的可堆栈式封装结构的第一实施例的剖面示意图。该具有嵌入式连接基板的可堆栈式封装结构3包括一基板31、一芯片、一第一嵌入式连接基板34、一线路层37、一防焊层38、数个焊球39及一第二嵌入式连接基板41。该基板31具有一上表面311、一下表面312及至少一连接垫313，该连接垫313位于该上表面311。该芯片位于该基板31的上表面311，该芯片电性连接该基板31。在本实施例中，该芯片为一覆晶芯片32，其包括一上表面321、一下表面322及数个凸块323，该些凸块323位于该下表面322，且该覆晶芯片32通过该些凸块323电性连接该基板31。
该第一嵌入式连接基板34及该第二嵌入式连接基板41包覆该基板31的上表面311及该芯片，该第一嵌入式连接基板34及该第二嵌入式连接基板41内包括至少一镀通孔36，该镀通孔36贯穿该第一嵌入式连接基板34及该第二嵌入式连接基板41，且连接该基板31的该连接垫313。该线路层37位于该第一嵌入式连接基板34上，该镀通孔36连接至该线路层37，该线路层37包括至少一焊垫371。该防焊层38位于该线路层37上，且显露该焊垫371。在本实施例中，该些焊球39位于该基板31的下表面312。该第二嵌入式连接基板41位于该第一嵌入式连接基板34与该基板31之间。
再参考图17，显示本发明具有嵌入式连接基板的可堆栈式封装结构的第二实施例的剖面示意图。本实施例的封装结构4与第一实施例的封装结构3(图15)大致相同，其中相同的组件赋予相同的编号。本实施例与第一实施例的不同处在于该线路层37的结构不同。在本实施例中，该线路层37更包括一第一线路层372、一第二线路层373、一介电层374及至少一导通孔375。该第一线路层372位于该第一嵌入式连接基板34上，该第二线路层373位于该第一线路层372上，该介电层374位于该第一线路层372及该第二线路层373之间，该导通孔375电性连接该第一线路层372及该第二线路层373。
参考图18，显示本发明具有嵌入式连接基板的可堆栈式封装结构的第三实施例的剖面示意图。本实施例的封装结构5与第一实施例的封装结构3(图15)大致相同，其中相同的组件赋予相同的编号。本实施例与第一实施例的不同处在于该芯片的结构不同。在本实施例中，该芯片为一打线芯片33，该打线芯片33是通过数个条导线331电性连接该基板31，且利用一胶体332附着于该基板31。
藉此，该镀通孔36及该线路层37，使该封装结构3，4，5具有较多的输入/输出焊垫371，且减少其总厚度。再者，以该第一嵌入式连接基板取代已知的底胶或封装体可减少工艺步骤与成本。此外，本发明的工艺可于大面积基板上进行，以提高产能效率。
惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，习于此技术的人士对上述实施例进行修改及变化仍不脱本发明的精神。本发明的权利范围应如后述的权利要求书所列。

Claims (14)

1.一种具有嵌入式连接基板的可堆栈式封装结构，包括：
一基板，具有一上表面、一下表面及至少一连接垫，该连接垫位于该上表面；
一芯片，位于该基板的上表面，该芯片电性连接该基板；
一第一嵌入式连接基板，包覆该基板的上表面及该芯片，该第一嵌入式连接基板包括至少一镀通孔，该镀通孔贯穿该第一嵌入式连接基板，且连接该基板的该连接垫；
一线路层，位于该第一嵌入式连接基板上，该镀通孔连接至该线路层，该线路层包括至少一焊垫；及
一防焊层，位于该线路层上，且显露该焊垫。
2.如权利要求1的封装结构，其中该芯片为一覆晶芯片，其包括一上表面、一下表面及数个凸块，该些凸块位于该下表面，且该芯片通过该些凸块电性连接该基板。
3.如权利要求1的封装结构，其中该芯片为一打线芯片，该芯片通过数个条导线电性连接该基板，且利用一胶体附着于该基板。
4.如权利要求1的封装结构，其中该线路层包括一第一线路层、一第二线路层及一介电层，该第一线路层位于该第一嵌入式连接基板上，该第二线路层位于该第一线路层上，该介电层位于该第一线路层及该第二线路层之间。
5.如权利要求4的封装结构，其中该线路层更包括至少一导通孔，电性连接该第一线路层及该第二线路层。
6.如权利要求1的封装结构，更包括一第二嵌入式连接基板，位于该第一嵌入式连接基板与该基板之间。
7.一种具有嵌入式连接基板的可堆栈式封装结构的制造方法，包括：
(a)提供一基板，该基板具有一上表面、一下表面及至少一连接垫，该连接垫位于该上表面；
(b)设置一芯片于该基板的上表面，该芯片电性连接该基板；
(c)提供一第一嵌入式连接基板，该第一嵌入式连接基板位于该基板上；
(d)压合该第一嵌入式连接基板，使该第一嵌入式连接基板包覆该基板的上表面及该芯片；
(e)形成至少一镀通孔于该第一嵌入式连接基板内，该镀通孔贯穿该第一嵌入式连接基板，且连接该基板的该连接垫；
(f)形成一线路层于该第一嵌入式连接基板上，该镀通孔连接至该线路层，该线路层包括至少一焊垫；
(g)形成一防焊层于该线路层上，且显露该焊垫；及
(h)形成数个焊球于该基板的下表面。
8.如权利要求7的方法，其中该步骤(b)中，该芯片为一覆晶芯片，其包括一上表面、一下表面及数个凸块，该些凸块位于该下表面，且该芯片通过该些凸块电性连接该基板。
9.如权利要求7的方法，其中该步骤(b)中，该芯片为一打线芯片，该芯片是通过数个条导线电性连接该基板，且利用一胶体附着于该基板。
10.如权利要求7的方法，其中该步骤(c)更提供一第二嵌入式连接基板，位于该第一嵌入式连接基板与该基板之间，该步骤(d)压合该第一嵌入式连接基板及该第二嵌入式连接基板。
11.如权利要求7的方法，其中该步骤(c)更提供一金属层，该步骤(d)压合该第一嵌入式连接基板及该金属层，该步骤(f)中移除部分该金属层，以形成该线路层。
12.如权利要求11的方法，其中该步骤(f)包括：
(f1)移除部分该金属层，以形成数个开口，显露部分该第一嵌入式连接基板；
(f2)利用激光移除部分该第一嵌入式连接基板，以形成数个穿孔，显露该基板的该些连接垫；
(f3)形成一晶种层于该些穿孔的孔壁；及
(f4)形成一导体层于该晶种层上。
13.如权利要求12的方法，其中该步骤(f4)后，更包括一形成一导电膏(Conductive Paste)于该导体层上，且填满该穿孔的步骤。
14.一种具有嵌入式连接基板的可堆栈式封装结构的制造方法，包括：
(a)提供一具有嵌入式连接基板的封装结构，其包括一基板、一芯片、一第一嵌入式连接基板及一金属层，其中该基板具有一上表面、一下表面及至少一连接垫，该连接垫显露于该上表面，该芯片位于该基板的上表面，该芯片电性连接该基板，该第一嵌入式连接基板包覆该基板的上表面及该芯片，该金属层位于该第一嵌入式连接基板上；
(b)形成至少一镀通孔于该第一嵌入式连接基板内，该镀通孔贯穿该第一嵌入式连接基板，且连接该基板的该连接垫；
(c)移除部分该金属层，以形成一线路层于该第一嵌入式连接基板上，该镀通孔连接至该线路层，该线路层包括至少一焊垫；
(d)形成一防焊层于该线路层上，且显露该焊垫；及
(e)形成数个焊球于该基板的下表面。
CN2009101454157A 2009-05-19 2009-05-19 具有嵌入式连接基板的可堆栈式封装结构及其制造方法 Pending CN101894809A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2009101454157A CN101894809A (zh) 2009-05-19 2009-05-19 具有嵌入式连接基板的可堆栈式封装结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2009101454157A CN101894809A (zh) 2009-05-19 2009-05-19 具有嵌入式连接基板的可堆栈式封装结构及其制造方法

Publications (1)

Publication Number Publication Date
CN101894809A true CN101894809A (zh) 2010-11-24

Family

ID=43103955

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101454157A Pending CN101894809A (zh) 2009-05-19 2009-05-19 具有嵌入式连接基板的可堆栈式封装结构及其制造方法

Country Status (1)

Country Link
CN (1) CN101894809A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102088015A (zh) * 2010-12-03 2011-06-08 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN102214626A (zh) * 2010-12-17 2011-10-12 日月光半导体制造股份有限公司 内埋式半导体封装件及其制作方法
CN104124221A (zh) * 2013-04-23 2014-10-29 万国半导体(开曼)股份有限公司 薄型功率器件及其制备方法
CN105280574A (zh) * 2014-07-16 2016-01-27 日月光半导体制造股份有限公司 元件嵌入式封装结构及其制造方法
CN106604567A (zh) * 2015-10-15 2017-04-26 日本特殊陶业株式会社 布线基板和其制造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102088015A (zh) * 2010-12-03 2011-06-08 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN102088015B (zh) * 2010-12-03 2013-03-06 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN102214626A (zh) * 2010-12-17 2011-10-12 日月光半导体制造股份有限公司 内埋式半导体封装件及其制作方法
CN102214626B (zh) * 2010-12-17 2014-09-17 日月光半导体制造股份有限公司 内埋式半导体封装件及其制作方法
CN104124221A (zh) * 2013-04-23 2014-10-29 万国半导体(开曼)股份有限公司 薄型功率器件及其制备方法
CN104124221B (zh) * 2013-04-23 2016-12-28 万国半导体(开曼)股份有限公司 薄型功率器件及其制备方法
CN105280574A (zh) * 2014-07-16 2016-01-27 日月光半导体制造股份有限公司 元件嵌入式封装结构及其制造方法
CN105280574B (zh) * 2014-07-16 2018-12-04 日月光半导体制造股份有限公司 元件嵌入式封装结构及其制造方法
CN106604567A (zh) * 2015-10-15 2017-04-26 日本特殊陶业株式会社 布线基板和其制造方法
CN106604567B (zh) * 2015-10-15 2019-09-17 日本特殊陶业株式会社 布线基板和其制造方法

Similar Documents

Publication Publication Date Title
CN102867800B (zh) 将功能芯片连接至封装件以形成层叠封装件
US8022553B2 (en) Mounting substrate and manufacturing method thereof
CN101276761A (zh) 制造配线基板的方法、制造半导体器件的方法及配线基板
US20100289133A1 (en) Stackable Package Having Embedded Interposer and Method for Making the Same
CN103493610A (zh) 刚性柔性基板及其制造方法
CN104517922B (zh) 层叠式封装结构及其制法
CN101894809A (zh) 具有嵌入式连接基板的可堆栈式封装结构及其制造方法
JP2009194079A (ja) 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
US9508677B2 (en) Chip package assembly and manufacturing method thereof
CN101355845B (zh) 具有导电凸块的基板及其工艺
CN105514053B (zh) 半导体封装件及其制法
CN100481420C (zh) 堆叠型芯片封装结构、芯片封装体及其制造方法
CN100438008C (zh) 高频集成电路封装构造及其制造方法
CN111261532A (zh) 一种低rdson三维堆叠集成封装结构及其制备方法
CN109661124A (zh) 一种ic载板新型表面处理方法
CN102774804A (zh) 具微机电元件的封装件及其制造方法
JP2008147266A (ja) 半導体装置及びその製造方法
CN203608451U (zh) Smt加法高密度封装多层线路板结构
KR100818080B1 (ko) 칩 스택 패키지
CN101958292B (zh) 印刷电路板、封装件及其制造方法
CN102738101A (zh) 半导体立体封装构造
JP5456970B2 (ja) 電子部品のパッケージング構造、及びこの構造を有する電子部品パッケージの製造方法
JP2007311766A (ja) 多層基板とその実装方法
US8416576B2 (en) Integrated circuit card
JP2006253167A (ja) キャビティ構造プリント配線板の製造方法及び実装構造

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20101124