TWI839179B - 半導體封裝以及其製造方法 - Google Patents

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Abstract

半導體封裝以及製造半導體封裝的方法。作為非限制性範例，本揭示的各種態樣提供半導體封裝以及其製造方法，其包括在其多個側上的屏蔽。

Description

半導體封裝以及其製造方法
本發明是有關於半導體封裝以及其製造方法。 相關申請的交叉引用 / 通過引用併入
本申請是2018年1月15日提交的名稱為"SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF"的美國專利申請第15/871,617號的部分接續案，美國專利申請第15/871,617號是2016年5月8日提交的名稱為"SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF"的美國專利申請第15/149,144號的部分接續案，美國專利申請第15/149,144號現在是美國專利第9,935,083號，其參考且主張2015年11月12日提交的名稱為"SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME"的韓國專利申請第10-2015-0159059號的優先權，並要求該韓國專利申請案的權益，其全部內容通過引用併入本文。
目前的半導體封裝和形成半導體封裝的方法是不能勝任的，例如導致成本過高、可靠性降低、不適當的屏蔽、太大的封裝尺寸等。通過將習知和傳統方法與如本申請案的其餘部分中參照附圖所闡述的本揭示進行比較，習知和傳統方法的其他限制和缺點對於本領域技術人士而言將變得顯而易見。
本揭示的各種態樣提供半導體封裝以及製造半導體封裝的方法。作為非限制性範例，本揭示的各種態樣提供半導體封裝以及其製造方法，其包括在其多個側上的屏蔽。
本以下論述通過提供示例來呈現本發明的各種態樣。此類示例是非限制性的，並且因此本揭示的各種態樣的範圍應不必受所提供的示例的任何特定特性限制。在以下論述中，用語“舉例來說”、“例如”和“示範性”是非限制性的且通常與“藉由示例而非限制”、“例如且不加限制”和類似者同義。
如本文使用的，“和/或”是指以“和/或”連接的列表中的任何一或多個項目。作為範例，“x和/或y”意味著三元素集合{(x), (y), (x, y)}中的任何元素。換句話說，“x和/或y”表示“x和y中的一或兩個”。作為另一範例，“x，y和/或z”是指七元素集合 {(x), (y), (z), (x, y), (x, z), (y, z), (x, y, z)}中的任何一元素。換句話說，“x，y和/或z”意思是“x，y和z中的一或多個”。
本文所使用的術語僅出於描述特定範例的目的，並不希望限制本揭示。如本文中所使用的，除非上下文另有清晰指示，否則單數形式也希望包含複數形式。將進一步理解的是，術語“包括”、“包含”、“具有”和/或“有”當在本說明書中使用時，指定所陳述特徵、整體、步驟、操作、元件和/或元件的存在，但是不排除一或多個其它特徵、整體、步驟、操作、元件、構件和/或其群組的存在或添加。
將理解的是，雖然本文中可使用術語第一、第二等來描述各種元件，但是這些元件不應受這些術語所限制。這些術語僅用於將一個部件、元件、區域、層和/或區段與另一者區分開。因此，舉例而言，在不脫離本揭示教示的情況下，下面討論的第一元件、第一構件或第一區段可被稱為第二元件、第二構件或第二區段。類似地，諸如“上方”、“下方”、“側”和類似者的種空間術語會被使用以用相對的方法來區別一元件與另一元件。然而，應該理解的是，構件可用不同方式定向，例如半導體裝置可側向轉動，預使得其“頂部”表面水平地面向並且其“側”表面垂直地面向，而不背離本揭示的教示。
在附圖中，為了清楚起見，疊層、區域和/或構件的厚度會被加以放大。因此，本揭示的範疇不應被此厚度或大小所限制。另外，在附圖中，相同的附圖標記在本文中指代相同的元件。用撇號(')元件符號的元件可以類似於沒有撇號的相應元件符號的元件。
亦將理解的是，當元件A被稱為“連接到”或“耦合到”元件B時，元件A可以直接連接到元件B或者間接連接到元件B(例如，中間元件C(和/或其他元件)可以在元件A和元件B之間)。
本揭示的某些實施例是有關於半導體封裝以及其製造方法。
用於交換信號的各種電子裝置以及以各種結構製造的多個半導體封裝整合在各種電子系統中，因此在電操作半導體封裝和電子裝置時會不可避免地產生電磁干擾(EMI)。
EMI通常可以定義為電場和磁場的合成輻射。EMI可以由在傳電材料和磁場中流動的電流形成的電場產生。
如果EMI是從半導體封裝和密集封裝在主板上的電子裝置產生的，則其他相鄰的半導體封裝可能直接或間接地受到EMI的影響並且可能被損壞。
本揭示的各種態樣方面提供了半導體封裝及其製造方法，其可以通過在基板的兩個表面上形成模製物來防止翹曲並且可以通過形成為覆蓋模製物和基板的EMI屏蔽層來屏蔽電磁干擾(EMI)。
根據本揭示的態樣，提供了一種半導體封裝，其包括：基板，具有第一表面和與第一表面相對的第二表面；至少一第一電子裝置，其形成在第一表面上並電連接到基板；第一模製物，其形成在第一表面上以覆蓋第一電子裝置；第二模製物，其形成為覆蓋第二表面；多個第一傳導凸塊，其形成在第二表面上並電連接到基板並穿過第二模製物；電磁干擾(EMI)屏蔽層，其形成為圍繞基板的表面、第一模製物和第二模製物以與第一傳導凸塊間隔開；多個第二傳電凸塊形成在第二模製物的一個表面上以分別電連接到多個第一傳導凸塊。
根據本揭示的另一態樣，提供了一種製造半導體封裝的方法，半導體封裝包括：基板，具有第一表面和與第一表面相對的第二表面；至少一第一電子裝置，其形成在第一表面上並電連接到基板；以及多個第一傳導凸塊，其形成在第二表面上且電連接至基板，該方法包括：在第一表面上形成第一模製物以覆蓋第一電子裝置並在第二表面上形成第二模製物以覆蓋第一傳導凸塊，研磨第二模製物以將多個第一傳導凸塊暴露到外部，形成多個第二傳導凸塊，其分別電連接到暴露的多個第一導電凸塊，在第二模製物下方放置夾具以圍繞多個第二傳導凸塊，並形成EMI屏蔽層以覆蓋基板、第一模製物和第二模製物的表面，其經由夾具暴露在外面。
根據本揭示的另一態樣，提供了一種製造半導體封裝的方法，半導體封裝包括：基板，具有第一表面和與第一表面相對的第二表面；至少一第一電子裝置，其形成在第一表面上並電連接到基板；以及多個第一傳導凸塊，其形成在第二表面上且電連接至基板，該方法包括：在第一表面上形成第一模製物以覆蓋第一電子裝置並在第二表面上形成第二模製物以覆蓋第一傳導凸塊，研磨第二模製物以將多個第一傳導凸塊暴露到外部，形成EMI屏蔽層以完全覆蓋基板、第一模製物和第二模製物的表面，在EMI屏蔽層中形成多個暴露孔以將多個第一傳導凸塊暴露到外部，並形成多個第二傳導凸塊，其分別通過多個暴露孔電連接到暴露的多個第一傳導凸塊。
在一範例中，一種製造方法可包括提供基板，其包括：基板頂部表面，其具有基板頂部第一襯墊和基板頂部第二襯墊；基板底部表面，其具有基板底部第一襯墊和基板底部第二襯墊；以及基板橫向表面。該方法亦可包括將第一電子裝置附接至基板頂部表面，第一電子裝置被耦合至基板頂部第一襯墊且包括：第一裝置第一表面，其面對基板頂部表面；第一裝置橫向表面；以及第一裝置第二表面，其背對基板頂部表面。該方法亦可包括將第一被動構件耦合至基板頂部第二襯墊，以及施加第一囊封物以囊封基板頂部表面、第一被動構件以及第一電子裝置的，其中第一囊封物具有第一囊封物頂部表面以及第一囊封物橫向表面。該方法亦可包括將第二電子裝置附接至基板底部表面，第二電子裝置被耦合至基板底部第一襯墊且包括：第二裝置第一表面，其面對基板底部表面；第二裝置橫向表面；以及第二裝置第二表面，其背對基板底部表面。該方法亦可包括提供第一外部互連，其被耦合至基板底部第二襯墊，以及施加第二囊封物以囊封基板底部表面以及第二電子裝置，第二囊封物包括第二囊封物橫向表面。在一範例中，該方法還可包括第一電磁干擾(EMI)屏蔽以作為一疊層，其至少包圍：第一囊封物頂部表面、第一囊封物橫向表面以及基板橫向表面，其中第一EMI屏蔽與外部互連間隔開。在相同或另一範例中，方法亦可包括施加電磁干擾(EMI)屏蔽，其圍繞第二裝置的周邊、與第二囊封物接觸以及不包括薄板金屬。
在一範例中，半導體封裝可包括基板，其具有：基板頂部表面，其具有基板頂部第一襯墊和基板頂部第二襯墊；基板底部表面，其具有基板底部第一襯墊和基板底部第二襯墊；以及基板橫向表面。封裝亦可包括第一電子裝置，其在基板頂部表面上且被耦合至基板頂部第一襯墊，第一電子裝置包括：第一裝置第一表面，其面對基板頂部表面；第一裝置橫向表面；以及第一裝置第二表面，其背對基板頂部表面。封裝亦可包括被耦合至基板頂部第二襯墊的第一被動構件以及囊封基板頂部表面、被動構件以及第一電子裝置的第一囊封物，第一囊封物具有第一囊封物頂部表面以及第一囊封物橫向表面。封裝亦可包括第二電子裝置，其在基板底部表面上且被耦合至基板底部第一襯墊，第二電子裝置包括：第二裝置第一表面，其面對基板底部表面；第二裝置橫向表面；以及第二裝置第二表面，其背對基板底部表面。封裝亦可包括被耦合至基板底部第二襯墊且包括第一外部互連高度的第一外部互連以及囊封基板底部表面以及第二電子裝置的第二囊封物，第二囊封物包括：第二囊封物橫向表面以及第二囊封物高度，其中第一外部互連高度比第二囊封物高度突出的更遠。封裝還可包括第一電磁干擾(EMI)屏蔽，其至少包圍：第一囊封物頂部表面、第一囊封物橫向表面以及基板橫向表面，其中第一EMI屏蔽與外部互連間隔開。
在一範例中，一種製造方法可包括：提供基板，其具有：基板頂部表面，其包括基板頂部第一襯墊和基板頂部第二襯墊；基板底部表面，其包括基板第三襯墊和基板互連襯墊；以及基板橫向側；提供第一裝置，其在基板頂部表面上且被耦合至所述基板頂部第一襯墊，第一裝置包括：第一裝置底部表面，其面對基板頂部表面；第一裝置橫向表面；以及背對基板頂部表面的第一裝置頂部表面；提供第二裝置構件，其被耦合至基板頂部第二襯墊；提供第一囊封物，其囊封基板頂部表面、第一裝置以及第二裝置，第一囊封物具有第一囊封物頂部表面以及第一囊封物橫向表面；將第三裝置附接至基板底部表面上的基板第三襯墊，第三裝置包括：第三裝置頂部表面，其面對基板底部表面；第三裝置橫向表面；以及背對基板底部表面的第三裝置底部表面；提供第一互連，其在所述基板底部表面上並且被耦合至基板互連襯墊，第一互連包括互連突出區段並且向半導體封裝提供外部介面；施加第二囊封物，其囊封基板底部表面、至少部分第三裝置以及第一互連，第二囊封物包括第二囊封物底部表面以及第二囊封物橫向表面；互連突出區段突出通過第二囊封物底部表面；第一裝置、第二裝置或第三裝置中的至少一者是電子裝置；以及第一裝置、第二裝置或第三裝置中的至少一者是被動構件。
在一範例中，一種半導體封裝可包括：基板，其包括：基板頂部表面，其包括基板頂部第一襯墊和基板頂部第二襯墊；基板底側表面，其包括基板第三襯墊和基板互連襯墊；以及基板橫向表面；第一裝置，其在基板頂側上且被耦合至基板頂部第一襯墊，第一裝置包括：第一裝置底部表面，其面對基板頂部表面；第一裝置橫向側；以及背對基板頂部表面的第一裝置頂部表面；第二裝置構件，其被耦合至基板頂部第二襯墊；第一囊封物，其囊封基板頂部表面、第一裝置以及第二裝置，第一囊封物具有第一囊封物頂部表面以及第一囊封物橫向表面；第三裝置，其在基板底部表面上且被耦合至基板第三襯墊，第三裝置包括：第三裝置頂部表面，其面對基板底部表面；第三裝置橫向表面；以及背對基板底部表面的第三裝置底部表面；第一互連，其在基板底部表面上並且被耦合至基板互連襯墊，第一互連包括互連突出區段並且向半導體封裝提供外部介面；第二囊封物，其囊封基板底部表面、至少部分第三裝置以及第一互連，第二囊封物包括第二囊封物底部表面以及第二囊封物橫向表面；第一電磁干擾(EMI)屏蔽，其至少包圍第一囊封物頂部表面、第一囊封物橫向表面以及基板橫向表面；其中第三裝置底部表面從第二囊封物暴露；互連突出區段突出通過第二囊封物底部表面；第一裝置、第二裝置或第三裝置中的至少一者是電子裝置；以及第一裝置、第二裝置或第三裝置中的至少一者是被動構件。
在一範例中，一種方法可包括包括提供附接至基板的上方裝置，基板具有附接有上方裝置的基板頂側、基板橫向表面以及與基板頂側相對的基板底側；上方裝置具有附接到基板頂側的上方裝置底側、上方裝置橫向表面以及與上方裝置底側相對的上方裝置頂側；提供第一囊封物，其囊封基板頂側和上方裝置頂側；提供附接至基板底側的下方裝置，下方裝置包括具有耦合至基板底部表面的凸塊的下方裝置頂側、下方裝置橫向表面以及與基板底側相對的下方裝置底側；提供第一互連，其附接至基板底側且從下方裝置橫向位移；提供第二囊封物，其囊封基板底側、下方裝置以及第一互連；以及提供第一電磁干擾(EMI)屏蔽，其包圍第一囊封物頂部表面的至少一部分以及第一囊封物橫向表面的一部分，其中下方裝置底部表面從第二囊封物暴露；上方裝置橫向表面在垂直方向上大於下方裝置橫向表面；上方裝置或下方裝置的至少一者是電子裝置；以及上方裝置或下方裝置的至少一者是被動構件。
如上所述，在根據本揭示的半導體封裝及其製造方法中，可以通過在基板的兩個表面上形成模製物來防止翹曲，並且可以通過形成EMI屏蔽層以覆蓋模製物和基板的EMI屏蔽層來屏蔽電磁干擾（EMI）。
下面參考附圖詳細描述本公開的其他實施例、特徵和優點，以及本公開的各種實施例的結構和操作。
參見圖1，示出了圖示根據本公開的實施例的半導體封裝的截面圖。
如圖1中所示，半導體封裝100包括基板110、第一電子裝置120、第二電子裝置130、第一模製物140、第二模製物150、第一傳導凸塊160、第二傳導凸塊170和電磁干擾（EMI）屏蔽層180。
基板110由面板成形，其具有第一表面110a和與第一表面110a相對的第二表面110b。此處，基板110的第一表面110a可以是頂表面，並且第二表面110b可以是底表面，反之亦然。基板110包括形成在第一表面110a上的多個第一線圖案111和形成在第二表面110b上的多個第二線圖案112。另外，基板110還可包括多個傳導圖案113，其電連接形成在基板110的第一表面110a上的第一線圖案111和形成在第二表面110b上的第二線圖案112。傳導圖案113可以被配置為穿透基板110的第一表面110a和第二表面110b之間或者部分地穿透以連接由多個層形成的多個線圖案。也就是說，在基板110是單層的情況下，傳導圖案113可以直接連接第一線圖案111和第二線圖案112，或者可以使用額外的線圖案來將第一線圖案111和第二線圖案112連接。也就是說，基板110的第一線圖案111、第二線圖案112和傳導圖案113可以以各種結構和類型實現，但是本公開的態樣不限於此。
第一電子裝置120安裝在基板110的第一表面110a上以電連接到基板110的第一線圖案111。第一電子裝置120可包括半導體晶粒121和被動構件122，可以根據半導體封裝100的類型以各種方式修改，但是本公開的態樣不限於此。在以下描述中，將透過舉例描述包括兩個半導體晶粒121和兩個被動構件122的第一電子裝置120。另外，半導體晶粒121以覆晶型式形成，並且可以安裝成使得半導體晶粒121的傳導凸塊焊接到基板110的第一線圖案111。半導體晶粒121可以包括接合襯墊並且可以透過線接合連接到第一線圖案111。然而，本公開不將半導體晶粒121和第一線圖案111之間的連接關係限制為在此公開的連接關係。
第二電子裝置130安裝在基板110的第二表面110b上，以電連接到形成在基板110上的第二線圖案112。圖示了由單個半導體晶粒組成的第二電子裝置130。然而，第二電子裝置130可以由多個半導體晶粒組成，或者可以進一步包括被動構件，但是本公開的態樣不限於此。
第一模製物140可以形成在基板110的第一表面110a上，以覆蓋安裝在基板110的第一表面110a上的第一電子裝置120。第一模製物140可以由通用的模製化合物樹脂製成，例如環氧基樹脂，但是本公開的範圍不限於此。第一模製物140可以保護第一電子裝置120免受外部環境的影響。
第二模製物150可以形成在基板110的第二表面110b上，以覆蓋安裝在基板110的第二表面110b上的第二電子裝置130。第二模製物150將形成在基板110的第二表面110b上的第一傳導凸塊160暴露於外部，同時完全覆蓋第二電子裝置130。第二模製物150和第一傳導凸塊160可以具有相同的高度。第二模製物150和第一模製物140可以由相同的材料製成。第二模製物150可以保護第二電子裝置130免受外部環境的影響。
第一傳導凸塊160可以包括形成在基板110的第二表面110b上的多個第一傳導凸塊，以電連接到形成在基板110上的第二線圖案112。第一傳導凸塊160被配置為其側面部分被第二模製物150包圍，並且其底表面的部分透過第二模製物150暴露於外部。暴露的第一傳導凸塊160電連接到第二傳導凸塊170。也就是說，第一傳導凸塊160電連接形成在基板110上的第二傳導凸塊170和第二線圖案112。第一傳導凸塊160可以包括傳導柱、銅柱、傳導球或銅球，但是本公開的態樣不是限於此。
第二傳導凸塊170可以形成在第二模製物150的底表面上，以電連接到透過第二模製物150暴露到外部的第一傳導凸塊160。在將半導體封裝100安裝在諸如主板的外部裝置上的情況下，第二傳導凸塊170可用於將半導體封裝100電連接到外部裝置。
除了第二模製物150的底表面之外，EMI屏蔽層180可以形成為足以完全覆蓋半導體封裝100的預定厚度。也就是說，EMI屏蔽層180形成為覆蓋所有半導體封裝100的頂表面和四個側面表面。另外，EMI屏蔽層180可以由傳導材料製成，並且可以電連接到半導體封裝100的地線或外部接地。EMI屏蔽層180可以屏蔽被感應至半導體封裝100（或由半導體封裝100產生）的EMI。此外，半導體封裝100可以包括第一和第二模製物140和150，以覆蓋基板110的第一和第二表面110a和110b兩者，從而防止半導體封裝100的翹曲，這可能在僅在基板110的一個表面上形成模製物時發生。
參見圖2，示出用於說明製造圖1中所示的半導體封裝的方法的流程圖。如圖2中所示，製造半導體封裝100的方法（S10）包括形成模製物（S11）、研磨第二模製物（S12）、形成第二傳導凸塊（S13）、放置夾具（S14）和形成EMI屏蔽層（S15）。
參見圖3A至圖3E，示出了用於製造圖2所示的半導體封裝的方法的各個步驟的截面圖。
首先，在形成模製物（S11）之前，將第一電子裝置120安裝在基板110的第一表面110a上以電連接到第一線圖案111，將第二電子裝置130安裝在基板110的第二表面110b上以電連接到第二線圖案112，並且多個第一傳導凸塊160接著形成在基板110的第二表面110b上以電連接到第二線圖案112。
如圖3A所示，在模製物（S11）的形成中，第一模製物140形成為覆蓋基板110的第一表面110a和第一電子裝置120，並且第二模製物150形成為覆蓋基板110的第二表面110b、第二電子裝置130和多個第一傳導凸塊160。第一模製物140和第二模製物150可以同時形成。例如，放置模具以圍繞包括第一電子裝置120、第二電子裝置130和第一傳導凸塊160的基板110，並且將模製樹脂注入模具中的空間，從而同時形成第一模製物140和第二模製物150。此處，在第一電子裝置120、第二電子裝置130、第一傳導凸塊160和基板110與模具的內表面間隔開以便不接觸模具的內表面的狀態下，將模製樹脂注入模具中，從而形成第一模製件140和第二模製件150。也就是說，第一模製物140形成為完全覆蓋基板110的第一表面110a和第一電子裝置120，並且第二模製物150形成為完全覆蓋基板110的第二表面110b、第二電子裝置130和第一傳導凸塊160。
如圖3B所示，在第二模製物（S12）的研磨中，研磨第二模製物150的底表面以將第一傳導凸塊160暴露到第二模製物150的外部。也就是說，在第二模製物150的研磨中（S12），研磨第二模製物150以將第一傳導凸塊160暴露到外部。此時，第一傳導凸塊160的底部也可以被部分研磨。第一傳導凸塊160的底表面和第二模製物150的底表面可以是共平面的。另外，第二電子裝置130可以位於第二模製物150內，並且第二電子裝置130可以例如不暴露於外部。可以使用例如鑽石研磨機及其等效物進行研磨，但是本公開的態樣不限於此。
如圖3C所示，在形成第二傳導凸塊（S13）時，多個第二傳導凸塊170形成為電連接到在第二模製物的研磨中（S12）分別暴露於外部的多個第一傳導凸塊160。可以使用落球、網版印刷、電鍍、真空蒸發、鍍覆及其等效物中之一者來形成第二傳導凸塊170，但是本公開的態樣不限於此。另外，第二傳導凸塊170可以由金屬材料製成，例如鉛/錫（Pb/Sn）或無鉛Sn，以及它們的等效物，但是本公開的態樣不限於此。
如圖3D所示，在放置夾具（S14）時，裝載且放置夾具10以覆蓋第二模製物150的底表面150b。夾具10以大致矩形框架成形並且可具有內部空間11，該內部空間11具有頂部到底部方向上的預定深度和沿外圓周向外延伸預定長度的平面部分12。平面部分12可以與第二模製物150的底表面150b的外圓周接觸然後被固定，形成在第二模製物150的底表面150b上的第二傳導凸塊170可以插入到內部空間11。也就是說，在放置夾具（S14）時，夾具10被放置以覆蓋第二模製物150的底表面150b，並且第一模製物140、基板110的側面表面和第二模製物150的側面表面暴露於外部。
如圖3E所示，在形成EMI屏蔽層（S15）時，在放置夾具（S14）時暴露於外部之第一模製物140、基板110的側面表面和第二模製物150的側面表面上形成EMI屏蔽層180。除了由夾具10覆蓋的第二模製物150的底表面150b之外，EMI屏蔽層180形成為完全覆蓋所有第一模製物140、基板110的側面表面和第二模製物150的側面表面。也就是說，除了半導體封裝100的底表面之外，EMI屏蔽層180形成為完全覆蓋半導體封裝100的四個側面表面和頂表面。EMI屏蔽層180可以透過電漿沉積或噴塗而形成預定厚度，但是本公開的態樣不限於此。另外，在形成EMI屏蔽層（S15）之後，為了去除在由傳導材料製成的EMI屏蔽層180的形成中產生的金屬殘留物，可以進一步進行清潔。另外，在形成EMI屏蔽層180並執行清潔之後，分離位於第二模製物150下方的夾具10以完成具有EMI屏蔽層180的半導體封裝100。在圖3A至圖3E，雖然製造的是單個半導體封裝100，但是可以在基板110上形成多個半導體封裝，然後透過單一化製程將其分成離散的半導體封裝100。
參見圖4，示出了根據本公開另一實施例的半導體封裝的截面圖。
如圖4所示，半導體封裝200包括基板110、第一電子裝置120、第二電子裝置130、第一模製物140、第二模製物150、第一傳導凸塊160、第二傳導凸塊170和EMI屏蔽層280。包括基板110、第一電子裝置120、第二電子裝置130、第一模製物140、第二模製物150、第一傳導凸塊160和第二傳導凸塊170之半導體封裝200具有與圖1中所示的半導體封裝100相同的構造。因此，半導體封裝200的以下描述將集中於EMI屏蔽層280，其是與圖1中所示的半導體封裝100不同的特徵。
EMI屏蔽層280形成為覆蓋半導體封裝200的頂表面、四個側面表面和底表面至預定厚度，並且可以將第二傳導凸塊170暴露到外部。也就是說，除了第二傳導凸塊170之外，EMI屏蔽層280可以形成為完全覆蓋半導體封裝200。此外，EMI屏蔽層280可以由傳導材料製成並且可以電連接到半導體封裝200的地線或外部接地。
EMI屏蔽層280可包括多個暴露孔280a。第二傳導凸塊170可以通過暴露孔280a暴露於EMI屏蔽層280的外部。也就是說，EMI屏蔽層280的暴露孔280a可以定位成對應於第二傳導凸塊170。
另外，暴露孔280a可以具有比第二傳導凸塊170的直徑更大的寬度。也就是說，EMI屏蔽層280可以藉由暴露孔280a而與第二傳導凸塊170隔開預定距離（d），並且可以與由傳導材料製成的第二傳導凸塊170電斷開。此處，在第二模製物150中圍繞第二傳導凸塊170的部分可以暴露於EMI屏蔽層280的暴露孔280a的外部。
除了作為外部端子的第二傳導凸塊170之外，EMI屏蔽層280形成為覆蓋半導體封裝200的所有表面，從而屏蔽由半導體封裝200引起的（或在其上感應的）EMI。
圖4所示的半導體封裝200包括藉由圖2所示的半導體封裝製造方法所製造。參見圖5A和5B，示出了藉由圖2所示的半導體封裝製造方法來製造圖4中所示的半導體封裝的方法中的各個步驟的截面圖。在下文中，將參考圖2、5A和圖5B來描述製造半導體封裝200的方法。
如圖2所示，製造半導體封裝200的方法（S10）包括形成模製物（S11）、研磨第二模製物（S12）、形成第二傳導凸塊（S13）、放置夾具（S14）和形成EMI屏蔽層（S15）。此處，模製物的形成（S11）、第二模製物的研磨（S12）和第二傳導凸塊的形成（S13）與圖3A至3C中所示的半導體封裝100的製造方法中的相應步驟相同。因此，以下對半導體封裝200的製造方法（S10）的描述將集中於夾具的放置（S14）和EMI屏蔽層的形成（S15），這些是參見圖5A和5B而與圖3A至3C所示的製造半導體封裝的方法不同的特徵。
如圖5A所示，在放置夾具（S14）時，裝載且放置夾具20以覆蓋第二模製物150的底部。如圖6所示，夾具20以大致矩形的框架成形並且可以具有多個凹槽21，凹槽21具有從上到下的方向的深度。夾具20可以包括多個凹槽21，其對應於半導體封裝200的第二傳導凸塊170，並且第二傳導凸塊170可以分別插入多個凹槽21中。也就是說，第二傳導凸塊170可以被夾具20圍繞。此處，為了允許第二傳導凸塊170進入夾具20的多個凹槽21中，多個凹槽21優選地具有大於第二傳導凸塊170的直徑。
另外，夾具20以矩形環成形，其中心部分由中心形成的孔22開放。也就是說，不相鄰第二傳導凸塊170（或不緊鄰第二傳導凸塊170）之第二模製物150的底表面150b的中心部分透過夾具20的孔22暴露到外部。EMI屏蔽層280也可以透過夾具20的孔22形成在半導體封裝200的底表面上。
在放置夾具（S14）時，將夾具20放置在第二模製物150下方以覆蓋第二傳導凸塊170，並將第一模製物140、基板110和第二模製物150暴露到外部。
如圖5B中所示，在形成EMI屏蔽層（S15）時，EMI屏蔽層280形成在放置夾具（S14）時暴露於外部之第一模製物140、基板110和第二模製物150上。也就是說，在形成EMI屏蔽層（S15）時，使用夾具20作為遮罩，除了第二傳導凸塊170之外，形成EMI屏蔽層280以覆蓋半導體封裝200的頂表面、四個側面表面和底表面。EMI屏蔽層280可以透過電漿沉積或噴塗形成為預定厚度，但是本公開的態樣不限於此。另外，在形成EMI屏蔽層（S15）之後，為了去除在由傳導材料製成的EMI屏蔽層280的形成中產生的金屬殘留物，可以進一步進行清潔。另外，在形成EMI屏蔽層280且執行清潔之後，分離位於第二模製物150下方的夾具20以完成具有EMI屏蔽層280的半導體封裝200。此外，一旦夾具20被分離，由於EMI屏蔽層280沒有形成在由夾具20圍繞的第二傳導凸塊170上和圍繞第二傳導凸塊170的部分上，所以暴露第二傳導凸塊170的暴露孔280a設置在EMI屏蔽層280中。然後，EMI屏蔽層280可以透過暴露孔280a與第二傳導凸塊170電斷開，並且可以與第二傳導凸塊170隔開預定距離（d）。
參見圖7，示出了根據本公開另一實施例用於製造圖4所示的半導體封裝的方法的流程圖。如圖7所示，製造半導體封裝200的方法（S20）包括形成模製物（S11）、研磨第二模製物（S12）、形成EMI屏蔽層（S23）、形成暴露孔（S24）和形成第二傳導凸塊（S25）。此處，圖7所示的模製物（S11）的形成和第二模製物（S12）的研磨與圖2、3A和3B所示的半導體封裝100的製造方法中的相應步驟相同。
參見圖8A至8C，示出了圖7所示的形成EMI屏蔽層（S23）、形成暴露孔（S24）和形成第二傳導凸塊（S25）的步驟的截面圖。因此，將參考圖7和8A至8C來描述製造半導體封裝200的方法（S20）。
如圖8A所示，在形成EMI屏蔽層（S23）時，形成EMI屏蔽層280以完全覆蓋基板110、第一模製物140和第二模製物150。EMI屏蔽層280可以藉由電漿沉積或噴塗形成預定厚度，但是本公開的態樣不限於此。
如圖8B所示，在形成暴露孔（S24）時，可以部分地去除EMI屏蔽層280以將第一傳導凸塊160暴露到外部。也就是說，透過在EMI屏蔽層280中形成多個暴露孔280a，第一傳導凸塊160暴露到外部。EMI屏蔽層280的多個暴露孔280a透過蝕刻或雷射去除EMI屏蔽層280的一部分而形成。另外，可以通過本領域已知的任何製程來執行形成暴露孔280a，只要EMI屏蔽材料可以以期望的圖案圖案化，但不限於如本文所公開的蝕刻或雷射。如圖8B所示，每個暴露孔280a的寬度（d1）優選地大於每個第一傳導凸塊160的直徑（d2）。為了在稍後描述的將第一傳導凸塊160與第二傳導凸塊170電斷開，暴露孔280a優選地形成為具有足夠大的寬度（即，d1）。另外，在形成暴露孔280a之後，可以進一步執行用於去除金屬殘留物的清潔製程。
如圖8C所示，在形成第二傳導凸塊（S25）時，第二傳導凸塊170形成為透過暴露孔280a電連接到暴露於外部的第一傳導凸塊160。第二傳導凸塊170優選地形成為具有比暴露孔280a的寬度（d1）更大的直徑（d3）。也就是說，第二傳導凸塊170可以與EMI屏蔽層280隔開預定距離，以與EMI屏蔽層280電斷開。
圖9A示出了根據一個範例的半導體封裝900的截面圖。圖9B示出了圖9A的半導體封裝900的放大部分。半導體封裝900及其元件可以類似於本文所述的任何一個或多個其他半導體封裝或其對應元件，並且下面進一步描述半導體封裝900的特性。
半導體封裝900包括基板910，所述基板910具有基板頂表面911、基板底表面912和在它們之間的基板橫向表面913。基板910還包括在基板頂表面911處的基板頂部第一襯墊9111以及在基板底表面912處的基板底部第一襯墊9121。基板910可以類似於本文所述的任何基板，例如基板110。在相同或其它範例中，基板910可以包括再分佈結構（RDS），其具有介電材料的一個或多個介電層以及介於介電層之間和穿過介電層的一個或多個傳導層。這樣的傳導層可以定義襯墊、跡線和通孔，電訊號或電壓可以透過所述襯墊、跡線和通孔而穿越RDS在水平和垂直方向上分佈。
半導體封裝900還包括附接到基板頂表面911並且耦合到基板頂部第一襯墊9111的電子裝置920。電子裝置920可以包括一個或多個電晶體，並且可以包括微控制器裝置、射頻（RF）裝置、無線（WiFi、WLAN等）開關、功率放大器裝置、低雜訊放大器（LNA）裝置等。還可以存在可包括MEMS（微機電系統）裝置之電子裝置920的範例，其中MEMS裝置可以包括一個或多個換能器。電子裝置920包括面向基板頂表面911的裝置表面921、背離基板頂表面911的裝置表面922以及它們之間的裝置橫向表面923。在本範例中，電子裝置920包括在裝置表面921處具有凸塊的半導體晶粒，並且覆晶安裝到基板頂表面911上，使得這些凸塊中的一個接觸基板頂部第一襯墊9111。用語“凸塊”可以指代球形凸塊（例如焊料凸塊或焊料塗覆的銅芯凸塊）及/或可以指代金屬桿形凸塊（例如帶有或不帶有焊料尖端的銅柱）。在其他範例中，電子裝置920可以包括半導體晶粒，其非作用表面面向基板頂表面911並且具有一個或多個從其作用表面延伸到基板頂表面911處的一個或多個襯墊的線接合。還可以存在可包括封裝裝置之電子裝置920的範例，其中所述封裝裝置具有一個或多個半導體晶粒，並且可選地具有將這樣的一個或多個半導體晶粒耦合在一起的另一個基板，其中這樣的封裝裝置可以耦合到基板頂表面911處的一個或多個襯墊。
在本範例中，半導體封裝900還包括耦合到基板頂表面911的一個或多個被動構件，例如耦合到基板頂部第二襯墊9112的被動構件931。在一些範例中，這樣的一個或多個被動構件可以包括電容器、電感器及/或電阻器。儘管在本範例中，被動構件931被呈現為經由SMT接頭耦合到基板頂部第二襯墊9112的表面安裝技術（SMT）裝置，但是可以存在其他範例而使被動構件931可被不同地封裝或安裝，例如通過線鍵合或凸塊。
不同裝置和構件的若干配置可耦合到基板頂表面911。例如，除了電子裝置920和被動構件931之外，圖9示出了在基板頂表面911處耦合到基板910的電子裝置9201、電子裝置9202和被動構件932。電子裝置9201及/或電子裝置9202可以類似於參考電子裝置920所描述的不同裝置選項中的一個或多個。作為範例，電子裝置920可以包括微控制器裝置，而電子裝置9201可以包括MEMS設備，諸如陀螺儀、麥克風、壓力感測器或氣體感測器等。儘管示出電子裝置9201通過凸塊接合到基板頂表面910，但是可以存在電子裝置9201可以是線接合的其他實施例。此外，作為選項，電子裝置9202被示出經由線接合耦合到基板頂表面910，同時堆疊在電子裝置920的頂部上。被動構件932可以類似於被動構件931，並且被示出耦合到電子裝置920和電子裝置9201之間的基板頂表面911。
囊封物940在圖9示出，其囊封基板頂表面911以及與其耦合的所有元件，包括電子裝置920、9201和9202以及被動構件931和932。儘管本範例示出了囊封物940，其覆蓋這些裝置和構件的橫向表面和頂表面，但是可以存在這些裝置或構件中一個或多個的頂表面可以透過囊封物940而暴露的範例。
圖9還示出了附接到基板底表面912並且耦合到基板底部第一墊9121的電子裝置970。電子裝置970可以類似於參見電子裝置920描述的一個或多個不同裝置選項，並且包括面向基板底表面912的裝置表面971、背離基板底表面912的裝置表面972以及它們之間的裝置橫向表面973。在本範例中，電子裝置970包括在裝置表面971處具有凸塊的半導體晶粒，並且覆晶安裝到基板底表面912上，使得這些凸塊中的一個接觸基板底部第一襯墊9121。在其他範例中，電子裝置970可以包括半導體晶粒，其非作用表面面向基板底表面912，並且具有一個或多個從其作用表面延伸到基板底表面912處的一個或多個襯墊的線接合。還可以存在電子裝置970包括封裝裝置的範例，其中所述封裝裝置具有在其內部的一個或多個半導體晶粒，並且可選地具有將這樣的一個或多個半導體晶粒耦合在一起的另一個基板，其中這種封裝裝置可以耦合到基板底表面912處的一個或多個襯墊。
半導體封裝900還包括外部互連（例如外部互連980），被配置為將半導體封裝900介接或附接到外部裝置，例如連接到外部基板或較大電子設備的板部分。外部互連980耦合到基板910的基板底部第二襯墊9122，並且比電子裝置970的裝置表面972從基板底表面912更遠地突出。外部互連980被顯示為包括與基板底表面912相鄰的互連內部部分981以及設置成遠離基板底表面912的互連遠端部分982。儘管在本範例中互連內部部分981和互連遠端部分982都呈現為堆疊的傳導焊球，但是可以存在它們中一個或兩個可以是例如焊料囊封的銅或金屬芯球、或傳導桿鍍覆、線接合或以其他方式附接到基板底表面912之其他範例。作為另一種選項，外部互連980可以是單個傳導結構而不是堆疊的傳導結構，例如單個焊球，或單個傳導桿或柱。
囊封物950顯示在圖9，其囊封基板底表面912以及與其耦合的任何構件，包括電子裝置970和被動構件933。雖然本範例示出了覆蓋這種裝置和構件的橫向表面和底表面的囊封物950，但是可以存在一個或多個這樣的裝置或構件的底表面可以透過囊封物950而保持暴露之範例。囊封物950限制外部互連980，同時使外部互連980的遠端暴露並從囊封物底表面952突出。在一些示例中，囊封物950的材料可以類似於針對囊封物940描述的一種或多種材料。例如，囊封物940可以包括一層模製材料，並且囊封物940可以包括相同模製材料的層，無論是與囊封物940之層同時施加還是與囊封物940之層一體施加與否。
圖9B包括放大視圖，其呈現外部互連980相對於囊封物950的細節。如放大視圖中所見，囊封物950包括直通穿孔955，其揭示外部互連980的不同部分。例如，互連囊封部分985附接到基板底表面912且由囊封物950界定並與囊封物950接觸。互連暴露部分986被壓入直通穿孔955內並由囊封物950界定但與囊封物950分離。互連突出部分987不僅暴露於囊封物950，而且還比囊封物底表面952突出得更遠。
圖9還示出了電磁干擾（EMI）屏蔽960，其覆蓋囊封物頂表面942和囊封物940的囊封物橫向表面943以及基板910的基板橫向表面913。在本示例中，EMI屏蔽960還覆蓋囊封物950的囊封物橫向表面953。並且使至少一部分囊封物底表面952暴露，使得EMI屏蔽960保持與外部互連980間隔開。在本示例中，EMI屏蔽960包括一層連續保形塗層，其保形於各自的輪廓，包括在囊封物頂表面942、囊封物橫向表面943、基板橫向表面913和囊封物橫向表面953的任何表面不規則或粗糙及/或之間的任何表面不規則或粗糙。
半導體封裝900在本示例中還包括隔室屏蔽990，其可以是EMI屏蔽，其被配置為在包圍一個或多個構件（例如電子裝置970）的隔室區域內提供EMI保護。隔室屏蔽990包括沿著電子裝置970的周邊界定裝置橫向表面973之隔室橫向屏障991，並且還包括界定裝置表面972的隔室底部屏障992。
在一些示例中，隔室橫向屏障991可以是多個傳導桿，例如柱或線，無論是電鍍的、線接合的、焊接的還是以其他方式耦合的，它們排列成與電子裝置970的周邊的至少一部分相鄰的一列或多列。隔室底部屏障992覆蓋裝置表面972下方的區域並且接觸隔室橫向屏障991。隔室底部屏障992可以是金屬板或類似於EMI屏蔽960的保形塗層的保形塗層。在一些示例中，隔室底部屏障992可以是EMI屏蔽960的保形塗層的一部分，但是可以存在隔室底部屏障992可以獨立於及/或依序形成到EMI屏蔽960的其他範例。隔室橫向屏障991的傳導桿在囊封物底表面952處暴露，以允許與隔室底部屏障992接觸，並且如在本示例中所見，可以是突出通過囊封物底表面952，使得這種傳導桿突出的橫向部分可被隔室底部屏障992的材料覆蓋。
還可以存在這樣的示例，其中隔室屏蔽990的隔室橫向屏障991和隔室底部隔板992可以包括包圍電子裝置970的裝置表面972和裝置橫向表面973的單個連續材料片(例如金屬筒或覆蓋物)，或者諸如從電子裝置970的一側到另一側而線接合到基板底表面912的作為線框的一條或多條線。一些示例還可以包括類似於隔室屏蔽990屏蔽裝置的隔室屏蔽，或者除去電子裝置970或除了電子裝置970之外的裝置或構件。
圖10A至10C示出了半導體封裝的組裝件的各種初始階段，其類似於這裡描述的那些中的一個或多個，例如半導體封裝900（圖9、11）、半導體封裝1200（圖12至13）、半導體封裝1400（圖14至15）、半導體封裝1600（圖16至17）及/或半導體封裝1800（圖18）。圖10A呈現了在單一化之前的基板910，包括定義相鄰部分的多個部分，這些部分隨後可以單一化成單獨的封裝，諸如單元部分1011和單元部分1012。
在一些示例中，基板910可以是預先製備的並且可以包括層壓基板，諸如印刷電路板，並且可以是條帶或面板形式。在相同或其他示例中，基板910可以在其RDS的介電層之間包括芯層，例如玻璃纖維或其他剛性非傳導材料，以增加結構剛度。然而，可以存在其他示例，其中基板910可以是構建（build-up）基板而不是預先製備的，及/或可以是無芯的。在這樣的示例中，基板910的RDS的不同介電層和傳導層可以通過彼此分層和圖案化而構建，同時由位於基板底表面912下方的可移除載體支撐。這種載體可以是包括半導體、玻璃或金屬材料的晶圓或面板。
基板910的單元部分1011包括電子裝置920、9201、9202和耦合到基板頂表面911的被動構件931和932。相應地，基板910的單元部分1012包括電子裝置920'、9201'、9202'和耦合到基板頂表面911的被動構件931'和932'。
圖10B呈現了組裝件的後續階段，其中施加囊封物940以囊封在跨越單元部分1011和單元部分1012和在單元部分1011和單元部分1012之間耦合到基板頂表面911的所有裝置和構件。囊封物940包括單層非傳導材料，例如樹脂、聚合物複合材料、具有填料的聚合物、環氧樹脂、環氧樹脂、具有填料(如二氧化矽或其他無機材料)的環氧丙烯酸酯、模製化合物、矽樹脂及/或樹脂浸漬的B階段預浸膜等。在囊封物940包含模製化合物的範例中，這種材料可以透過幾種方式中的任何一種施加，例如通過壓縮模製、注入模製或薄膜輔助模製。
圖10C示出了組裝件的後續階段，其中構件被添加到基板底表面912。例如，電子裝置970和被動構件933在基板910的單元部分1011處耦合到基板底表面912。相應地，電子裝置970'和被動構件933'在基板910的單元部分1012處耦合到基板底表面912。
圖11A至11E示出了圖10A至10C之後的各種組裝件的後續階段，並且導致半導體封裝900（圖9）。圖11A示出了在單元部分1011處附接到基板底表面912的外部互連980的互連內部部分981，並且呈現在單元部分1012處附接到基板底表面912的外部互連980'的互連內部部分981'。在一些示例中，互連內部部分981和981'可以使用焊料落下或球落製程、網版印刷製程或鍍覆製程來施加。在相同或其他示例中，互連內部部分981和981'一旦附接就可以至少部分地回焊。
圖11A還示出了跨越單元部分1011和單元部分1012和在單元部分1011和單元部分1012之間施加囊封物950，以囊封基板底表面912和與其耦合的所有元件，包括電子裝置970和970'、被動構件933和933'以及互連內部981和981'。在本示例中，施加囊封物950使得囊封物底表面952完全囊封互連內部部分981、電子裝置970和被動構件933，但是可以存在施加囊封物950且保持這些元件中的一個或多個的底部暴露的範例。
圖11A進一步示出了隔室屏蔽990和990'，它們分別在單元部分1011和1012處屏蔽電子裝置970和970'。在一些實施方式中，隔室橫向屏障991和991'可以附接到與相應電子裝置的周邊相鄰的基板底表面912並且藉由囊封物950至少部分囊封。隔室底部屏障992和992'可以施加在囊封物950上，以分別附接到隔室橫向屏障991和991'。
圖11B呈現組裝件的後續階段，其中移除囊封物950的相應部分以暴露互連內部部分981和981'。囊封物950的這種去除可以對應於直通穿孔955，從而定義互連囊封部分985和互連暴露部分986的相應部分。在一些示例中，可以通過雷射燒蝕、通過機械燒蝕及/或通過蝕刻貫穿囊封物950的材料而將直通穿孔955形成在囊封物950中。
圖11C呈現組裝件的後續階段，其中互連遠端部分982耦合到暴露於直通穿孔955中的互連內部部分981，使得互連遠端部分982比囊封物底表面952突出得更遠。在一些示例中，互連遠端部分982可以使用焊料落下或球落製程、網版印刷製程或鍍覆製程來施加。在相同或其他示例中，互連遠端部分982一旦附接就可以至少部分地回焊。
圖11D呈現組裝件的後續階段，其中附接了主要帶1190。主要帶1190包括橫跨其頂表面的主要黏著劑，使得主要帶部分1191黏附在單元部分1011下方，並且主要帶部分1192黏附在單元部分1012下方。因此，主要黏著劑被密封到囊封物底表面952和外部互連980，其中在本示例中，互連遠端部分982突出到主要帶1190的厚度中及/或被主要帶1190的厚度囊封。主要帶1190還可以包括承載主要黏著劑的基底層。
在附接主要帶1190之後，沿著圖11D所示的虛線單一化，通過囊封物940、穿過基板910並穿過主要帶1190，可以將單元部分1011和1012彼此分開。單一化定義了在囊封物底表面952和囊封物橫向表面953的接合處的單元部分1011的囊封物周邊邊緣954。主要帶部分1191在單一化之後保持附接到單元部分1011，其主要黏著劑仍氣密地密封到囊封物底表面952的底部且囊封物周邊邊緣954。類似地，在單一化之後，主要帶部分1192保持附接到單元部分1012，其主要黏著劑仍然氣密地密封到囊封物底表面952的底部和囊封物周邊邊緣954'。
圖11E呈現組裝件的後續階段，其中單元部分1011和1012附接到次要帶1195的次要黏著劑。次要帶1195可以由載體結構支撐，並且單元部分1011和1012連同相應的主要帶部分1191和1192，可以在次要帶1195上彼此相鄰地拾取和放置，使得每個主要帶部分1191和1192的底部相對於次要帶1195的次要黏著劑密封。次要帶1195暴露在分離主要帶部分1191和1192以及分離單元部分1011和1012的間隙處。次要帶1195還可以包括其上承載有次要黏著劑的基層。在一些示例中，主要帶1190或次要帶1195的基底層可包括聚對苯二甲酸乙二醇酯及/或聚醯亞胺材料。
在拾取和放置操作完成的情況下，施加EMI屏蔽層1160。在本示例中，EMI屏蔽層1160被施加為連續塗層，其包括EMI屏蔽960、EMI屏蔽960'和其餘EMI屏蔽1163。EMI屏蔽960覆蓋單元部分1011，包括囊封物頂表面942、囊封物橫向表面943、基板橫向表面913和囊封物橫向表面953。EMI屏蔽960'覆蓋單元部分1012的相應元件。其餘EMI屏蔽1163覆蓋主要帶部分1191的側壁、主要帶部分1192的側壁和次要帶1195的部分。在本示例中，在任可次要帶1195於主要帶部分1191或1192何處暴露的地方，次要帶1195被其餘EMI屏蔽1163覆蓋，其包括在將主要帶部分1191與1192分開的間隙上。
因為主要帶部分1191的側壁與囊封物橫向表面953共平面，所以EMI屏蔽層1160不在囊封物周邊邊緣954處彎曲，而是以從囊封物橫向表面953到主要帶的側壁的基本上直的平面中持續。沒有這種通常會發生在如果主要帶1190和囊封物橫向表面953之間的介面改為直角時之彎曲，所以EMI屏蔽層1160不會累積或凸出相鄰的囊封物周邊邊緣954。因此，EMI屏蔽層1160的厚度在囊封物周邊邊緣954處且跨越與主要帶部分1191的主要黏著劑介接處保持基本固定。
在一些示例中，EMI屏蔽層1160（包括EMI屏蔽960、EMI屏蔽960'和其餘EMI屏蔽1163）可包括一個或多個傳導材料層或合金，例如銅（Cu）、鎳（Ni）、金（Au）、銀（Ag）、鉑（Pt）、鈷（Co）、鈦（Ti）、鉻（Cr）、鋯（Zr）、鉬（Mo）、釕（Ru）、鉿（Hf）、鎢（W）、錸（Re）或石墨。在一些示例中，EMI屏蔽層1160可以包括接合劑以允許內部金屬顆粒彼此結合並且接合到囊封物140、基板910及/或囊封物150。在其他示例中，EMI屏蔽層1160可以包括摻雜有金屬或金屬氧化物的傳導聚合物，例如聚乙炔、聚苯胺、聚吡咯、聚噻吩或聚硫氮化物。在其他示例中，EMI屏蔽層1160可包括通過混合傳導材料（例如炭黑、石墨或銀）製備的傳導墨水。形成EMI屏蔽層1160的示例性程序可包括使用旋塗、噴塗、電解電鍍、無電電鍍或濺射。EMI屏蔽層1160的厚度可在約3微米（µm）至約7微米的範圍。
使用如圖11E所示的EMI屏蔽層1160，單元部分1011可以從主要帶部分1191拉出，露出囊封物底表面952和互連遠端部分982，並使EMI屏蔽960沿著以產生半導體封裝900（圖9）。在這種移除期間，主要帶部分1191保持附著到次要帶1195，並且EMI屏蔽層1160沿其與主要帶部分1191的主要黏著劑的介面精確地破裂，從而將EMI屏蔽960與其餘EMI屏蔽1163分開。單元部分1012可以類似地從主要帶部分1192拉出，使得剩餘的EMI屏蔽1163保持連接到主要帶部分1191和1192，並連接到次要帶1195。
密封到主要帶部分1191的基底的次要帶1195的次要黏著劑的黏著強度可以大於密封到單元部分1011的主要帶部分1191的主要黏著劑的黏合強度。因此，次要黏著劑可以防止主要帶部分1191與次要帶1195分離。這可以允許沿著囊封物橫向表面953和主要帶部分1191的主要黏著劑之間的介面在整個囊封物周邊邊緣954上通過基本固定厚度的EMI屏蔽層1160進行受控破裂，以定義了EMI屏蔽960。這種固定厚度和EMI屏蔽的受控破裂可以允許囊封物橫向表面953的增加和一致的覆蓋，使得從囊封物底表面952垂直地測量並沿著囊封物橫向表面953的從該EMI屏蔽960暴露的暴露高度不超過0至50 µm。這避免了諸如EMI屏蔽層1160破裂通過囊封物周邊邊緣954而留下EMI屏蔽960的懸垂部分的問題，並且還避免EMI屏蔽層1160在囊封物周邊邊緣954上方過度破裂而留下從EMI屏蔽960過度暴露的囊封物橫向表面953的問題。
圖12A示出了根據一個範例的半導體封裝1200的截面圖。圖12B示出了圖12A的半導體封裝1200的放大部分。半導體封裝1200及其元件可以類似於本文所述的任何一個或多個其他半導體封裝或其對應元件，並且下面進一步描述半導體封裝1200的特性。例如，半導體封裝1200可以與上述半導體封裝900相關，其包括基板910、電子裝置920、9201、9202和970、被動構件931、932和933和囊封物940以及每個相應的部分和部件以及上述有關半導體封裝900的其他相應特徵或元件。可以存在半導體封裝1200可以包括這些元件的不同組合。
半導體封裝1200還包括具有互連內部1281和互連遠端部分1282的外部互連1280，其可以對應地類似於上述外部互連980、互連內部部分981和互連遠端部分982。此外，半導體封裝1200包括囊封物1250，其中所述囊封物1250可以類似於囊封物950及其相應的上述元件和部分。
囊封物1250顯示在圖12，其囊封基板底表面912以及與其耦合的任何構件，包括電子裝置970和被動構件933。雖然本示例示出了覆蓋這種裝置和構件的橫向表面和底表面的囊封物1250，但是可以存在這樣的裝置或構件的一個或多個的底表面的可以藉由囊封物1250保持暴露的範例。此外，囊封物1250界定外部互連1280，同時使外部互連1280的遠端暴露並從囊封物底表面1252突出。
圖12B包括放大視圖，其呈現外部互連1280相對於囊封物1250的細節。在本示例中，囊封物底表面1252與互連內部部分1281的底部共平面，並且互連遠端部分1282的頂部周邊靠在囊封物底表面1252的所述部分，其中所述囊封物底表面1252界定了互連內部1281的底部。
圖12還示出了電磁干擾（EMI）屏蔽1260，其類似於上述EMI屏蔽960。EMI屏蔽1260覆蓋囊封物940的囊封物頂表面942和囊封物橫向表面943以及基板910的基板橫向表面913。在本示例中，EMI屏蔽1260還覆蓋囊封物1250的囊封物橫向表面1253，並且留下至少一部分囊封物底表面1252暴露，使得EMI屏蔽1260保持與外部互連1280間隔開。
在本示例中，半導體封裝1200還包括具有如上所述的隔室橫向屏障991和隔室底部屏障992的隔室屏蔽990，其可以是EMI屏蔽，配置成在包含一個或多個構件(例如電子裝置970)的隔室區域內提供EMI保護。
半導體封裝1200可以通過組裝件的各個階段組裝，包括圖10A至10C中所示的組裝件的初始階段。圖13A至13E示出了圖10A至10C之後的各種後續組裝件的階段，並且導致半導體封裝1200（圖12）。
圖13A描述的組裝件的階段相似於圖11A的組裝件的階段，但是是用於半導體封裝1200(圖12)。外部互連1280的互連內部1281是附接到在單元部分1011處的基板底表面912，並且互連內部1281’是附接到在單元部分1012處的基板底表面912。圖13A也有出現囊封物1250，所述囊封物1250被施加橫跨並且在單元部分1011和單元部分1012之間以囊封基板底表面912以及耦接到基板底表面912的所有元件，包含電子裝置970和970’、被動構件933和933’以及互連內部1281和1281’。在本範例中，囊封物1250被用來完全囊封互連內部1281、電子裝置970和被動構件933，但是也有可能是其他情況，例如是囊封物1250可被用來留下這些元件的一個或多個的底部被暴露。圖13A進一步呈現隔室側壁991和991’，所述隔室側壁991和991’附接到相鄰於個別電子裝置970和970’的周圍的基板底表面912並且至少部分地被囊封物1250所囊封。
圖13B描述的組裝件的階段相似於圖11B的組裝件的階段，但是是用於半導體封裝1200(圖12)。囊封物1250被部分地移除或是薄化以暴露互連內部1281和1281’的底部。薄化或平坦化製程減少囊封物1250的厚度直到互連內部1281和1281’的互連暴露部分1286和1286’露出來，在此範例中，所述互連暴露部分1286和1286’從囊封物底表面1252暴露並且與囊封物底表面1252共平面。在一些實施例中，所述平坦化可能涉及機械研磨製程及/或一個或多個蝕刻階段。在本範例中，所述平坦化也露出隔室側壁991和991’的底部。隔室底部屏障992和992’可在此平坦化製程之後被施加，所述隔室底部屏障992和992’個別地覆蓋在電子裝置970和970’下方的區域並且個別地接觸隔室側壁991和991’所露出的底部。
圖13C呈現組裝件的後續階段，其相似於圖11C的組裝件的後續階段，但是是用於半導體封裝1200(圖12)。互連遠端部分1282和1282’被耦接到由圖13B的平坦化製程所暴露的互連內部1281和1281’，並且因此較囊封物底表面1252更為突出。在某些範例中，互連遠端部分1282和1282’可利用焊料掉落(solder drop)或球掉落(ball drop)製程、網印製程或是電鍍製程而被施加。在相同的或是其他的範例中，互連遠端部分1282和1282’一旦被附接，可以至少部分地迴焊。
圖13D呈現組裝件的後續階段，其相似於圖11D的組裝件的後續階段，但是其是用於半導體封裝1200(圖12)。主要帶1190包含橫跨其頂表面的主要黏著劑，使得主要帶部分1191被黏接到單元部分1011下方並且主要帶部分1192被黏接到單元部分1012下方。因此，所述主要黏著劑是被密封到囊封物底表面1252以及到外部互連1280，其中本範例的互連遠端部分1282突出到主要帶1190的厚度中及/或由主要帶1190的厚度所囊封。
在主要帶1190的附接之後，沿著圖13D中所示的虛線單一化穿過囊封物940、穿過基板910並且穿過主要帶1190，可將單元部分1011和單元部分1012彼此分隔開。單一化界定單元部分1011的囊封物周圍邊緣1254，其在囊封物底表面1252和囊封物橫向表面1253的接合處。在單一化之後，主要帶部分1191仍然附接到單元部分1011，所述主要帶部分1191的主要黏著劑依然密閉地密封到囊封物底表面1252的底部並且密封到囊封物周圍邊緣1254。
圖13E呈現組裝件的後續階段，其相似於圖11E的組裝件的後續階段，但是是用於半導體封裝1200(圖12)。單元部分1011和單元部分1012被附接到次要帶1195的次要黏著劑。次要帶1195可由載體結構所支撐，並且單元部分1011和單元部分1012連同對應的主要帶部分1191和1192可被拾取和放置相鄰於彼此於次要帶1195上，使得每個主要帶部分1191和1192的底部被密封到次要帶1195的所述次要黏著劑。次要帶1195被暴露於一間隙，所述間隙分隔主要帶部分1191和1192並且將單元部分1011和單元部分1012彼此分隔開。
當所述拾取和放置操作完成時，EMI屏蔽層1160被施加。在本範例中，EMI屏蔽層1160被施加以作為連續鍍膜，其包含EMI屏蔽1260、EMI屏蔽1260’以及其餘EMI屏蔽1163。EMI屏蔽1260覆蓋單元部分1011，包含囊封物頂表面942、囊封物橫向表面943、基板橫向表面913以及囊封物橫向表面1253。EMI屏蔽1260’覆蓋單元部分1012的對應元件。其餘EMI屏蔽1163覆蓋主要帶部分1191的側壁、主要帶部分1192的側壁以及次要帶1195。在本範例中，次要帶1195被主要帶部分1191或1192所暴露的地方被其餘EMI屏蔽1163所覆蓋，包含覆蓋在將主要帶部分1191與主要帶部分1192分隔開的所述間隙之上。
這樣的配置提供的優點相似於上文中關於圖11E的描述，使得EMI屏蔽層1160的厚度不隆起，而是在囊封物周圍邊緣1254處以及橫跨主要帶部分1191的主要黏著劑的所述介面處保持實質上不變。
如圖13E中所示的施加有EMI屏蔽層1160，單元部分1011可以從主要帶部分1191被拉出，留下囊封物底表面1252和互連遠端部分1282，並且帶著EMI屏蔽1260一起產生半導體封裝1200(圖12)。在這種移除過程中，主要帶部分1191保持附著到次要帶1195，並且EMI屏蔽層1160沿其與主要帶部分1191的主要黏著劑的介面精確地破裂，從而將EMI屏蔽1260與其餘EMI屏蔽1163分開。單元部分1012可以相似地從主要帶部分1192拉出，使得其餘EMI屏蔽1163保持附著到主要帶部分1191和1192，並且附著到次要帶1195。
主要帶1190和次要帶1195的特性保持如上面關於圖11E所示，以實現EMI屏蔽層1160的固定厚度和受控破裂，從而允許囊封物橫向表面1253的增加且一致的覆蓋。因此，從囊封物底表面1252並且沿著囊封物橫向表面1253所測得的不超過0到50µm的暴露高度是從EMI屏蔽1260暴露。此避免EMI屏蔽層1160破裂通過囊封物周圍邊緣1254、留下EMI屏蔽1260的懸垂部分的問題，並且也避免EMI屏蔽層1160在囊封物周圍邊緣1254上方過度破裂、留下囊封物橫向表面1253從EMI屏蔽1260被過度暴露的問題。
圖14A圖示根據一個範例的半導體封裝1400的截面圖。圖14B圖示來自圖14A的半導體封裝1400的放大部分。半導體封裝1400以及其元件可相似於本文中所描述的其他半導體封裝的任何一個或多個或它們的相對應的元件，並且半導體封裝1400的特性將進一步說明於下文中。舉例來說，半導體封裝1400可相關於上文中所描述的半導體封裝900，其包含基板910、電子裝置920、9201、9202和970、被動構件931、932和933和囊封物940，以及每個的相應部分和部件，以及在上文中所述關於半導體封裝900的其它對應特徵或元件。可以有實施例，其中半導體封裝1400可包含這些元件的不同組合。
半導體封裝1400也可以包含外部互連1480，所述外部互連1480相似於外部互連980(圖9、11)。然而，本範例的外部互連1480顯示為單個凸塊而不是具有雙堆疊凸塊的配置。還是可以有範例是外部互連1480可包含不同的組態，例如雙堆疊凸塊。
半導體封裝1400也包含囊封物1450，所述囊封物1450可相似於囊封物950(圖9、11)以及描述於上文中的其個別元件和部分。被顯示於圖14中的囊封物1450囊封基板底表面912以及耦接到所述基板底表面912的任何構件，包含電子裝置970和被動構件933。雖然本範例顯示囊封物1450同時覆蓋此裝置和構件的橫向表面和底表面，也可以有範例是此裝置和構件中的一個或多個的底表面可被留下由囊封物1450所暴露。再者，囊封物1450包圍外部互連1480同時留下外部互連1480的末端被暴露並且自囊封物底表面1452突出。
圖14包含一放大圖，其呈現外部互連1480相關於囊封物1450的細節。在本範例中，囊封物1450覆蓋外部互連1480的大部分，使得囊封物底表面1452從基板底表面912延伸通過外部互連1480的最大寬度1489。在其他的範例中，囊封物1450可覆蓋外部互連1480的少部分，始得囊封物底表面從基板底表面912延伸，但是沒有到達外部互連1480的最大寬度1489。囊封物1450也呈現裙邊1459是囊封物底表面1452的突出物，其包圍外部互連1480的所述暴露的末端。
圖14進一步顯示電磁干擾(EMI)屏蔽1460，所述EMI屏蔽1460相似於如上文中所描述的EMI屏蔽960。EMI屏蔽1460覆蓋囊封物940的囊封物頂表面942和囊封物橫向表面943以及基板910的基板橫向表面913。在本範例中，EMI屏蔽1460還覆蓋囊封物1450的囊封物橫向表面1453，並且留下囊封物底表面1452的至少一部分被暴露，使得EMI屏蔽1460保持與外部互連1480間隔開。
在本範例中，半導體封裝1400還包含具有隔室側壁 991和隔室底部屏障992的隔室屏蔽990，所述隔室屏蔽990可以如上文中所描述的EMI屏蔽，其經建構以在圍繞一個或多個構件的隔室區域中提供EMI保護，所述一個或多個構件例如是電子裝置970。
半導體封裝1400可以通過組裝件的各種階段組裝，包含如圖10A到10C的組裝件初始階段。圖15A到15D圖示接續於圖10A到10C的組裝件的各種後段階段並且最終形成半導體封裝1400(圖14)。
圖15A描述針對半導體封裝1400(圖14)的組裝件的後段階段。隔室側壁991和991’被附接到基板底表面912相鄰於個別電子裝置970和970’。外部互連1480也被附接，其包含最接近基板910的互連內部1481以及遠離基板910的互連遠端部分1482。薄膜1590被施加或暫停在基板底表面912下方、覆蓋互連遠端部分1482、留下互連內部1481未被覆蓋，並且界定在薄膜1590和基板底表面912之間的間隙1550。在某些實施例中，當施加有薄膜1590時，薄膜1590還接觸電子裝置970的裝置表面972。在某些範例中，薄膜1590可包含經建構成能夠進行薄膜輔助模製的層或膜。
圖15B描述針對半導體封裝1400(圖14)的組裝件的後續階段。在薄膜輔助模製製程中，囊封物1450被施加以填充薄膜1590和基板底表面912之間的間隙1550。囊封物1450延伸橫跨且在單元部分1011和單元部分1012之間以囊封基板底表面912和與其耦接的所有元件，包含電子裝置970和970’、被動構件933和933’以及互連內部1481和1481’，但是留下突出的互連遠端部分1482和1482’。因此，當從基板底表面912測量，囊封物1450的最大厚度保持少於互連1480的所述高度。在本範例中，囊封物1450是被施加以完全地囊封電子裝置970和被動構件933，但是也可以有範例是囊封物1450可被施加而留下一個或多個此元件的底部被暴露。例如，在薄膜1590接觸電子裝置970的範例中，裝置表面972被留下而從囊封物1450暴露。圖15B進一步呈現隔室側壁991和991’被附接到基板底表面912並且由囊封物1450所囊封。
圖15C描述組裝件的後續階段，其相似於圖11D的後續階段，但是是針對半導體封裝1400(圖14)。薄膜1590被移除，並且隔室底部屏障992和992’可被施加以個別地覆蓋在電子裝置970和970’下方的區域並且個別地接觸隔室側壁991和991’露出的末端。主要帶1190被顯示為附接，利用主要帶1190的主要黏著劑密封至囊封物1450的囊封物底表面1452應且密封至互連遠端部分1482和1482’。主要帶1190包含主要帶部分1191，其被黏接到單元部分1011的下方，並且主要帶部分1192被黏接到單元部分1012的下方。因此，所述主要黏著劑被密封到囊封物底表面1452以及密封到外部互連1480，在本範例中，互連遠端部分1482突出到主要帶1190的厚度及/或由主要帶1190的厚度所囊封。
在主要帶1190的附接之後，沿著圖15C中所示的虛線單一化穿過囊封物940、穿過基板910並且穿過主要帶1190，其可將單元部分1011和單元部分1012彼此分隔開。單一化界定單元部分1011的囊封物周圍邊緣1454，其在囊封物底表面1452和囊封物橫向表面1453的接合處。在單一化之後，主要帶部分1191仍然附接到單元部分1011，所述主要帶部分1191的主要黏著劑依然密閉地密封到囊封物底表面1452的底部並且密封到囊封物周圍邊緣1454。
雖然圖15C呈現主要帶1190是不同於薄膜1590，也可以有範例是，薄膜1590可包含主要帶1190或者與主要帶1190相同。在這樣的範例中，薄膜1590不需要被移除並且以主要帶1190替換，因為兩者是相同的。
圖15D描述組裝件的後續階段，其相似於圖11E的後續階段，但是其是針對半導體封裝1400(圖14)。單元部分1011和單元部分1012被附接到次要帶1195的次要黏著劑。次要帶1195可由載體結構所支撐，並且單元部分1011和單元部分1012以及對應的主要帶部分1191和1192可被拾取和放置相鄰於彼此於次要帶1195上，使得每個主要帶部分1191和1192的底部被密封到次要帶1195的所述次要黏著劑。次要帶1195被暴露於一間隙，所述間隙分隔主要帶部分1191和1192並且將單元部分1011和單元部分1012彼此分隔開。
當所述拾取和放置操作完成時，EMI屏蔽層1160被施加。在本範例中，EMI屏蔽層1160被施加以作為連續鍍膜，其包含EMI屏蔽1460、EMI屏蔽1460’以及其餘EMI屏蔽1163。EMI屏蔽1460覆蓋單元部分1011，包含囊封物頂表面942、囊封物橫向表面943、基板橫向表面913以及囊封物橫向表面1453。EMI屏蔽1460’覆蓋單元部分1012的對應元件。其餘EMI屏蔽1163覆蓋主要帶部分1191的側壁、主要帶部分1192的側壁以及次要帶1195。在本範例中，次要帶1195被主要帶部分1191或1192所暴露的地方被其餘EMI屏蔽1163所覆蓋，包含覆蓋在將主要帶部分1191與主要帶部分1192分隔開的所述間隙之上。
這樣的配置提供的優點相似於上文中關於圖11E的描述，使得EMI屏蔽層1160的厚度不隆起，而是在囊封物周圍邊緣1454處以及橫跨主要帶部分1191的主要黏著劑的所述介面處保持實質上不變。
如圖15D中所示的施加有EMI屏蔽層1160，單元部分1011可以從主要帶部分1191被拉出，留下囊封物底表面1452和互連遠端部分1482，並且帶著EMI屏蔽1460一起產生半導體封裝1400(圖14)。在這種移除過程中，主要帶部分1191保持附著到次要帶1195，並且EMI屏蔽層1160沿其與主要帶部分1191的主要黏著劑的介面精確地破裂，從而將EMI屏蔽1460與其餘EMI屏蔽1163分開。單元部分1012可以相似地從主要帶部分1192拉出，使得其餘EMI屏蔽1163保持附著到主要帶部分1191和1192，並且附著到次要帶1195。
主要帶1190和次要帶1195的特性保持如上面關於圖11E所示，以實現EMI屏蔽層1160的固定厚度和受控破裂，從而允許囊封物橫向表面1453的增加且一致的覆蓋。因此，從囊封物底表面1452並且沿著囊封物橫向表面1453所測得的不超過0到50µm的暴露高度是從EMI屏蔽1460暴露。此避免EMI屏蔽層1160破裂通過囊封物周圍邊緣1454、留下EMI屏蔽1460的懸垂部分的問題，並且也避免EMI屏蔽層1160在囊封物周圍邊緣1454上方過度破裂、留下囊封物橫向表面1453從EMI屏蔽1460被過度暴露的問題。
圖16圖示根據一個範例的半導體封裝1600的截面圖。半導體封裝1600以及其元件可相似於本文中所描述的其他半導體封裝的任何一個或多個或它們的相對應的元件，並且半導體封裝1600的特性將進一步說明於下文中。舉例來說，半導體封裝1600可相關於上文中所描述的半導體封裝900，其包含基板910、電子裝置920、9201、9202和970、被動構件931、932和933和囊封物940，以及每個的相應部分和部件，以及在上文中所述關於半導體封裝900的其它對應特徵或元件。可以有實施例，其中半導體封裝1600可包含這些元件的不同組合。
半導體封裝1600還可包含外部互連1480，如上文中關於圖14到15所述的內容。雖然外部互連1480被顯示為單一凸塊，也可以有實施例是包含不同的組態，例如雙堆疊凸塊。
半導體封裝1600還可包含囊封物1650，在本範例中，所述囊封物1650在某方面相似於上文中所描述的囊封物950(圖9、11)以及其個別元件和部分。然而，本實施例的囊封物1650的不同之處在於，其囊封在基板底表面912和電子裝置970的裝置表面971之間的所述間隙以及電子裝置970的所述凸塊，而與外部互連1480分隔開。在本範例中，囊封物1650還延伸部分地沿著裝置橫向表面973，並且可以有範例是囊封物1650可進一步完全地覆蓋裝置橫向表面973及/或電子裝置970的裝置表面972。
囊封物1650可包含一個或多個材料，例如環氧樹脂、熱塑材料、可熱固化材料、聚亞醯胺(polyimide)、聚氨酯(polyurethane)、聚合物材料及/或相關於囊封物950的上文中所描述的一種或多種材料。在一些範例中，囊封物1650可被稱為底部填充，例如毛細管底部填充(capillary underfill)，其流動是由於毛細現象；或是模製底部填充(molded underfill)，其是在模製製程中注入或以其他方式施加。也可以有另外的範例，其中囊封物1650可以是預先施加底部填充(pre-applied underfill)，例如非導電膏(NCP)或非導電膜(NCF)，其可在耦接電子裝置970之前被施加(例如，印刷、噴塗、黏接)。
圖16進一步顯示電磁干擾(EMI)屏蔽1660，所述EMI屏蔽1660相似於如上文中所描述的EMI屏蔽960。EMI屏蔽1660覆蓋囊封物940的囊封物頂表面942和囊封物橫向表面943以及基板910的基板橫向表面913。
在本範例中，半導體封裝1600也包含隔室屏蔽1690，其相似於描述於上文中的隔室屏蔽990，其可以是EMI屏蔽經建構以在圍繞一個或多個構件的隔室區域中提供EMI保護，所述一個或多個構件例如是電子裝置970。隔室屏蔽1690是由隔室側壁1691和隔室底部屏障1692所界定，在本範例中，隔室屏蔽1690包含一塊連續的材料，其包圍裝置表面972和電子裝置970的裝置表面973兩者。在某些範例中，隔室屏蔽1690可包含金屬罐或是罩蓋。在其它的範例中，例如囊封物1650完全地覆蓋電子裝置970的裝置橫向表面973和裝置表面972，隔室屏蔽1690可以是一個或多個導線，其從電子裝置970的一側到不同側作為導線籠而被線接合到基板底表面912。然而，可以存在這樣的示例，其中隔室屏蔽1690可以類似隔室屏蔽990，具有不同或非連續材料的隔室側壁991和隔室底部屏障992。
半導體封裝1600可以通過組裝件的各種階段組裝，包含如圖10A到10C的組裝件初始階段。圖17A到17C圖示接續於圖10A到10C的組裝件的各種後段階段並且最終形成半導體封裝1600(圖16)。
圖17A描述針對半導體封裝1600(圖16)的組裝件的後段階段。外部互連1480被耦接並且包含接近基板910的互連內部1481以及遠離基板910的互連遠端部分1482。隔室屏蔽1690也顯示被耦接到基板底表面912圍繞電子裝置970，但是可以有實施例是隔室屏蔽1690可在之後的階段被附接，如果希望的話。
圖17B描述組裝件的後續階段，其相似於圖11D的階段，但是是針對半導體封裝1600(圖16)。主要帶1190被顯示為附接，利用主要帶1190的主要黏著劑被密封到基板910的基板底表面912，並且密封到外部互連1480。主要帶1190包含被黏著在單元部分1011下方的主要帶部分1191以及被黏著在單元部分1012下方的主要帶部分1192。外部互連1480和電子裝置970突出到主要帶1190中，使得兩者都完全地埋藏在主要帶1190的主要黏著劑之中。
在主要帶1190的附接之後，沿著圖17B中所示的虛線單一化穿過囊封物940、穿過基板910並且穿過主要帶1190，可將單元部分1011和單元部分1012彼此分隔開。單一化界定單元部分1011的囊封物周圍邊緣914，其在基板底表面912和基板橫向表面913的接合處。在單一化之後，主要帶部分1191仍然附接到單元部分1011，所述主要帶部分1191的主要黏著劑依然密閉地密封到囊封物底表面1452的底部並且密封到囊封物周圍邊緣1454。
圖17C呈現組裝件的後續階段，其相似於圖11E的組裝件的後續階段，但是是用於半導體封裝1600(圖16)。單元部分1011和單元部分1012被附接到次要帶1195的次要黏著劑。次要帶1195可由載體結構所支撐，並且單元部分1011和單元部分1012連同對應的主要帶部分1191和1192可被拾取和放置相鄰於彼此於次要帶1195上，使得每個主要帶部分1191和1192的底部被密封到次要帶1195的所述次要黏著劑。次要帶1195被暴露於一間隙，所述間隙分隔主要帶部分1191和1192並且將單元部分1011和單元部分1012彼此分隔開。
當所述拾取和放置操作完成時，EMI屏蔽層1160被施加。在本範例中，EMI屏蔽層1160被施加以作為連續鍍膜，其包含EMI屏蔽1660、EMI屏蔽1660’以及其餘EMI屏蔽1163。EMI屏蔽1660覆蓋單元部分1011，包含囊封物頂表面942、囊封物橫向表面943以及基板橫向表面913。EMI屏蔽1660’覆蓋單元部分1012的對應元件。其餘EMI屏蔽1163覆蓋主要帶部分1191的側壁、主要帶部分1192的側壁以及次要帶1195。在本範例中，次要帶1195被主要帶部分1191或1192所暴露的地方被其餘EMI屏蔽1163所覆蓋，包含覆蓋在將主要帶部分1191與主要帶部分1192分隔開的所述間隙之上。
這樣的配置提供的優點相似於上文中關於圖11E的描述，使得EMI屏蔽層1160的厚度不隆起，而是在基板周圍邊緣914處以及橫跨主要帶部分1191的主要黏著劑的所述介面處保持實質上不變。
特別是，因為主要帶部分1191的側壁是與基板橫向表面913共平面，EMI屏蔽層1160在基板周圍邊緣914 處不彎曲，而是從基板橫向表面913到主要帶部分1191的側壁是實質上連續直的平面。沒有這樣的彎曲，此彎曲通常發生在，如果在主要帶1190和基板橫向表面913之間的介面是以直角代替時，EMI屏蔽層1160相鄰於基板周圍邊緣914不累積或凸起。因此，EMI屏蔽層1160的厚度在基板周圍邊緣914處以及橫跨主要帶部分1191的主要黏著劑的所述介面處保持實質上不變。
如圖17C中所示的施加有EMI屏蔽層1160，單元部分1011可以從主要帶部分1191被拉出，留下基板底表面912和外部互連1480，並且帶著EMI屏蔽1660一起產生半導體封裝1600(圖16)。在這種移除過程中，主要帶部分1191保持附著到次要帶1195，並且EMI屏蔽層1160沿其與主要帶部分1191的主要黏著劑的介面精確地破裂，從而將EMI屏蔽1660與其餘EMI屏蔽1163分開。單元部分1012可以相似地從主要帶部分1192拉出，使得其餘EMI屏蔽1163保持附接到主要帶部分1191和1192，並且附接到次要帶1195。在某些實施例中，在從主要帶部分1191處的單元部分1011的移除之後，隔室屏蔽1690可被施加。
主要帶1190和次要帶1195的特性保持如上面關於圖11E所示，以實現EMI屏蔽層1160的固定厚度和受控破裂，從而允許基板橫向表面913的增加且一致的覆蓋。因此，從基板底表面912並且沿著基板橫向表面913所測得的不超過0到50µm的暴露高度是從EMI屏蔽1660暴露。此避免EMI屏蔽層1160破裂通過基板周圍邊緣914、留下EMI屏蔽1660的懸垂部分的問題，並且也避免EMI屏蔽層1160在基板周圍邊緣914上方過度破裂、留下基板橫向表面913從EMI屏蔽1660被過度暴露的問題。
圖18圖示根據一個範例的半導體封裝1800的截面圖。半導體封裝1800以及其元件可相似於本文中所描述的其他半導體封裝的任何一個或多個或它們的相對應的元件，並且半導體封裝1800的特性將進一步說明於下文中。舉例來說，半導體封裝1800可相關於上文中所描述的半導體封裝900，其包含基板910、電子裝置920、9201、9202和970、被動構件931、932和933和囊封物940，以及每個的相應部分和部件，以及在上文中所述關於半導體封裝900的其它對應特徵或元件。可以有實施例，其中半導體封裝1800可包含這些元件的不同組合。用於建構半導體封裝1800的特徵的方法也可相似於用以建構描述於本文中的其他半導體封裝中的一個或多個的對應的特徵的方法。
半導體封裝1800包含電子裝置1875，所述電子裝置1875被耦接在電子裝置970和基板910之間。電子裝置1875可相似於電子裝置970，如圖18中所示，但是也可以有實施例是，其中電子裝置1875可例如相似於被動裝置933。在本範例中使用覆晶凸塊使電子裝置1875被耦接到電子裝置970的裝置表面971。
半導體封裝1800還包括電子裝置1876，所述電子裝置1876被耦接在電子裝置970和基板910之間。電子裝置1876可相似於電子裝置1875，但是在本範例中其被耦接到基板底表面912。還有範例是，其中電子裝置1875及/或電子裝置1876可被省略。
半導體封裝1800還可包含外部互連1480，在本範例中，外部互連1480呈現為焊料球。如上文中所描述的，外部互連1480可相似於外部互連980，其包含任何對應於外部互連980所描述的任何互連選項或是任何其他描述於本文中的外部互連。舉例來說，半導體封裝1800包含外部互連1880，也相似於外部互連980，但是根據用於外部互連980所描述的互連選項的一種，外部互連1880呈現為具有焊料尖端的金屬柱。
半導體封裝1800進一步包含EMI屏蔽1460、隔室屏蔽990和囊封物1850，其可相似於描述於本文中所述對應的底部囊封物中的一個或多個。可以有其他的範例，其中這樣的元件中的一個或多個可以被省略或取代。舉例來說，一個範例可省略囊封物1850及/或EMI屏蔽1460可以被相似於EMI屏蔽1660(圖16-17)的屏蔽所替代。相同的或其它範例可省略隔室屏蔽990，或是可以利用相似於隔室屏蔽1690(圖16-17)的隔室屏蔽取代隔室屏蔽990。
圖19圖示根據一個範例的半導體封裝1900的截面圖。半導體封裝1900相似於半導體封裝1800(圖18)，但是包含基板1910。基板1910可相似於基板910，但是包含基板凹穴1919，一個或多個元件可被耦接至基板凹穴1919中以進一步減少封裝1900的高度。基板1910的基板底部區段1912界定基板凹穴1919的基底，並且可被認為是基板底表面912的一部分。在本範例中，電子裝置970、1875、1876和被動構件933可被插置於基板凹穴1919之中，但是可也由其他範例，其中一個或多個元件可以不被插置於其中。可有其他的範例，其中所述被插置的元件中的一個或多個的至少一部分可以突出於基板凹穴1919的外側。基板凹穴1919是至少部分地被囊封物1950所填充，囊封物1950可相似於囊封物1850但是僅在基板底表面912之下延伸。囊封物1950至少部分地囊封被插置於基板凹穴1919的元件，但是可以有其它的實施例，其中囊封物1950可被省略。半導體封裝1900也可顯示為具有隔室屏蔽1690在基板凹穴1919之中，但是也可以有其他實施例，其中隔室屏蔽1690可被省略或是以相似於隔室屏蔽990的隔室屏蔽來取代。
圖20圖示根據一個範例的半導體封裝2000的截面圖。半導體封裝2000似於半導體封裝1800(圖18)，但是包含基板2010，其耦接到基板910的基板頂表面911。基板2010可相似於基板910，但是包含基板孔洞2019，其延伸穿透基板2010的厚度並且其至少部分地圍繞半導體封裝2000的一個或多個元件的一部分。舉例來說，電子裝置920、9201、和9202可被限制在基板孔洞2019之中，並且因此可以比基板2010的底表面更遠地從基板910突出。基板2010的基板頂表面2011可被用來耦接半導體封裝2000額外的元件，例如電子裝置2020，其可相似於電子裝置920或被動構件2030，被動構件2030可相似於被動構件931、932或933。在本範例中，基板2010經由互連2080而被耦接到基板910，互連2080可相似於互連1480或是描述於本文中的互連中的一個或多個。被動構件932被顯示於基板910和基板2010之間，並且在本範例中，其包含終端9321和9322，其每一個接觸基板910的頂部和基板2010的底部。被動構件932的終端9321及/或終端9322可被使用作為互連，相似於互連2080、與互連2080結合及/或代替互連2080以傳遞訊號或電壓於基板910和基板2010之間。
圖21圖示根據一個範例的半導體封裝2100的截面圖。半導體封裝2100似於半導體封裝2000(圖20)，但是包含耦接到基板910的基板頂表面911的基板2110。基板2110可相似於基板910，但是留下基板間隙2119開口於基板910上方，從基板2110的橫向表面到囊封物橫向表面943。基板間隙2119可至少部分地包圍半導體封裝2100的一個或多個元件的一部分。舉例來說，電子裝置920和9202被限制在基板間隙2119之中，並且因此可以比基板2110的底表面更遠地從基板910突出。基板2110的基板頂表面2111可被用來耦接半導體封裝2100的額外的元件，例如電子裝置2020或被動構件2030。在本範例中，基板2110經由互連2080而被耦接到基板910。被動構件932被顯示在基板910和基板2110之間，其中被動構件932的至少終端9321接觸基板910的頂部和基板2010的底部。因此，被動構件932的至少終端9321可被使用作為互連，相似於互連2080、與互連2080結合及/或代替互連2080以傳遞訊號或電壓於基板910和基板2110之間。
圖22A圖示根據一個範例的半導體封裝2200的截面圖。圖22B圖示來自圖22A的半導體封裝2200的放大部分。半導體封裝2200以及其元件可相似於本文中所描述的其他半導體封裝的任何一個或多個或它們的相對應的元件，並且半導體封裝2200的特性將進一步說明於下文中。舉例來說，半導體封裝2200可相關於半導體封裝900，其包含基板910、電子裝置920、9201、9202以及970、被動構件931、932以及933以及囊封物940，以及每個的相應部分和部件，以及在上文中所述關於半導體封裝的其它對應特徵或元件。可以有實施例，其中半導體封裝2200可包含這些元件的不同組合。
半導體封裝2200也包含耦接到基板底部第二襯墊9122，其也可以稱作是互連襯墊。互連2280包含互連內部2281和互連遠端部分2282，其可對應地相似於上文中所描述的外部互連980、互連內部981以及互連遠端部分982。此外，半導體封裝2200包含囊封物2250，其可相似於描述於上文中的囊封物950並且其個別元件和部分。互連2280包含互連突出部分2287，其突出穿過囊封物底表面2252。
被顯示於圖22處的囊封物2250囊封基板底表面912，以及任何耦接到基板底表面912的元件，包含電子裝置970和被動構件933。在本範例中，囊封物2250被顯示為覆蓋電子裝置970和被動構件933兩者的橫向表面以及被動構件933的底表面，而留下電子裝置970的底表面被暴露。在一些實施例中，所述囊封物2250也可同樣地留下被動構件933的所述底表面被暴露。囊封物2250可包圍外部互連2280，留下外部互連2280的末端部分2282被囊封物2250所暴露，並且留下互連突出部分2287從囊封物底表面2252突出。
圖22包含放大視圖，其呈現出外部互連2280、囊封物2250以及電子裝置970相對於彼此的細節。在本範例中，囊封物底表面2252是與電子裝置970的裝置底表面972共平面。囊封物2250也可以包含通孔2255，其限制互連2280。在本範例中，通孔2255包含通孔壁2256和通孔凸緣2257，但是可以有其它範例，其中通孔凸緣2257可被省略，使得通孔壁2256的內部末端將接觸互連2280。
圖22進一步顯示電磁干擾(EMI)屏蔽2260，其相似於上文中所描述的EMI屏蔽960。EMI屏蔽2260覆蓋囊封物940的囊封物頂表面942和囊封物橫向表面943，以及基板910的基板橫向表面913。在本範例中，EMI屏蔽2260也覆蓋囊封物2250的囊封物橫向表面2253，並且留下囊封物底表面2252的至少一部分被暴露，使得EMI屏蔽2260保持與外部互連2280分隔開。
在本範例中，半導體封裝2200也包含具有隔室側壁991和隔室底部屏障992的隔室屏蔽990，其如前述可以是EMI屏蔽，其經建構以在包含一個或多個構件，例如的電子裝置970，的隔室區域內提供EMI保護。在本範例中，因為電子裝置970的裝置底表面972被暴露，隔室底部屏障992可被形成在及/或可接觸所述經暴露的裝置底表面972。在其他範例中，不同於囊封物2250的介電層可被提供到所述經暴露的裝置表面972，並且隔室底部屏障992可接著被形成在所述介電層上。
半導體封裝2200可通過組裝件的各個階段而被組裝，包含如圖10A到10C的組裝件初始階段。圖23A到23E圖示接續於圖10A到10C的組裝件的各種後段階段並且最終形成半導體封裝2200(圖22)。
圖23A描述了類似於圖13A的組裝件的階段，不過是針對半導體封裝2200(圖22)。外部互連2280的互連內部部分2281在單元部分1011處被附接到基板底部表面912，並且互連內部部分2281'在單元部分1012處被附接到基板底部表面912。圖23A亦示出了橫跨在單元部分1011和單元部分1012和在單元部分1011和單元部分1012之間施加的囊封物2250，以囊封基板底部表面912和與其耦合的所有元件，包括電子裝置970和970'、被動構件933和933'，以及互連內部部分2281和2281''。圖23A進一步示出了隔室側向屏障991和991'，其附接至基板底部表面912而鄰近各別電子裝置970和970'的周邊且被囊封物2250囊封。
在本範例中，電子裝置970包括裝置初始厚度(當起初被耦合至基板底部表面912時，從裝置表面971至裝置初始底部2379測量)。此裝置初始厚度比電子裝置970的裝置最終厚度還厚，如圖22中所示(從裝置表面971至裝置表面972測量)。如下面將進一步說明的，稍後將縮小此裝置初始厚度，以最小化半導體封裝2200的總厚度。因此，在耦合到基板底部表面912之前和期間，電子裝置970可以更安全地處理和作業，具有更大且結構更堅固的裝置初始厚度。這降低了損壞、破損和/或產量損失的風險，如果電子裝置970用較薄且較沒結構彈性(resiient)的裝置最終厚度進行類似處理，則可能發生損壞、破損和/或產量損失。在一些範例中，裝置初始厚度或電子裝置970可以125 µm至175 µm，例如約150 µm。在一些或其他範例中，裝置初始厚度可包括形成有電子裝置970的半導體晶圓的厚度。電子裝置970可以經由各別凸塊耦合到基板910，凸塊可以在裝置表面971和基板底部表面912之間限定30 µm到50 µm之間的凸塊間隙，例如約40 µm。
囊封物2250被施加以完全囊封互連2280、電子裝置970以及被動構件933。因此，囊封物初始底部2359延伸超過互連初始底部2389以及裝置初始底部2379，並且具有比互連初始底部2389以及裝置初始底部2379還高的高度(從基板底部表面912測量)。一旦附接到基板底部第二襯墊9122，在互連初始底部2389處測量的互連2280的初始高度可以在140 µm到170 µm之間，例如約150µm。裝置初始底部2379的高度(其由凸塊和電子裝置970的裝置初始厚度所定義)可以在165 µm至215µm之間，例如約190µm。因此，裝置初始底部2379的高度可大於互連初始底部2389的高度。
圖23B描述了類似於圖13B的後續組裝件的階段，不過是針對半導體封裝2200(圖22)。囊封物2250被部分移除或薄化以暴露互連2280的互連內部部分的底部以及電子裝置970的裝置底部表面972。薄化或平坦化製程減少了囊封物2250、互連2280和電子裝置970的厚度，直到囊封物底部表面2252、互連中間表面2289和裝置底部表面972在所需的最小高度處顯露並且彼此共面為止。在一些實施方案中，平坦化可涉及機械研磨製程和/或一或多個蝕刻階段。在本範例中，平面化還顯露了隔室橫向屏障991的底部。
因此，電子裝置970可以在薄化製程期間被薄化到其裝置最終厚度，同時由基板910支撐並由囊封物2250囊封，從而允許裝置底部表面972相對於基板底部表面912的高度有經強化的最小化。相對的，如果電子裝置970在被處理並耦合到基板底部表面912之前必須預先減薄到相同的程度，則這種經強化的高度最小化在沒有不可接受的損壞風險的情況下是不實際或不可行的。
在一些範例中，在薄化製程之後，裝置底部表面972、囊封物底部表面2252和互連中間表面2289的高度可以在90 µm至110 µm之間，例如約100µm。在相同或其他範例中，在薄化製程之後，使電子裝置970的裝置最終厚度最小化，以使得其裝置橫向表面973可以在50 µm至65 µm之間，例如約60µm。與裝置初始厚度相比，這種裝置最終厚度表示厚度減少至少60％，甚至高達71％，而不損害電子裝置970的完整性。這種薄化製程可允許電子裝置970的裝置最終厚度被安全地最小化，例如，至多兩倍於由凸塊限定的凸塊間隙的高度。在相同或其他示例中，此薄化製程可以允許電子裝置970被安全地最小化至電子裝置920的裝置橫向表面923可以比電子裝置970的裝置橫向表面973垂直地大至少大約1.6倍的程度。在相同或其他示例中，此薄化製程可以允許電子裝置970被安全地最小化至基板橫向表面913可以比裝置橫向表面973垂直地大至少大約2倍的程度。
圖23C描述了類似於圖11B的後續組裝件的階段，不過是針對半導體封裝2200(圖22)。通孔2255形成至囊封物底部表面2252中，並朝向基板底部表面912延伸。在一些範例中，通孔2255可以通過雷射燒蝕、通過機械燒蝕和/或通過蝕刻燒蝕至囊封物2250中來形成。因此，通孔壁2256被形成以從囊封物底部表面2252朝向基板底部表面912延伸，其中通孔壁2256界定出包圍互連2280的互連包圍區段(interconnect bounded section)2286的體積。在本範例中，在燒蝕之後，通孔壁2256保持與互連包圍區段2286分離。
如在本範例中還可以看到的，燒蝕可以將通孔壁開口22561的直徑限定為大於通孔壁基底22562的直徑。此外，在本範例中，通孔壁2256不會一直延伸到基板底部表面912。相對而言，燒蝕可以限定出通孔台部2257，其從互連2280延伸到通孔壁基底2252，其中通孔台部2257限定通孔台部平面，其可基本上平行於囊封物底部表面2252。因此，互連2280可以包括互連囊封區段2285，其被囊封成與通孔台部平面和基板底部表面912之間的囊封物2250接觸。
隔室底部屏障992被示出在平坦化製程之後施加，而覆蓋電子裝置970下方的區域並且與隔室橫向屏障991的露出的底部接觸。在一些範例中，還可以施加介電材料層以位於電子裝置970下方的區域和隔室底部屏障992之間。如果需要，隔室底部屏障的施加可以在稍後階段進行。在其他範例中，可以省略隔室屏蔽990和/或隔室底部屏障992。
圖23D描述了類似於圖13C的後續組裝件的階段，不過是針對半導體封裝2200(圖22)。互連遠端部分2282耦合到互連內部部分2281的互連中間表面2289(如通過圖23B至C的製程暴露)，因而突出於囊封物底部表面2252。在一些範例中，可以使用焊料液滴或球滴製程、網版印刷製程或鍍覆製程來施加互連遠端部分2282。在相同或其他示例中，互連遠端部分2282一旦附接就可以至少部分地回焊。
在本範例中，互連內部部分2281的體積大於互連遠端部分2282的體積，使得互連遠端部分2282的周邊被包圍在互連中間表面2289的區域內。因此，互連遠端部分2282的材料傾向於不會溢出到通孔2255中，使得通孔壁2256和互連包圍區段2286之間的分離仍保留。
圖23E呈現了針對半導體封裝2200(圖22)後續組裝件的階段。互連內部部分2281和互連遠端部分2282示出為彼此回焊，其各自的體積組合以限定互連2280的最終互連體積和高度，其中互連突出區段2287突出超過囊封物底部表面2252至少50 µm，以在當連接至外部基板或裝置時有適當間隙。特別地，圖23D中實施的互連遠端部分2282可以被配置成使得當圖23E中的互連內部部分2281回焊時，互連2280的最終體積和/或高度可以與圖23A中最初實施的互連2280的初始體積和/或高度基本相同或相似，或5%內。
在回焊製程期間，通孔壁2256和互連包圍區段2286之間的間隔允許互連內部部分2281和互連遠端部分2282彼此自由回焊。該特徵會減少將以其他方式變形或限制互連2280的最終形狀和高度的靜摩擦，並且限制互連2280的材料的任何“爆炸(blow up)”或噴發(eruption)(當受到囊封物底部表面2252中另外較窄孔徑的約束時，這會傾向於通過壓力噴射)。這種特徵亦允許在相鄰互連2280之間實現更緊密的間距。例如，少於一半的互連2280的初始高度可在圖23B中被薄化，留下其初始體積和高度的至少一半仍被囊封，因為稍後在圖23C中通孔2255擴展了另外會產生所述爆炸問題的狹窄的囊封物孔。因此，當在圖23A中施加互連2280時，起初可以使用較小的互連直徑，導致互連間距更緊密。然而，如果需要，可以使用較大的初始直徑互連2280，和/或可以在圖23B中薄化此互連到互連2280的初始高度的一半以上，同時仍然受益於靜摩擦的減少。
可以進行進一步的組裝件的階段以產生如圖22所示的封裝2200，其通過在類似於例如上文針對本文所述的任何EMI屏蔽所描述的任何製程(例如針對EMI屏蔽的圖11D至1E)的製程中形成EMI屏蔽2260。
這裡的討論包括許多說明性附圖，其示出了電子封裝組件的各個部分及其製造方法。為了說明清楚，此些圖並未示出每個範例組件的所有態樣。本文所呈現的任何範例組件和/或方法可與本文所呈現的任何或全部其他任何範例組件和/或方法共用任何或全部特性。
綜上所述，本揭示的各種態樣提供半導體封裝以及製造半導體封裝的方法。作為非限制性範例，本揭示的各種態樣提供半導體封裝以及其製造方法，其包括在其多個側上的屏蔽。雖然前面已經針對某些態樣和範例來加以描述，但是本領域技術人士應當理解的是，在不脫離本揭示的範圍的情況下，可以進行各種改變並且可用等同物來替換。此外，可以進行許多修改以使特定情況或材料適應本揭示的教示，而不脫離其範圍。例如，為了提供足夠的體積來將互連980(圖9、11)、互連1280(圖12、13)或互連1480(圖14至21)的各別突出部分囊封在主要帶1190的主要黏合劑內，此主要黏合劑的厚度可以根據需要改變，以大於此突出互連部分，並且通常大於主要帶1190的基底層的厚度。因為第二帶1195的第二黏合劑不囊封此些不同的互連，所以其厚度不需要在不同的範例中改變和/或可以保持比主要帶1190的主黏合劑的厚度更薄。
因此，所希望的是，本揭示不限於所揭示的特定(多個)範例，而本揭示將包括落入所附請求項的範圍內的所有範例。
10:夾具 11:內部空間 12:平面部分 20:夾具 21:凹槽 22:孔 100:半導體封裝 110:基板 110a:表面 110b:表面 111:線圖案 112:線圖案 113:傳導圖案 120:電子裝置 121:半導體晶粒 122:被動構件 130:電子裝置 140:模製物 150:模製物 150b:底表面 160:傳導凸塊 170:傳導凸塊 180:電磁干擾（EMI）屏蔽層 200:半導體封裝 280:EMI屏蔽層 280a:暴露孔 900:半導體封裝 910:基板 911:基板頂表面 912:基板底表面 913:基板橫向表面 914:基板周圍邊緣 920:電子裝置 920’:電子裝置 921:裝置表面 922:裝置表面 923:裝置橫向表面 931:被動構件 931’:被動構件 932:被動構件 932’:被動構件 933:被動構件 933’:被動構件 940:囊封物 942:囊封物頂表面 943:囊封物橫向表面 950:囊封物 952:囊封物底表面 953:囊封物橫向表面 954:囊封物周邊邊緣 954’:囊封物周邊邊緣 955:直通穿孔 960:EMI屏蔽 960’:EMI屏蔽 970:電子裝置 970’:電子裝置 971:裝置表面 972:裝置表面 973:裝置橫向表面 980:外部互連 981:互連內部部分 981’:互連內部部分 982:互連遠端部分 985:互連囊封部分 986:互連暴露部分 987:互連突出部分 990:隔室屏蔽 990’:隔室屏蔽 991:隔室橫向屏障 991’:隔室橫向屏障 992:隔室底部屏障 992’:隔室底部屏障 1011:單元部分 1012:單元部分 1160:EMI屏蔽層 1160’:EMI屏蔽層 1163:EMI屏蔽 1190:主要帶 1191:主要帶部分 1192:主要帶部分 1195:次要帶 1200:半導體封裝 1250:囊封物 1252:囊封物底表面 1253:囊封物橫向表面 1254:囊封物周圍邊緣 1260:EMI屏蔽 1260’:EMI屏蔽 1280:互連 1281:互連內部 1281’:互連內部 1282:互連遠端部分 1282’:互連遠端部分 1286:互連暴露部分 1286’:互連暴露部分 1400:半導體封裝 1450:囊封物 1452:囊封物底表面 1453:囊封物橫向表面 1454:囊封物周圍邊緣 1459:裙邊 1460:EMI屏蔽 1460’:EMI屏蔽 1480:外部互連 1480’:外部互連 1481:互連內部 1481’:互連內部 1482:互連遠端部分 1482’:互連遠端部分 1550:間隙 1590:薄膜 1600:半導體封裝 1650:囊封物 1660:EMI屏蔽 1690:隔室屏蔽 1800:半導體封裝 1850:囊封物 1875:電子裝置 1876:電子裝置 1880:外部互連 1900:半導體封裝 1950:囊封物 2000:半導體封裝 2010:基板 2011:基板頂表面 2019:基板孔洞 2020:電子裝置 2030:被動構件 2080:互連 2100:半導體封裝 2110:基板 2111:基板頂表面 2200:半導體封裝 2250:囊封物 2252:囊封物底表面 2253:囊封物橫向表面 2255:通孔 2256:通孔壁 2257:通孔台部 2260:EMI屏蔽 2280:互連 2280’:互連 2281:互連內部部分 2281’:互連內部部分 2282:互連遠端部分 2285:互連囊封區段 2286:互連包圍區段 2287:互連突出區段 2289:互連中間表面 2359:囊封物初始底部 2379:裝置初始底部 2389:互連初始底部 9111:基板頂部第一襯墊 9112:基板頂部第二襯墊 9121:基板底部第一墊 9122:基板底部第二襯墊 9201:電子裝置 9201’:電子裝置 9202:電子裝置 9202’:電子裝置 9321:終端 9322:終端 22561:通孔壁開口 22562:通孔壁基底 S10:製造半導體封裝的方法 S11:步驟 S12:步驟 S13:步驟 S14:步驟 S15:步驟 S20:步驟 S23:步驟 S24:步驟 S25:步驟
[圖1]是例示根據本揭示的實施例的半導體封裝的截面圖。
[圖2]是例示圖1中所示的製造半導體封裝的方法的流程圖。
[圖3A至3E]是示出用於製造圖2所示的製造半導體封裝的方法的各個步驟的截面圖。
[圖4]是例示根據本揭示的另一實施例的半導體封裝的截面圖。
[圖5A和5B]是例示藉由圖2中所示的半導體封裝製造方法的圖4中所示的製造半導體封裝的各個步驟的截面圖。
[圖6]例示圖5A中所示的夾具的結構的平面圖和截面圖。
[圖7]是例示根據本揭示的另一實施例的圖4中所示的製造半導體封裝的方法的流程圖。
[圖8A至8C]是例示用於製造圖7所示的製造半導體封裝的方法的各個步驟的截面圖。
[圖9A]例示根據一範例的半導體封裝的橫截面圖。
[圖9B]例示圖9A的半導體封裝的放大部分。
[圖10A至10C]例示各個初始的半導體封裝組裝件階段。
[圖11A至11E]例示完成圖9的半導體封裝的各個後面的半導體封裝組裝件。
[圖12A]例示根據一範例的半導體封裝的橫截面圖。
[圖12B]例示圖12A的半導體封裝的放大部分。
[圖13A至13]E例示完成圖12的半導體封裝的各個後面的半導體封裝組裝件。
[圖14A]例示根據一範例的半導體封裝的橫截面圖。
[圖14B]例示圖14A的半導體封裝的放大部分。
[圖15A至15D]例示完成圖14的半導體封裝的各個後面的半導體封裝組裝件。
[圖16]例示根據一範例的半導體封裝的橫截面圖。
圖[17A至17C]例示完成圖16的半導體封裝的各個後面的半導體封裝組裝件。
[圖18]例示根據一範例的半導體封裝的橫截面圖。
[圖19]例示根據一範例的半導體封裝的橫截面圖。
[圖20]例示根據一範例的半導體封裝的橫截面圖。
[圖21]例示根據一範例的半導體封裝的橫截面圖。
[圖22A]例示根據一範例的半導體封裝的橫截面圖。
[圖22B]例示圖22A的半導體封裝的放大部分。
[圖23A至23E]例示完成圖22的半導體封裝的各個後面的半導體封裝組裝件。
100:半導體封裝
110:基板
110a:表面
110b:表面
111:線圖案
112:線圖案
113:傳導圖案
120:電子裝置
121:半導體晶粒
122:被動構件
130:電子裝置
140:模製物
150:模製物
150b:底表面
160:傳導凸塊
170:傳導凸塊
180:電磁干擾(EMI)屏蔽層

Claims (20)

  1. 一種半導體封裝，其包括：基板，其包括：基板頂側，其包括基板頂部第一襯墊和基板頂部第二襯墊；基板底側，其包括基板底部第一襯墊和基板底部第二襯墊；以及基板橫向側；第一電子裝置，其在所述基板頂側上且被耦合至所述基板頂部第一襯墊，其中所述第一電子裝置包括：第一裝置底側，其面對所述基板頂側；第一裝置頂側；以及第一裝置橫向側；第二電子裝置，其在所述基板頂側上且被耦合至所述基板頂部第二襯墊；第一囊封物，其至少囊封所述基板頂側、所述第一電子裝置以及所述第二電子裝置，其中所述第一囊封物包括：第一囊封物底側，其面對所述基板頂側；第一囊封物頂側；以及第一囊封物橫向側；第三電子裝置，其在所述基板底側上且被耦合至所述基板底部第一襯墊，其中所述第三電子裝置包括：第三裝置頂側，其面對所述基板底側；第三裝置底側；以及第三裝置橫向側；外部互連，其在所述基板底側上，所述外部互連的至少一部分從所述第三電子裝置橫向地位移且在所述第三裝置頂側和所述第三裝置底側之間，所述外 部互連包括：上方互連端，其被耦合至所述基板底部第二襯墊；以及下方互連端；第二囊封物，其至少囊封所述基板底側和所述第三電子裝置，其中所述第二囊封物包括：第二囊封物頂側，其面對所述基板底側；第二囊封物底側；以及第二囊封物橫向側。
  2. 如請求項1所述的半導體封裝，其中所述下方互連端比所述第二囊封物底側還低。
  3. 如請求項1所述的半導體封裝，其進一步包括電磁干擾(EMI)屏蔽，所述電磁干擾屏蔽至少包圍：所述第一囊封物頂側；所述第一囊封物橫向側；以及所述基板橫向側，其中所述電磁干擾屏蔽與所述外部互連間隔開。
  4. 如請求項1所述的半導體封裝，其中：所述基板包括基板凹穴，所述基板底側包括第一部分和第二部分，所述第一部分是所述基板底側的最下表面，以及所述第二部分限定了所述基板凹穴的基底。
  5. 如請求項4所述的半導體封裝，其中所述第三電子裝置是在所述基板底側的所述第二部分上。
  6. 如請求項4所述的半導體封裝，其中所述外部互連是在所述基 板底側的所述第一部分上。
  7. 如請求項4所述的半導體封裝，其中所述第二囊封物至少囊封所述基板底側的所述第二部分。
  8. 如請求項1所述的半導體封裝，其進一步包括底部電磁干擾(EMI)屏蔽，所述底部電磁干擾屏蔽包括水平屏障和多個垂直屏障，其中：所述水平屏障位於所述第二囊封物底側，且所述多個垂直屏障從所述基板底側延伸穿過所述第二囊封物至所述水平屏障。
  9. 如請求項1所述的半導體封裝，其進一步包括在所述外部互連的至少一部分和所述第二囊封物之間的間隙。
  10. 如請求項1所述的半導體封裝，其中所述外部互連包括：囊封區段，其由所述第二囊封物的第一部分所包圍並且與所述第一部分接觸；暴露區段，其被所述第二囊封物的第二部分所包圍並且與所述第二部分分開；以及突出區段，其比所述第二囊封物底側還低。
  11. 一種半導體封裝，其包括：基板，其包括：基板第一側，其包括基板第一襯墊；基板第二側，其包括基板第二襯墊和基板第三襯墊；以及基板橫向側，其在所述基板第一側和所述基板第二側之間延伸；第一裝置，其在所述基板第一側上且被耦合至所述基板第一襯墊；第一囊封物，其至少囊封所述基板第一側和所述第一裝置，其中所述第一囊封物包括： 第一囊封物第一側，其面對所述基板第一側；第一囊封物第二側，其與所述第一囊封物第一側相對；以及第一囊封物橫向側，其在所述第一囊封物第一側和所述第一囊封物第二側之間延伸；第二裝置，其在所述基板第二側上且被耦合至所述基板第二襯墊；第三裝置，其在所述基板第二側上且被耦合至所述基板第三襯墊，其中所述第三裝置從在所述基板第二側上的所述第二裝置橫向地位移；以及第二囊封物，其至少囊封所述基板第二側、所述第二裝置以及所述第三裝置中每一者的一部分，其中所述第二囊封物包括：第二囊封物第一側，其面對所述基板第二側；第二囊封物第二側，其與所述第二囊封物第一側相對；以及第二囊封物橫向側，其在所述第二囊封物第一側和所述第二囊封物第二側之間延伸。
  12. 如請求項11所述的半導體封裝，其進一步包括互連，所述互連在所述基板第二側上並且被耦合至在所述基板第二側上的基板互連襯墊，其中所述互連向所述半導體封裝提供外部介面並且包括：第一互連端，其被耦合至所述基板互連襯墊；以及第二互連端。
  13. 如請求項12所述的半導體封裝，其進一步包括在所述互連的至少一部分與所述第二囊封物之間的間隙。
  14. 如請求項11所述的半導體封裝，其中：所述第一裝置、所述第二裝置或所述第三裝置中的至少一個是電子裝置；以及所述第一裝置、所述第二裝置或所述第三裝置中的至少一個是被動構件。
  15. 如請求項11所述的半導體封裝，其進一步包括電磁干擾(EMI)屏蔽，所述電磁干擾屏蔽至少包圍：所述第一囊封物第一側；所述第一囊封物橫向側；以及所述基板橫向側。
  16. 如請求項11所述的半導體封裝，其進一步包括電磁干擾(EMI)屏蔽，所述電磁干擾屏蔽包括水平屏障和多個垂直屏障，其中：所述水平屏障是在所述第二囊封物第二側上，以及所述多個垂直屏障從所述基板第二側延伸穿過所述第二囊封物至所述水平屏障。
  17. 如請求項16所述的半導體封裝，其中所述多個垂直屏障中的一個是在所述第二裝置與所述第三裝置之間。
  18. 如請求項16所述的半導體封裝，其中所述水平屏障接觸所述第二囊封物第二側。
  19. 一種半導體封裝，其包括：基板，其包括：基板第一側，其包括基板第一襯墊；基板第二側，其包括基板第二襯墊和基板第三襯墊；以及基板橫向側，其在所述基板第一側和所述基板第二側之間延伸；第一裝置，其在所述基板第一側上且被耦合至所述基板第一襯墊；第一囊封物，其至少囊封所述基板第一側和所述第一裝置，其中所述第一囊封物包括：第一囊封物第一側，其面對所述基板第一側；第一囊封物第二側，其與所述第一囊封物第一側相對；以及 第一囊封物橫向側，其在所述第一囊封物第一側和所述第一囊封物第二側之間延伸；第二裝置，其在所述基板第二側上且被耦合至所述基板第二襯墊；第三裝置，其在所述基板第二側上且被耦合至所述基板第三襯墊；第二囊封物，其至少囊封所述基板第二側、所述第二裝置以及所述第三裝置中每一者的一部分，其中所述第二囊封物包括：第二囊封物第一側，其面對所述基板第二側；第二囊封物第二側，其與所述第二囊封物第一側相對；以及第二囊封物橫向側，其在所述第二囊封物第一側和所述第二囊封物第二側之間延伸；以及電磁干擾(EMI)屏蔽，所述電磁干擾屏蔽包括水平屏障和多個垂直屏障，其中：所述水平屏障是在所述第二囊封物第二側上，以及所述多個垂直屏障從所述基板第二側延伸穿過所述第二囊封物至所述水平屏障，以及所述多個垂直屏障中的一個是在所述第二裝置與所述第三裝置之間。
  20. 如請求項19所述的半導體封裝，其中所述水平屏障接觸所述第二囊封物第二側。
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