KR20100020772A - 반도체 패키지 - Google Patents

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KR20100020772A
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Abstract

본 발명에 따른 반도체 패키지는, 상면에 배치된 본딩패드들을 갖는 반도체 칩과, 상기 각 본딩패드들과 일측 단부가 연결되고, 상기 일측 단부와 대향하는 타측 단부로 상기 상면 에지(Edge)까지 연장되며 상기 타측 단부에 형성된 패드부를 갖는 재배선(Redistribution Layer)과, 상기 반도체 칩의 상기 상면 상에 배치되며 상기 각 본딩패드들 및 상기 패드부를 노출하는 접착 부재를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 자세하게는, 상이한 종류의 반도체 패키지 형성시 동종의 반도체 칩을 적용하여 생산 단가를 절감할 수 있는 반도체 패키지에 관한 것이다.
웨이퍼(Wafer) 한 장에는 동일한 전기회로가 인쇄된 칩이 수백 개에서 혹은 수천 개가 구비된다. 그러나, 칩 자체만으로는 외부로부터 전기를 공급받아 전기신호를 전달해 주거나 전달받을 수 없으며, 또한, 칩은 미세한 회로를 담고 있어 외부충격에 쉽게 손상될 수도 있다.
따라서, 칩에 전기적인 연결을 해 주고, 외부의 충격에 견디도록, 밀봉 포장하여 물리적인 기능과 형상을 갖게 해주는 것이 반도체 패키지이다.
통상적으로 반도체 패키지는 반도체 칩의 각종 전기적인 입출력 신호를 외부로 용이하게 인출시키기 위하여 칩을 패키징하는 기술로서, 최근에는 칩 크기에 가깝게 축소된 구조, 반도체 칩에서 발생하는 열의 방출 성능 및 전기적 수행능력을 극대화시킬 수 있는 구조 등을 실현할 수 있도록 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.
최근에는 단위 시간당 생산성을 증대시키고자 매트릭스(Matrix) 배열 구조의 칩 부착 영역을 갖는 기판을 이용하여, 반도체 칩 부착 공정, 와이어 본딩 공정, 몰딩 공정 등을 거치게 한 다음, 낱개로 쏘잉(Sawing) 내지 싱글레이션(Singulation) 공정 등을 거치게 하여 한번에 많은 반도체 패키지를 제조하는 추세에 있다.
한편, 기존의 패키지는 웨이퍼를 절단하여 개개의 반도체 칩들로 분리시킨 다음, 개개의 반도체 칩 별로 패키징 공정을 실시하는 방식으로 제조되었다.
그러나, 상기의 패키징 공정은 자체적으로 많은 단위 공정들, 즉, 전술한 반도체 칩 부착, 와이어 본딩, 몰딩, 트림/포밍(Trim/Forming) 등의 공정들을 포함하고 있는바, 이에, 최근에는 개별 반도체 칩으로 분리된 상태에서 조립이 진행되지 않고, 웨이퍼 상태에서 재배선 작업과 볼 형태의 외부 접속 단자의 형성 및 개별 반도체 칩 분리 공정 등을 거쳐 제조하는 기술이 제안되었다.
상기와 같은 반도체 패키지는 일반적으로 도 1 및 도 2에 도시된 바와 같이 BOC(Board On Chip) 및 CSP(Chip Scale Package) 타입의 구조로 분류할 수 있다.
또한, 상기 BOC 및 CSP 타입의 패키지들은 한 개의 반도체 칩을 사용하는 SDP(Single Die Package) 타입의 패키지와 한 개 이상의 반도체 칩을 사용하는 DDP(Double Die Package) 타입의 반도체 패키지로 분류할 수 있다.
그러나, 상기와 같이 BOC 구조의 SDP 타입 패키지(100)와 CSP 구조의 DDP 타입 패키지(200)는 제작시, 각각의 패키지(100, 200)를 형성하기 위한 공정 방식이 상이하여 서로 동일한 반도체 칩, 즉, 동일한 웨이퍼의 사용이 불가능하다.
왜냐하면, 상기 BOC 구조의 SDP 타입 패키지(100)는 기판(102) 상에 반도체 칩(104) 부착 시 반도체 칩(104)을 페이스-다운(Face-Down) 타입으로 부착하여야 하기 때문에 상기 반도체 칩(104)의 상면에 접착제(106)를 도포하는 방식으로 공정이 수행되고 있으며, 이와 달리, 상기 CSP 구조의 DDP 타입 패키지(200)는 기판(202) 상에 반도체 칩(204) 부착 시 반도체 칩(204)을 페이스-업(Face-Up) 타입으로 부착하기 때문에 상기 반도체 칩(204)의 하면에 접착제(206)를 도포하는 방식으로 공정이 수행되고 있기 때문이다.
따라서, 상기와 같이 CSP 구조의 DDP 타입 패키지(200)에 사용되는 반도체 칩(204)을 상기 BOC 구조의 SDP 타입 패키지(100)에 적용할 경우, 반도체 칩(204)의 하면에 접착제(206)가 도포되어 있기 때문에 반도체 칩(204)을 기판(202) 상에 부착하기 위한 반도체 칩(204)의 픽-업(Pick-Up)시 픽-업 장치와 반도체 칩(204)이 붙어버리게 되어 기판(202) 상에 반도체 칩(204)을 부착하지 못하게 된다.
더욱이, 상기 DDP 타입의 패키지는 제품 특성상 높은 품질의 반도체 칩만을 사용하여 반도체 패키지를 제작하기 때문에, 상기 높은 품질의 반도체 칩보다 상대적으로 품질이 낮은 저 품질의 반도체 칩이 활용되기 위해서는 다른 종류의 반도체 패키지에 사용되어야 하나, 전술한 바와 같이 그의 부착 공정이 상이한 이유로 상기 BOC 구조의 SDP 타입 패키지에는 사용할 수가 없다.
결국, 각각의 반도체 패키지에 적합한 반도체 칩 및 그에 따른 반도체 패키지를 개별적으로 형성하여야 하므로 반도체 패키지를 제작하기 위한 전체 생산 단가가 증가하게 된다.
본 발명은 상이한 구조를 갖는 반도체 패키지에 동일한 종류의 반도체 칩을 적용한 반도체 패키지를 제공한다.
또한, 본 발명은 상기와 같이 상이한 구조를 갖는 반도체 패키지에 동일한 종류의 반도체 칩을 적용하여 전체 생산 단가를 절감한 반도체 패키지를 제공한다.
본 발명의 제1실시예에 따른 반도체 패키지는, 상면에 배치된 본딩패드들을 갖는 반도체 칩; 상기 각 본딩패드들과 일측 단부가 연결되고, 상기 일측 단부와 대향하는 타측 단부로 상기 상면 에지(Edge)까지 연장되며 상기 타측 단부에 형성된 패드부를 갖는 재배선(Redistribution Layer); 및 상기 반도체 칩의 상기 상면 상에 배치되며 상기 각 본딩패드들 및 상기 패드부를 노출하는 접착 부재;를 포함한다.
상기 접착 부재는 상기 재배선의 일부를 가리는 띠 형상을 포함한다.
상기 접착 부재는 상기 각 본딩패드들 및 상기 각 패드부 부분 만을 노출시키는 형상을 포함한다.
상기 반도체 칩은 상기 본딩패드, 재배선 및 접착 부재를 포함하는 반도체 칩의 상면 전체를 덮는 박리지(Release Tape)를 더 포함한다.
또한, 본 발명의 제2실시예에 따른 반도체 패키지는, 상면에 배치된 본딩패드들을 가지며, 상면이 상부를 향하도록 스택된 적어도 둘 이상의 반도체 칩들; 상 기 각 본딩패드들과 일측 단부가 연결되고, 상기 일측 단부와 대향하는 타측 단부로 상기 상면 에지(Edge)까지 연장되며 상기 타측 단부에 형성된 패드부를 갖는 재배선(Redistribution Layer); 상기 각 반도체 칩들의 상기 상면 상에 배치되며 상기 각 본딩패드들 및 상기 패드부를 노출하는 접착 부재; 상기 스택된 각 반도체 칩들 중 최하부 반도체 칩의 상면과 대향하는 하면에 배치되며 전극 단자들을 갖는 기판; 및 상기 각 전극 단자들과 상기 각 본딩패드들을 연결하는 연결 부재;를 포함한다.
상기 스택된 각 반도체 칩들 중 최상부 반도체 칩의 접착 부재 상면에 접착된 박리지(Release Tape)를 더 포함한다.
상기 접착 부재는 상기 재배선의 일부를 가리는 띠 형상을 포함한다.
상기 접착 부재는 상기 각 본딩패드들 및 상기 각 패드부 부분 만을 노출시키는 형상을 포함한다.
또한, 본 발명의 제3실시예에 다른 반도체 패키지는, 상면에 배치된 본딩패드들을 갖는 반도체 칩; 상기 각 본딩패드들과 일측 단부가 연결되고, 상기 일측 단부와 대향하는 타측 단부로 상기 상면 에지(Edge)까지 연장되며 상기 타측 단부에 형성된 패드부를 갖는 재배선(Redistribution Layer); 상기 반도체 칩의 상기 상면 상에 배치되며 상기 각 본딩패드들 및 상기 패드부를 노출하는 접착 부재; 상기 반도체 칩의 상면에 상기 접착 부재를 매개로 배치되며 상기 본딩패드들과 대응하는 위치에 캐버티 및 상기 캐버티에 인접한 부분에 전극 단자들을 갖는 기판; 및 상기 전극 단자들과 상기 본딩패드들을 상기 캐버티를 관통하여 연결하는 연결 부 재;를 포함한다.
상기 접착 부재는 상기 재배선의 일부를 가리는 띠 형상을 포함한다.
상기 접착 부재는 상기 각 본딩패드들 및 상기 각 패드부 부분 만을 노출시키는 형상을 포함한다.
본 발명은 반도체 칩의 상면에 접착 부재가 형성됨으로써, BOC 구조의 SDP 타입 패키지와 CSP 구조의 DDP 타입 패키지와 같은 여러 종류의 반도체 패키지 형성시 동일한 종류의 반도체 칩을 사용할 수 있다.
또한, 본 발명은 상기와 같이 반도체 칩의 상면에 접착 부재가 형성되어, 여러 종류의 반도체 패키지 형성시, 동일한 종류의 반도체 칩을 사용할 수 있으므로, 반도체 패키지를 형성하기 위한 전체 생산 단가를 절감할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
자세하게, 도 3은 본 발명의 제1실시예에 따른 반도체 패키지를 설명하기 위해 도시한 평면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 제1실시예에 따른 반도체 패키지(350)는 반도체 칩(304), 재배선(311) 및 접착 부재(310)를 포함한다.
반도체 칩(304)은 상면의 중앙부에 배치된 다수의 본딩패드들(305)을 포함한다.
재배선(311)은 반도체 칩(304)의 다수의 각 본딩패드들(305)과 일측 단부가 연결된다.
또한, 재배선(311)은 반도체 칩(304)의 다수의 각 본딩패드들(305)과 연결된 일측 단부와 대향하는 타측 단부로 반도체 칩(304)의 상면 에지(Edge)까지 연장되어 타측 단부에 구비된 패드부(307)를 포함한다.
재배선(311)은 예를 들면 반도체 칩(304)의 상면에 일 방향으로 설치될 수 있다.
또한, 재배선(311)은 예를 들면 반도체 칩(304)의 상면에 지그재그로 설치될 수 있다.
접착 부재(310)는 반도체 칩(304)의 상면 상에 배치되며, 예를 들면, 접착 테이프를 포함할 수 있다.
그리고, 접착 부재(310)는 반도체 칩(304)의 각 본딩패드들(305) 부분 및 패드부(307)를 노출시키도록 배치된다.
이때, 접착 부재(310)는 예를 들면 재배선(311)의 일부 부분 만을 가리는 띠 형상을 포함한다.
또한, 접착 부재(310)는 예를 들면 각 본딩패드들(305) 부분 및 각 패드부(307) 부분 만을 노출시키는 형상을 포함할 수 있다.
그리고, 반도체 패키지(350)는 각 본딩패드들(305) 및 패드부(307)를 갖는 재배선(311)과 접착 부재(310)를 포함하는 반도체 칩(304)의 상면을 덮는 박리지(Release Tape : 312)를 더 포함할 수 있다.
이때, 박리지(312)는 반도체 칩(304)이 픽-업 될 때, 반도체 칩(304) 상면의 접착 부재(310)로 인한 픽-업 장치와 반도체 칩(304)이 서로 부착되는 것을 방지하기 위함이다.
도 4는 본 발명의 제2실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단며도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명에 제2실시예에 따른 반도체 패키지(400)는 적어도 둘 이상의 반도체 칩(404a, 404b), 재배선(도시안됨), 접착 부재(410a, 410b), 기판(402) 및 연결 부재(408a, 408b)를 포함한다.
반도체 칩들(404a, 404b)은 기판(402) 상면에 스택되도록 부착된다.
반도체 칩들(404a, 404b)은 상면에 본딩패드(405a, 405b) 및 본딩패드(405a, 405b)와 연결되는 패드부(407a, 407b)를 포함한다.
이때, 반도체 칩들(404a, 404b) 중 최상부 반도체 칩(404b)은 반도체 칩(404b)의 접착 부재(410b) 상면에 접착된 박리지(Release Tape : 412)를 더 포함할 수 있다.
여기서, 박리지(412)는 반도체 칩(404a, 404b)이 픽-업 될 때, 반도체 칩(404a, 404b) 상면의 접착 부재(410a, 410b)로 인한 픽-업 장치와 반도체 칩(404a, 404b)이 서로 부착되는 것을 방지하기 위함이다.
재배선은 반도체 칩들(404a, 404b)의 다수의 각 본딩패드들(405a, 405b)과 일측 단부가 연결된다.
또한, 재배선은 반도체 칩(404a, 404b)의 다수의 각 본딩패드들(405a, 405b)과 연결된 일측 단부와 대향하는 타측 단부로 반도체 칩(404a, 404b)의 상면 에지(Edge)까지 연장되어 타측 단부에 구비된 패드부(407a, 407b)를 포함한다.
재배선은 예를 들면 반도체 칩(404a, 404b)의 상면에 일 방향으로 설치될 수 있다.
또한, 재배선은 예를 들면 반도체 칩(404a, 404b)의 상면에 지그재그로 설치될 수 있다.
접착 부재(410a, 410b)는 각 반도체 칩들(404a, 404b)의 상면에 본딩패드(405a, 405b) 및 본딩패드(405a, 405b)와 연결되는 패드부(407a, 407b) 부분 및 본딩패드(405a, 405b) 및 패드부(407a, 407b) 부분에 인접한 반도체 칩(404a, 404b)의 상면을 일부 노출시키도록 부착된다.
접착 부재(410a, 410b)는 예를 들면 접착 테이프를 포함한다.
또한, 접착 부재(410a, 410b)는 예를 들면 재배선의 일부 부분 만을 가리는 띠 형상을 포함한다.
또한, 접착 부재(410a, 410b)는 예를 들면 각 본딩패드들(405a, 405b) 부분 및 각 패드부(407a, 407b) 부분 만을 노출시키는 형상을 포함할 수 있다.
기판(402)은 상면 가장자리에 구비된 전극 단자(401)를 포함한다.
기판(402)은 상면과 대향하는 하면에 부착되며 실장 수단인 솔더 볼과 같은 다수의 외부 접속 단자(416)를 포함한다.
연결 부재(408a, 408b)는 반도체 칩들(404a, 404b)의 본딩패드(405a, 405b)와 연결된 패드부(407a, 407b)와 기판(402)의 전극 단자(401)를 전기적으로 연결한다.
연결 부재(408a, 408b)는 예를 들면 금속와이어를 포함한다.
반도체 패키지(400)는 반도체 칩들(404a, 404b) 및 연결 부재(408a, 408b)를 외부의 스트레스로부터 보호하기 위해 연결 부재(408a, 408b) 및 반도체 칩들(404a, 404b)을 포함하는 기판(402)의 상면을 덮는 EMC(Epoxy Molding Compound)와 같은 봉지제(414)를 포함한다.
도 5는 본 발명의 제3실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 제3실시예에 따른 반도체 패키지(500)는, 반도체 칩(504), 재배선(도시안됨), 접착 부재(510), 기판(502) 및 연결 부재(508)를 포함한다.
반도체 칩은 상면에 구비된 다수의 본딩패드들(505)을 포함하며 기판(502) 하면에 페이스-업(Face-Up) 타입으로 부착된다.
재배선은 반도체 칩(504)의 다수의 각 본딩패드들(505)과 일측 단부가 연결된다.
또한, 재배선은 반도체 칩(504)의 다수의 각 본딩패드들(505)과 연결된 일측 단부와 대향하는 타측 단부로 반도체 칩(504)의 상면 에지(Edge)까지 연장되어 타측 단부에 구비된 패드부(507)를 포함한다.
재배선은 예를 들면 반도체 칩(504)의 상면에 일 방향으로 설치될 수 있다.
또한, 재배선은 예를 들면 반도체 칩(504)의 상면에 지그재그로 설치될 수 있다.
접착 부재(510)는 반도체 칩(504) 상면에 본딩패드(505) 부분 및 본딩패드(505) 부분에 인접한 반도체 칩(504)의 상면의 일부를 노출시키도록 부착된다.
접착 부재(510)는 예를 들면 접착 테이프를 포함한다.
또한, 접착 부재(504)는 예를 들면 재배선의 일부 부분 만을 가리는 띠 형상을 포함한다.
그리고, 접착 부재(504)는 예를 들면 각 본딩패드들(505) 부분 및 각 패드부(507) 부분 만을 노출시키는 형상을 포함할 수 있다.
기판(502)은 중앙부에 본딩패드(505)와 대응하는 캐버티(C) 및 캐버티(C)에 인접한 상면에 구비된 전극 단자(501)를 포함한다.
기판(502)은 상면에 부착되며 실장 수단인 외부 접속 단자(516)를 더 포함한다.
외부 접속 단자(516)는 예를 들면 솔더 볼을 포함한다.
연결 부재(508)는 반도체 칩(504)의 본딩패드(505)와 기판(502)의 캐버티(C)에 인접한 상면에 구비된 전극 단자(501)를 기판(502)의 캐버티(C)를 관통하여 연결시킨다.
연결 부재(508)는 예를 들면 금속와이어를 포함한다.
반도체 패키지(500)는 반도체 칩(504) 및 연결 부재(508)를 외부의 스트레스 로부터 보호하기 위해 반도체 칩(504)을 포함하는 기판(502)의 하면과 연결 부재(508)를 포함하는 캐버티(C) 부분을 덮는 봉지제(514)를 더 포함한다.
도 6a 내지 도 6d는 본 발명의 제2실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 평면도이고, 도 6e 및 도 6f는 본 발명의 제2실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 6a를 참조하면, 다수의 본딩 패드(405) 및 본딩 패드(405)와 재배선(411)에 의해 연결되는 패드부(407)를 갖는 다수의 반도체 칩들(404)을 포함한 웨이퍼(440)의 하면이 백-그라인딩된다.
그런 다음, 백-그라인딩된 웨이퍼(440)의 상면에 본딩패드(405) 및 패드부(407)를 포함한 반도체 칩들(404)을 덮도록 접착 부재(410)가 형성된다.
접착 부재(410)는 예를 들면 접착 테이프로 형성된다.
도 6b를 참조하면, 접착 부재(410)는, 본딩 패드(405) 및 패드부(407) 상면 부분과, 본딩 패드(405) 및 패드부(407) 상면 부분을 제외한 나머지 반도체 칩들(404) 상면 부분으로 쏘잉 공정(418)을 통해 구획된다.
이때, 쏘잉 공정(418)은 접착 부재(410)가 절단되지 않을 정도, 즉, 접착 부재(410)가 구획될 수 있을 정도로만 수행되는 것이 바람직하다.
도 6c를 참조하면, 구획된 본딩 패드(405) 및 패드부(407) 상면 부분의 접착 부재(410)를 제외한 나머지 반도체 칩(404) 상면 부분의 접착 부재(410)와 반도체 칩들(404)이 마운트 헤드(420)를 이용하여 열 압착된다.
이때, 마운트 헤드(420)를 이용한 접착 부재(410)의 열 압착으로 인해 반도체 칩들(404)과 접착 부재(410)는 단단하게 압착된다.
그런 다음, 열 압착된 접착 부재(410)를 제외한 나머지 접착 부재(410), 즉, 본딩 패드(405) 및 패드부(407) 상면 부분의 접착 부재(410)가 UV 테이프에 의해 제거된다.
도 6d를 참조하면, 본딩 패드(405) 및 패드부(407) 상면 부분의 접착 부재(410)가 제거된 반도체 칩들(404)의 상면에 박리지(412)가 형성된다.
박리지(412)는 반도체 칩들(404) 상면의 접착 부재(410)로 인한 반도체 칩(410) 픽-업 공정 수행시, 픽-업 장치와 반도체 칩(410)이 서로 부착되는 것을 방지하기 위함이다.
도 6e를 참조하면, 상면 전체에 박리지(412)가 부착된 반도체 칩들(404)을 포함하는 웨이퍼(440)가 쏘잉 공정에 의해 각각의 반도체 칩(404) 레벨로 개별화된다.
이어서, 개별화된 각각의 반도체 칩들(404a, 404b)이 적어도 두 개 이상 기판(402) 상면에 스택되도록 부착된다.
이때, 기판(402) 상면에 반도체 칩들(404a, 404b) 부착시, 하부 반도체 칩(404a)의 상면에 부착된 박리지(412)가 반도체 칩(404a)의 상면으로부터 제거된 후 상부 반도체 칩(404b)과 부착된다.
여기서, 하부 반도체 칩(404a) 상면의 박리지(412) 제거는 UV 테이프에 의해 제거된다.
그런 다음, 기판(402) 상면에 스택되도록 부착된 각각의 반도체 칩(404a, 404b)의 패드부(407a, 407b)와 기판(402)의 전극 단자(401)가 다수의 연결 부재(408a, 408b)들에 의해 전기적으로 연결된다.
연결 부재들(408a, 408b)은 예를 들면 금속와이어로 형성된다.
도 6f를 참조하면, 연결 부재들(408a, 408b) 및 반도체 칩들(404a, 404b)을 외부의 스트레스로부터 보호하기 위해 연결 부재들(408a, 408b) 및 반도체 칩들(404a, 404b)을 포함하는 기판(402)의 상면에 EMC와 같은 봉지제(414)가 형성된다.
이어서, 기판(402) 하면에 실장수단으로서 솔더 볼과 같은 다수의 외부 접속 단자(416)가 부착된다.
도 7a 내지 도 7d는 본 발명의 제3실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 평면도이고, 도 7e 및 도 7f는 본 발명의 제3실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 7a를 참조하면, 다수의 본딩 패드(505) 및 본딩 패드(505)와 재배선에 의해 연결되는 패드부(507)를 갖는 다수의 반도체 칩(504)을 포함한 웨이퍼(540)의 하면이 백-그라인딩된다.
그런 다음, 백-그라인딩된 웨이퍼(540)의 상면에 본딩패드(505) 및 패드부(507)를 포함한 반도체 칩들(504)을 덮도록 접착 부재(510)가 형성된다.
접착 부재(510)는 예를 들면 접착 테이프로 형성된다.
도 7b를 참조하면, 접착 부재(510)는, 본딩 패드(505) 및 패드부(507) 상면 부분과, 본딩 패드(505) 및 패드부(507) 상면 부분을 제외한 나머지 반도체 칩(504) 상면 부분으로 쏘잉 공정(518)을 통해 구획된다.
이때, 쏘잉 공정(518)은 접착 부재(510)가 절단되지 않을 정도, 즉, 접착 부재(510)가 구획될 정도의 강도로 수행되는 것이 바람직하다.
도 7c를 참조하면, 구획된 본딩 패드(505) 및 패드부(508) 상면 부분의 접착 부재(510)를 제외한 나머지 반도체 칩(504) 상면 부분의 접착 부재(510)와 반도체 칩(504)이 마운트 헤드(520)를 이용하여 열 압착된다.
이때, 마운트 헤드(520)를 이용한 접착 부재(510)의 열 압착으로 인해 반도체 칩(504)과 접착 부재(510)는 단단하게 압착된다.
그런 다음, 열 압착된 접착 부재(510)를 제외한 나머지 접착 부재(510), 즉, 본딩 패드(505) 및 패드부(507) 상면 부분의 접착 부재(510)가 UV 테이프에 의해 제거된다.
도 7d를 참조하면, 본딩 패드(505) 및 패드부(507) 상면 부분의 접착 부재(510)가 제거된 반도체 칩(504)의 상면에 박리지(512)가 형성된다.
박리지(512)는 반도체 칩(504) 상면의 접착 부재(510)로 인한 반도체 칩(504) 픽-업 공정 수행시, 접착 부재(510)로 인한 픽-업 장치와 반도체 칩(504)이 서로 부착되는 것을 방지하기 위함이다.
도 7e를 참조하면, 상면 전체에 박리지(512)가 부착된 반도체 칩들(504)을 포함하는 웨이퍼(540)가 쏘잉 공정에 의해 각각의 반도체 칩(504) 레벨로 개별화된 다.
이어서, 개별화된 각각의 반도체 칩(504)이 본딩패드(505)와 대응하는 부분에 형성된 캐버티(C) 및 캐버티(C)에 인접한 부분에 전극 단자(501)를 갖는 기판(502)의 하면에 부착된다.
이때, 반도체 칩(504)은 그의 상면으로 접착 부재(510)가 부착되어 기판(502) 상에 부착되므로 반도체 칩(504)의 박리지(512)는 마운트 스테이지(Mount Stage : 520) 상에서 제거된 상태로 기판(502) 상에 부착된다.
박리지(512)는 예를 들면 UV 테이프에 의해 제게된다.
도 7g를 참조하면, 반도체 칩(504)의 본딩 패드(505)와 기판(502) 캐버티(C)에 인접한 하면의 전극 단자(501)가 캐버티(C)를 관통되도록 하여 연결 부재(508)로 연결된다.
연결 부재(508)는 예를 들면 금속와이어로 형성된다.
그런 다음, 연결 부재(508) 및 반도체 칩(504)을 외부의 스트레스로부터 보호하기 위해 반도체 칩(504)을 포함한 기판(502)의 하면과 연결 부재(508)를 포함하는 기판(502) 캐버티(C) 부분을 덮도록 EMC와 같은 봉지제(514)로 밀봉된다.
이어서, 기판(502) 상면에 실장 수단으로서 솔더 볼과 같은 다수의 외부 접속 단자(516)가 부착된다.
전술한 바와 같이 본 발명은, 상기와 같이 반도체 칩의 상면에 접착 부재가 형성됨으로써, 예를 들면 BOC 구조의 SDP 타입 패키지와 CSP 구조의 DDP 타입 패키지와 같은 여러 종류의 반도체 패키지 형성시 동일한 종류의 반도체 칩을 적용시킬 수 있다.
또한, 상기와 같이 반도체 칩의 상면에 접착 부재가 형성되어 여러 종류의 반도체 패키지 형성시 동일한 종류의 반도체 칩을 적용시킬 수 있으므로, 여러 종류의 반도체 패키지에 적합한 반도체 칩을 개별적으로 형성하지 않아도 됨에 따라 반도체 패키지를 형성하기 위한 전체 생산 단가를 절감할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 및 도 2는 종래 기술의 문제점을 설명하기 위해 도시한 단면도.
도 3은 본 발명의 제1실시예에 따른 반도체 패키지를 설명하기 위해 도시한 평면도.
도 4는 본 발명의 제2실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도.
도 5는 본 발명의 제3실시예에 따른 반도체 패키지를 설명하기 위해 도시한 단면도.
도 6a 내지 도 6d는 본 발명의 제2실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 평면도.
도 6e 및 도 6f는 본 발명의 제2실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도.
도 7a 내지 도 7d는 본 발명의 제3실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 평면도.
도 7e 및 도 7f는 본 발명의 제3실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도.

Claims (11)

  1. 상면에 배치된 본딩패드들을 갖는 반도체 칩;
    상기 각 본딩패드들과 일측 단부가 연결되고, 상기 일측 단부와 대향하는 타측 단부로 상기 상면 에지(Edge)까지 연장되며 상기 타측 단부에 형성된 패드부를 갖는 재배선(Redistribution Layer); 및
    상기 반도체 칩의 상기 상면 상에 배치되며 상기 각 본딩패드들 및 상기 패드부를 노출하는 접착 부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 접착 부재는 상기 재배선의 일부를 가리는 띠 형상을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 접착 부재는 상기 각 본딩패드들 및 상기 각 패드부 부분 만을 노출시키는 형상을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 반도체 칩은 상기 본딩패드, 재배선 및 접착 부재를 포함하는 반도체 칩의 상면 전체를 덮는 박리지(Release Tape)를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 상면에 배치된 본딩패드들을 가지며, 상면이 상부를 향하도록 스택된 적어도 둘 이상의 반도체 칩들;
    상기 각 본딩패드들과 일측 단부가 연결되고, 상기 일측 단부와 대향하는 타측 단부로 상기 상면 에지(Edge)까지 연장되며 상기 타측 단부에 형성된 패드부를 갖는 재배선(Redistribution Layer);
    상기 각 반도체 칩들의 상기 상면 상에 배치되며 상기 각 본딩패드들 및 상기 패드부를 노출하는 접착 부재;
    상기 스택된 각 반도체 칩들 중 최하부 반도체 칩의 상면과 대향하는 하면에 배치되며 전극 단자들을 갖는 기판; 및
    상기 각 전극 단자들과 상기 각 본딩패드들을 연결하는 연결 부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 스택된 각 반도체 칩들 중 최상부 반도체 칩의 접착 부재 상면에 접착된 박리지(Release Tape)를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 접착 부재는 상기 재배선의 일부를 가리는 띠 형상을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 5 항에 있어서,
    상기 접착 부재는 상기 각 본딩패드들 및 상기 각 패드부 부분 만을 노출시키는 형상을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 상면에 배치된 본딩패드들을 갖는 반도체 칩;
    상기 각 본딩패드들과 일측 단부가 연결되고, 상기 일측 단부와 대향하는 타측 단부로 상기 상면 에지(Edge)까지 연장되며 상기 타측 단부에 형성된 패드부를 갖는 재배선(Redistribution Layer);
    상기 반도체 칩의 상기 상면 상에 배치되며 상기 각 본딩패드들 및 상기 패드부를 노출하는 접착 부재;
    상기 반도체 칩의 상면에 상기 접착 부재를 매개로 배치되며 상기 본딩패드들과 대응하는 위치에 캐버티 및 상기 캐버티에 인접한 부분에 전극 단자들을 갖는 기판; 및
    상기 전극 단자들과 상기 본딩패드들을 상기 캐버티를 관통하여 연결하는 연결 부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 접착 부재는 상기 재배선의 일부를 가리는 띠 형상을 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 접착 부재는 상기 각 본딩패드들 및 상기 각 패드부 부분 만을 노출시키는 형상을 포함하는 것을 특징으로 하는 반도체 패키지.
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