KR102163708B1 - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the wire connector during or after the bonding process
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8503—Reshaping, e.g. forming the ball or the wedge of the wire connector
    • H01L2224/85035—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball"
    • H01L2224/85045—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball" using a corona discharge, e.g. electronic flame off [EFO]
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L2224/85399—Material
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
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Abstract

본 기술의 반도체 패키지는, 기판 패드가 구비된 패키지 기판; 패키지 기판 상의 구조물; 자성 물질층이 내부에 삽입된 접착 부재를 매개로 하여 구조물 상에 배치된 반도체 칩; 반도체 칩 상부 표면에 배치된 칩 패드; 및 기판 패드와 상기 칩 패드를 연결하는 본딩 와이어를 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{Semiconductor package and the method for fabricating of the same}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구가 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법과, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하는 방법이 있다. 하나의 패키지 내에 여러 개의 반도체 칩을 실장하는 방법을 패키징하는 방법만을 변경하여 반도체 메모리의 저장용량을 용이하게 늘릴 수 있는 이점이 있다. 이에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키고 있다.
멀티 칩 패키지를 구성하는 방법은 반도체 칩을 수평으로 실장하는 방법과, 수직으로 실장하는 방법이 있다. 그러나 소형화를 추구하는 전자제품의 특징으로 인하여, 복수 개의 반도체 칩들을 일 방향으로 쌓아서 패키징하는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 적용하고 있다. 스택형 멀티 칩 패키지는 수직 방향으로 복수 개의 반도체 칩들을 적층할 수 있어 한정된 공간에서 밀집도를 높일 수 있는 이점이 있다.
본 발명의 실시예는, 복수 개의 반도체 칩들을 적층하는 멀티 칩 패키지의 와이어 본딩 공정을 수행시 반도체 칩이 휘어지는 현상을 개선할 수 있는 반도체 패키지 및 반도체 패키지의 제조 방법을 제공한다.
본 출원의 일 예에 따른 반도체 패키지는, 기판 패드가 구비된 패키지 기판; 상기 패키지 기판 상의 구조물; 자성 물질층이 내부에 삽입된 접착 부재를 매개로 하여 상기 구조물 상에 배치된 반도체 칩; 상기 반도체 칩 상부 표면에 배치된 칩 패드; 및 상기 기판 패드와 상기 칩 패드를 연결하는 본딩 와이어를 포함한다.
본 기술에 있어서, 반도체 칩은 상기 구조물의 일 측 방향으로 가장자리 부분이 돌출되는 오버행 구조로 배치되고, 상기 칩 패드는 상기 반도체 칩의 오버행 구조로 돌출된 가장자리 부분에 배치된다.
상기 접착 부재는 상기 오버행 구조로 형성된 반도체 칩의 가장자리 부분을 포함하여 상기 반도체 칩의 하부면에 배치된다.
상기 구조물은 반도체 칩을 포함할 수 있다.
상기 자성 물질층은 강자성 물질이나 준강자성 물질, 또는 그래핀(Graphene) 등의 자성을 갖는 물질을 포함한다.
상기 접착 부재는 다이 어태치 필름(DAF)을 포함하는 접착 테이프로 구성된다.
상기 자성 물질층은 자성 물질을 포함하는 복수 개의 직선형 라인 패턴이 교차하게 배치된 격자 패턴 형상을 포함한다.
상기 자성 물질층은 상기 접착 부재의 외곽부를 둘러싸는 라인 형상의 테두리로 형성된다.
상기 자성 물질층은 면 구조의 플레이트(plate) 형상을 가지게 형성된다.
본 출원의 일 예에 따른 반도체 패키지의 제조방법은, 기판 패드가 구비된 패키지 기판을 준비하는 단계; 상기 패키지 기판 상에 하부 구조물을 배치하는 단계; 가장자리 부분에 칩 패드가 배치된 반도체 칩을 준비하는 단계; 상기 하부 구조물 상에 자성 물질층이 내부에 삽입된 접착 부재를 매개로 상기 하부 구조물의 일 측 방향으로 상기 칩 패드가 돌출되는 오버행 구조로 반도체 칩을 배치하는 단계; 상기 자성 물질층에 자기장을 가해 제2 반도체 칩을 고정하는 단계; 및 상기 반도체 칩이 고정된 위치에서 상기 기판 패드와 상기 칩 패드를 연결하는 본딩 와이어를 형성하는 단계를 포함한다.
상기 반도체 칩을 고정하는 단계는, 상기 반도체 칩의 상부 표면에 내부에 자기 발생 장치를 접촉시키는 단계; 상기 자기 발생 장치에 전류를 흘려 자기장을 발생시키는 단계; 및 상기 자기 발생 장치에서 발생된 자기장과 상기 접착 부재 내부의 자성 물질층과의 상호작용에 의해 발생된 자기력으로 상기 반도체 칩을 고정하는 단계를 포함한다.
상기 자기 발생 장치는 반도체 칩의 오버행 구조로 돌출된 가장자리 부분에 접촉한다.상기 자기장을 발생시키는 단계는 상기 본딩 와이어를 형성하는 단계와 동시에 진행될 수 있다.
본 기술에 따르면, 복수 개의 반도체 칩들이 수직으로 적층된 스택형 멀티 칩 패키지에서, 하부에 배치된 반도체 칩보다 돌출되어 오버행 구조를 이루는 상부 반도체 칩에 와이어 본딩 공정을 수행시 상부 반도체 칩이 휘어지는 현상을 개선할 수 있다. 이에 따라, 와이어 본딩 공정을 수행하는 과정에서 금속 와이어가 휘거나 끊어지는 문제를 개선할 수 있다.
또한, 반도체 칩 일측 단부의 오버행이 발생된 부분에 물리적인 구조물을 도입하지 않고 와이어 본딩 공정시 반도체 칩이 휘어지는 것을 방지할 수 있다.
도 1은 일 예에 따른 반도체 패키지를 나타내보인 사시도이다.
도 2 내지 도 4는 접착 부재 내에 삽입된 자성 물질층을 설명하기 위해 나타내보인 도면들이다.
도 5는 일반적인 와이어 본딩 공정을 설명하기 위해 나타내보인 도면들이다.
도 6 내지 도 11은 일 예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 나타내보인 도면들이다.
도 12 내지 도 13은 다른 예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 나타내보인 도면들이다.
도 14 내지 도 15는 또 다른 예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 일 예에 따른 반도체 패키지를 나타내보인 사시도이다. 도 2 내지 도 4는 접착 부재 내에 삽입된 자성물질층을 설명하기 위해 나타내보인 도면들이다. 그리고 도 5는 일반적인 와이어 본딩 공정을 설명하기 위해 나타내보인 도면들이다.
도 1을 참조하면, 일 실시예에 따른 반도체 패키지(100)는 패키지 기판(110), 기판 패드(115), 적어도 두 개 이상 적층된 반도체 칩들(120, 130), 반도체 칩(120, 130)들 사이를 접착하면서 내부에 자성 물질층(137)이 삽입된 접착 부재(135), 칩 패드(140) 및 본딩 와이어(bonding wire, 145)를 포함하여 구성될 수 있다.
패키지 기판(110)은 인쇄회로기판(PCB) 또는 연성회로기판일 수 있으며, 반도체 칩 또는 집적회로 칩을 실장할 수 있는 기재일 수 있다. 패키지 기판(110)은 전면부(front-side) 및 전면부에 반대되는 후면부(back-side)를 포함한다. 패키지 기판(110)의 내부에는 비록 도면에 도시하지는 않았지만, 회로 배선 패턴들이 배치될 수 있다. 패키지 기판(110)은 전면부에 반도체 칩들(120, 130)과의 전기적인 연결을 위한 복수 개의 기판 패드(115)를 포함하여 구성될 수 있다. 기판 패드(115)는 내부에 배치된 회로 배선 패턴들에 의해 패키지 기판(110)의 하면으로 전기적 신호를 전달할 수 있다. 이를 위해 패키지 기판(110)은 내부에 회로 배선 패턴들을 상호 연결하는 연결 비아(via)와 같은 연결 배선(미도시함)이 구비될 수 있다. 기판 패드(115)의 개수는 예시적으로 도시되었으며, 반도체 패키지의 용도에 따라 개수가 조절될 수 있다. 기판 패드(115)는 전도성 물질, 예를 들어 구리(Cu), 니켈(Ni) 또는 금(Au)을 포함하여 형성될 수 있다.
패키지 기판(110) 상에는 적어도 두 개 이상의 반도체 칩(120, 130)이 배치될 수 있다. 예를 들어, 제1 반도체 칩(120)은 패키지 기판(110)과 제1 접착부재(125)를 매개로 부착되고 제1 반도체 칩(120) 상에 제2 접착부재(135)를 매개로 제2 반도체 칩(130)이 부착되게 적층될 수 있다. 비록 도면에 도시하지는 않았지만, 제2 반도체 칩(130) 상에도 추가의 반도체 칩 등이 더 적층될 수 있다. 또한, 본 출원의 실시예에서는 제2 반도체 칩(130) 하부에 배치된 구조물을 제1 반도체 칩(120)으로 제시하고 있지만, 반도체 칩에 한정되지는 않는다. 예를 들어, 제2 반도체 칩(130) 하부에 배치된 구조물은 더미 칩(dummy chip)이나 솔더 레지스트와 같은 절연층이 배치될 수도 있다. 또한, 하부에 배치된 구조물은 두 개 이상의 반도체 칩 일 수도 있다. 반도체 칩과 더미 칩, 절연층이 두 개 이상 각각, 또는 혼합하여 적층된 구조일 수도 있다.
제1 반도체 칩(120) 및 제2 반도체 칩(130)은 패키지 기판(110)의 일 방향을 따라 적층될 수 있다. 일 실시예에서, 제1 반도체 칩(120) 및 제2 반도체 칩(130)은 상호 간에 가장자리 부분이 어긋나게 배치될 수 있다. 이에 따라 제1 반도체 칩(120) 상부에 배치된 제2 반도체 칩(130)의 가장자리 부분(150)은 하부의 제1 반도체 칩(120)에 중첩되지 않고 일 측 방향으로 돌출된 형상 부분, 예컨대, 오버행(overhang) 구조를 가지게 적층될 수 있다.
제2 반도체 칩(130)은 표면에 패키지 기판(110)과의 접속을 위한 복수 개의 칩 패드(140)를 포함하여 구성될 수 있다. 여기서 제2 반도체 칩(130) 상에 배치된 칩 패드(140)는 제2 반도체 칩(130)의 오버행 구조로 돌출된 가장자리 부분(150)에서 노출될 수 있다. 제1 반도체 칩(120) 및 제2 반도체 칩(130)은 실리콘(Si)을 포함하여 이루어질 수 있다. 칩 패드(140)의 개수 및 배치는 예시적으로 도시되었으며, 제2 반도체 칩(130)의 종류에 따라 개수 및 배치가 변경될 수 있다.
본딩 와이어(145)는 칩 패드(140)와 기판 패드(115)를 연결시킬 수 있다. 이에 따라, 제2 반도체 칩(130)과 패키지 기판(100)이 전기적으로 연결될 수 있다. 여기서 본딩 와이어(145)는 구리(Cu) 또는 금(Au) 등의 도전성 금속을 포함하여 구성될 수 있다.
상술한 바와 같이, 제1 반도체 칩(120)과 패키지 기판(110)은 제1 접착 부재(125)를 매개로 부착되고, 제1 반도체 칩(120)과 제2 반도체 칩(130)은 제2 접착 부재(135)를 매개로 부착될 수 있다. 제1 접착 부재(125) 또는 제2 접착 부재(135)는 접착테이프, 예를 들어, 다이 어태치 필름(DAF; Die Attach Film)으로 이루어질 수 있다. 여기서 제2 접착 부재(135)는 내부에 자성물질층(137)이 삽입된 구성으로 이루어질 수 있다.
자성 물질층(137)은 자성을 갖는 물질, 예를 들어, 강자성 물질이나 준강자성 물질, 또는 그래핀(Graphene)을 포함하여 구성될 수 있다. 강자성 물질에는 니켈(Ni), 코발트(Co) 또는 철(Fe) 등이 있으며, 준강자성 물질에는 자철석, 페라이트 등이 있다. 여기서 자성 물질층(137)은 지속적으로 자력을 발생하지는 않고, 예를 들어, 자기력을 발생시키는 자력 발생 장치가 동작(turn-on)하는 경우에만 자력을 발생하는 물질을 적용할 수 있다. 이러한 자성 물질층(137)이 삽입된 제2 접착 부재(135)는 제2 반도체 칩(130)의 오버행 구조로 돌출된 가장자리 부분(150)을 포함하여 제2 반도체 칩(130)의 하부면에 배치된다.
자성 물질층(137)은 제2 접착 부재(135) 내부에 삽입시 다양한 패턴 형상을 가지게 구성될 수 있다. 이하 도 2 내지 도 4를 참조하여 설명하기로 한다.
도 2를 참조하면, 접착 부재(135a) 내부에 삽입된 자성 물질층(137a)은 자성 물질로 이루어진 다수의 직선형 라인 패턴이 교차하게 배치되어 격자 패턴(A) 형상을 가지도록 형성될 수 있다. 격자 패턴(A)은 정사각형, 직사각형 또는 다각형의 형상을 포함한다. 또한, 도 3에 도시한 바와 같이, 접착 부재(135b) 내부에 삽입된 자성 물질층(137b)은 접착 부재(135b)의 외곽 부분에만 국부적으로 형성될 수 있다. 이 경우, 자성 물질층(137b)은 외곽부를 둘러싸는 라인 형상의 테두리(border)를 가지게 형성될 수 있다. 아울러, 자성 물질층(137c)은 도 4에 도시한 바와 같이, 면구조의 플레이트(plate)형상을 가지게 접착 부재(135c) 내에 삽입하여 배치될 수 있다.
와이어 본딩(wire bonding) 공정은 캐필러리(capillary)가 이동하면서 본딩 와이어의 양 단부를 반도체 칩의 칩 패드와 패키지 기판의 기판 패드에 접합하는 방식으로 수행될 수 있다. 도 5에 도시한 바와 같이, 제2 반도체 칩(1130)의 칩 패드(1140)에 본딩 와이어를 연결하기 위해 캐필러리(1150) 단부에 와이어 볼(wire ball, 1145)을 형성하고, 칩 패드(1140)에 와이어 볼(1145)을 접합시키기 위해 캐필러리(1150)가 와이어 볼(1145)을 누르는 하중(force, F1)이 가해지게 된다.
칩 패드(1140)에 하중(F1)이 가해지면 제2 반도체 칩(1130)은 패키지 기판(1110) 방향으로 휘어지게 되고, 캐필러리(1150)가 칩 패드(1140)에 가하는 하중이 제거되면, 패키지 기판(1110) 방향으로 휘어진 제2 반도체 칩(1130)은 본래 상태로 복원하려고 한다. 그런데 제2 반도체 칩(1130)이 휘어진 다음 복원하는 과정에서 복원 임계치를 벗어나는 경우, 제2 반도체 칩(1130)에 균열(crack)이 발생될 수 있다. 또한, 제2 반도체 칩(1130)이 복원하는 과정에서 본딩 와이어가 휘어지거나 끊어지는 문제도 발생된다. 이에 대해 일 실시예에 따른 반도체 패키지는 내부에 자성물질층(137)이 삽입된 제2 접착 부재(135)를 도입한 제2 반도체 칩(130)을 포함하는 반도체 패키지를 구성함으로써 와이어 본딩 공정에서 반도체 칩이 휘어지는 것을 방지할 수 있다. 구체적으로, 자기력을 발생시키는 자력 발생 장치가 동작하는 경우에 자력이 발생하는 자성 물질층이 삽입된 접착 부재의 인력(attractive force) 특성을 이용하여 반도체 칩이 휘어지는 것을 방지할 수 있다.
도 6 내지 도 11은 일 예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 나타내보인 도면들이다. 여기서 도 9는 일 예에 따른 와이어 본딩을 위한 장치의 개략적인 구성도이다.
도 6 및 도 7을 참조하면, 패키지 기판(210) 상에 반도체 칩(220, 230)들을 적층한다. 일 예에서 패키지 기판(210)은 인쇄회로기판(PCB) 또는 연성회로기판일 수 있다. 비록 도면에 도시하지는 않았지만, 패키지 기판(210)은 내부에 반도체 칩과 외부 사이의 전기적인 신호 전달을 위한 배선이 배치될 수 있다. 패키지 기판(210)의 상부 표면에는 회로 배선 패턴 또는 반도체 칩들(220, 230)과의 전기적인 연결을 위한 복수 개의 기판 패드(215)를 포함하여 구성될 수 있다.
여기서 패키지 기판(210) 상에 부착된 제1 반도체 칩(220)은 제1 접착부재(225)를 매개로 부착되고, 제1 반도체 칩(220) 상에 부착된 제2 반도체 칩(230)은 후면부(230b, 도 7 참조)에 제2 접착부재(235)를 매개로 부착될 수 있다. 여기서 제2 반도체 칩(230)의 가장자리 부분(250)은 하부의 제1 반도체 칩(220)에 중첩되지 않고 일 측 방향으로 돌출된 오버행 구조를 가지게 배치될 수 있다. 비록 도면에 도시하지는 않았지만, 제2 반도체 칩(230) 상에도 추가의 반도체 칩 등이 더 적층될 수 있다. 또한, 본 출원의 실시예에서는 오버행 구조를 가지는 제2 반도체 칩(230)의 하부에 배치된 구조물로 제1 반도체 칩(220)을 제시하고 있으나, 반도체 칩에 한정되지는 않는다. 예를 들어, 오버행 구조를 가지는 제2 반도체 칩(230) 하부에 배치된 구조물은 더미 칩(dummy chip)이나 솔더 레지스트와 같은 절연층이 배치될 수도 있다. 제1 반도체 칩(220)을 부착하는 제1 접착부재(225)는 접착테이프, 예컨대 다이 어태치 필름(DAF) 또는 접착제를 포함할 수 있다.
도 7을 참조하면, 제2 반도체칩(230)의 후면부(230b)에 부착되는 제2 접착부재(235)는 접착테이프, 예를 들어, 다이 어태치 필름(DAF)으로 이루어질 수 있다. 여기서 제2 접착 부재(235)는 내부에 자성 물질층(237)이 삽입되어 있는 구성으로 이루어질 수 있다. 제2 접착 부재(235)의 내부에 삽입된 자성 물질층(237)은 자력을 발생시키는 자기 발생 장치가 동작하는 경우 반응하는 물질을 포함하여 적용할 수 있다. 일 예에서, 자성 물질층(137)은 강자성 물질이나 준강자성 물질, 또는 그래핀을 포함하여 구성될 수 있다. 강자성 물질에는 니켈(Ni), 코발트(Co) 또는 철(Fe) 등이 있으며, 준강자성 물질에는 자철석, 페라이트 등이 있다. 여기서 자성 물질층(237)은 자성 물질로 이루어진 다수의 직선형 라인 패턴이 교차하게 배치되어 격자 패턴 형상을 가지도록 형성될 수 있다. 다른 예에서 자성 물질층(237)은 다양한 패턴 형상을 가지게 형성될 수 있다. 예를 들어, 도 3에 도시한 바와 같이, 접착 부재(135b)의 각 변을 둘러싸는 테두리 형상을 가지게 형성될 수 있다. 아울러, 도 4에 도시한 바와 같이, 플레이트(plate)형상을 가지게 접착 부재(135c) 내에 삽입하여 배치될 수 있다.
제2 반도체 칩(230)의 상부 표면(230a)에는 패키지 기판(210)과의 접속을 위한 복수 개의 칩 패드(240)를 포함하여 구성될 수 있다. 여기서 제2 반도체 칩(230) 상에 배치된 칩 패드(240)는 제2 반도체 칩(230)의 오버행 구조로 돌출된 가장자리 부분(250)에서 노출될 수 있다. 칩 패드(240)의 개수는 예시적으로 도시되었으며, 반도체 칩(220, 230)들의 종류에 따라 개수가 조절될 수 있다.
도 8 및 도 9를 참조하면, 자기 발생 장치(300) 및 와이어 본더부(320)를 포함하는 와이어 본딩을 위한 장치에 반도체 패키지(200)를 배치한다. 와이어 본더부(320)는 반도체 패키지(200)에 대하여 상부에 배치될 수 있다. 자기 발생 장치(300)는 제2 반도체 칩(230)의 상부 표면(230a)에 접촉하게 이동한다. 여기서 자기 발생 장치(300)는 오버행 구조를 가지는 제2 반도체 칩(130)의 가장자리 부분(250)에 배치된다. 자기 발생 장치(300)는 내부에 전자석(미도시함)을 포함하여 구성될 수 있다. 전자석은 도체로 이루어진 원통형의 보빈(bobbin)에 코일(coil)이 감아져 있는 형상으로 구성될 수 있으며, 전자석에 전류를 흘려 자기력을 발생시킬 수 있다. 자기 발생 장치(300)는 전원 공급부(705) 및 전자석 제어부(710)를 포함하는 제1 제어부(700)로부터 동작이 제어될 수 있다. 여기서 전원 공급부(705)는 자기 발생 장치(300)에 전류를 흘리거나 차단할 수 있게 전원을 제어하는 역할을 한다. 전자석 제어부(710)는 자기 발생 장치(300)의 전자석에 흐르는 전류를 제어하여 자기력의 세기를 제어하는 역할을 한다.
와이어 본더부(320)는 내부에 빈 공간이 배치된 캐필러리(305)를 포함하여 구성될 수 있다. 캐필러리(305)의 내부의 빈 공간을 통해 와이어(wire, 315)가 공급될 수 있다. 캐필러리(305)는 도시되지 않았으나, 구동수단에 의해 상, 하 방향 또는 좌, 우 방향으로 이동할 수 있다. 와이어 본더부(320)는 와이어 본더 구동부(730) 및 와이어 본더 제어부(740)를 포함하는 제2 제어부(720)로부터 동작이 제어될 수 있다. 여기서 와이어 본더 구동부(730)는 캐필러리(305)를 이동시키는 구동 수단에 동력을 인가하여 동작하는 역할을 한다. 와이어 본더 제어부(740)는 와이어(315) 단부에 전기적 스파크를 발생시켜 와이어 볼(310)을 형성하고 와이어(315)를 공급하는 역할을 한다.
그리고 제어부(750)는 제1 제어부(700) 및 제2 제어부(720)을 제어하여 와이어 본딩 공정을 전체적으로 제어하는 역할을 한다.
도 10을 참조하면, 전원 공급부(705, 도 9 참조)로부터 자기 발생 장치(300) 내부의 전자석으로 전류를 흘려 자기장을 발생시킨다. 그러면 오버행 구조를 가지는 제2 반도체 칩(230)의 가장자리 부분(250)의 상부 표면(230a)에 접촉되어 있는 자기 발생 장치(300)와 제2 접착 부재(235)의 내부에 삽입된 자성 물질층(237)과의 상호 작용에 의해 제1 방향(M1)으로 자기력이 발생한다. 여기서 제1 방향(M1)은 제2 반도체 칩(230)을 포함하는 반도체 패키지(200)가 배치된 방향이다. 자기 발생 장치(300)에서 제1 방향(M1)으로 자기력을 갖게 되면, 제2 반도체 칩(230)의 후면부(230b)에 부착된 제2 접착 부재(235)의 내부에 삽입된 자성 물질층(237)은 작용-반작용에 따른 자기력을 가지게 된다. 이에 따라, 자성 물질층(237)은 제2 방향(M2), 즉, 자기 발생 장치(300) 방향의 자기력을 갖게 된다. 여기서 자성 물질층(237)은 자기 발생 장치(300) 방향의 자기력을 가지지만, 제2 반도체 칩(230)의 가장자리 부분(250)에 자기 발생 장치(300)가 접하고 있으므로, 와이어 본딩 공정을 진행하는 동안 제2 반도체 칩(230)이 상방으로 휘어지지 않고 수평 방향으로 고정된다.
제2 반도체 칩(230)이 고정된 상태에서 와이어 본더부(320)의 캐필러리(305)가 칩 패드(240) 방향으로 하강하여 칩 패드(240)와 접촉된다. 여기서 캐필러리(305)가 와이어 볼(310)을 칩 패드(240)에 접합시키기 위해 소정의 하중(load, F2)이 가해진다. 이에 일 실시예에 따른 반도체 패키지는 자성 물질층(237)이 삽입된 제2 접착 부재(235)를 도입함으로써 자기 발생 장치(300)와 제2 반도체 칩(230) 사이에 인력을 발생시킨다. 이에 따라 제2 반도체 칩(230)의 오버행 구조로 돌출된 가장자리 부분(250)이 고정되어 제2 반도체 칩(230)이 아래 방향으로 휘어지는 것을 방지할 수 있다. 따라서 제2 반도체 칩(230)이 휘어지고 복원되는 과정에서 균열과 같은 손상이 발생하는 것을 방지할 수 있다.
다음에 도 11에 도시한 바와 같이, 칩 패드(240)와 접촉한 캐필러리(305)는 상승되면서 횡방향으로 이동하고, 기판 패드(215) 방향으로 하강한다. 여기서 캐필러리(305)는 칩 패드(240)에 접촉한 다음 상승하는 과정에서 루프(loop) 형상이 구현될 수 있다. 다음에 캐필러리(305)가 하강하여 기판 패드(215)와 접촉하면 본딩 와이어(245)의 형상이 구현된다. 계속해서 캐필러리(305)는 소정의 하중을 가하여 기판 패드(215)에 본딩 와이어(245)를 접합시켜 칩 패드(240)와 기판 패드(215)를 본딩 와이어(245)로 연결시킨다. 그리고 캐필러리(305)를 상승시키면 본딩 와이어(245)가 끊어지면서 본딩이 완료될 수 있다. 와이어 본딩 공정이 완료되면 자기 발생 장치(300)를 제2 반도체 칩(230)의 상부 표면(230a)으로부터 분리한다.
한편, 자기 발생 장치(300)는 제2 반도체 칩(230)의 상부 표면(230a)으로부터 소정 높이만큼 이격된 위치에 배치한 상태에서 와이어 본딩 공정을 수행할 수 있다. 자기 발생 장치(300)가 제2 반도체 칩(230)으로부터 이격된 위치에 배치된 상태에서 자기 발생 장치(300) 내부의 전자석으로 전류를 흘려 자기장을 발생시키면 제2 접착 부재(235)의 내부에 삽입된 자성 물질층(237)이 자기력, 즉, 인력(attractive force)을 갖게 됨에 따라, 제2 반도체 칩(230)이 움직이지 않고 고정될 수 있다.
도 12 및 도 13은 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 나타내보인 도면들이다.
도 12 및 도 13을 참조하면, 패키지 기판(410) 상에 제1 및 제2 반도체 칩(420, 430)들을 적층한다. 일 예에서 패키지 기판(410)은 인쇄회로기판(PCB) 또는 연성회로기판일 수 있다. 패키지 기판(410)은 전면부에 제1 및 제2 반도체 칩(240, 430)들과의 전기적인 연결을 위한 복수 개의 기판 패드(415)를 포함하여 구성될 수 있다. 패키지 기판(410)의 후면부에는 제1 극성판(polarity plate, 500)이 배치될 수 있다. 제1 극성판(500)은 양극(+) 또는 음극(-)이 될 수 있는 도체 물질로 이루어진 판(plate)으로 정의될 수 있다.
패키지 기판(410) 상에 부착된 제1 반도체 칩(420)은 제1 접착부재(425)를 매개로 하여 부착되고, 제2 반도체 칩(430)은 후면부(430b)에 부착된 제2 접착부재(435)를 매개로 제1 반도체 칩(420) 상부에 접착한다. 제2 반도체 칩(430)의 상부 표면(430a)에는 복수 개의 칩 패드(440)를 포함하여 구성될 수 있다. 여기서 칩 패드(440)는 제2 반도체 칩(430) 일측 단부의 오버행 부분(450)에서 노출될 수 있다. 비록 도면에 도시하지는 않았지만, 제2 반도체 칩(430) 상에도 추가의 반도체 칩 등이 더 적층될 수 있다. 여기서 제1 접착부재(425)는 접착테이프, 예컨대 다이 어태치 필름(DAF) 또는 접착제를 포함할 수 있다.
제2 반도체칩(230)의 후면부(430b)에 부착된 제2 접착부재(435)는 접착테이프, 예를 들어, 다이 어태치 필름(DAF)으로 이루어질 수 있다. 여기서 제2 접착 부재(435)는 내부에 제2 극성판(437)이 삽입되어 있는 구성으로 이루어질 수 있다. 제2 극성판(437)은 양극(+) 또는 음극(-)이 될 수 있는 도체 물질로 이루어진 판(plate)으로 정의될 수 있다. 여기서 제2 극성판(437)은 제1 극성판(437)과 동일한 극성을 가지게 구성될 수 있다. 예를 들어, 제1 극성판(500)이 양극(+) 성질을 가지는 경우 제2 극성판(437)도 양극(+) 성질을 가지게 구성하고, 제1 극성판(500)이 음극(-) 성질을 가지는 경우에는 제2 극성판(437)도 음극(-) 성질을 가지게 구성할 수 있다.
이와 같이, 동일한 극성을 가지는 제1 극성판(500) 및 제2 극성판(437)을 각각 패키지 기판(410)의 후면부 및 제2 반도체 칩(230)의 제2 접착부재(435)에 삽입하고, 서로 대향하게 배치하면 두 극성판(500, 437) 사이에서 서로 반발하는 힘, 즉, 척력(repulsive force, M3, M4)이 발생하게 된다. 그리고 제1 극성판(500) 및 제2 극성판(437) 사이에 발생된 척력(M3, M4)에 의해 제2 반도체 칩(430) 일측 단부의 오버행 부분(450)이 고정된다. 이에 따라 와이어 본딩 공정을 진행하는 과정에서 와이어 본더부(320)의 캐필러리(305)가 와이어 볼(310)을 칩 패드(440)에 접합시키기 위해 소정의 하중이 가해지더라도 제2 반도체 칩(430)이 휘어지는 것을 방지할 수 있다. 와이어 본딩 공정이 완료되면 패키지 기판(410)의 후면부에 배치된 제1 극성판(500)을 제거한다.
도 14 및 도 15는 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 나타내보인 도면들이다.
도 14 및 도 15를 참조하면, 반도체 패키지(600)는 패키지 기판(610) 상에 제1 및 제2 반도체 칩(620, 630)들을 적층한다. 패키지 기판(610)의 상부 표면에는 회로 배선 패턴 또는 외부 접속을 위한 복수 개의 기판 패드(615)를 포함하여 구성될 수 있다.
패키지 기판(610) 상에 부착된 제1 반도체 칩(620)은 제1 접착부재(625)를 매개로 하여 부착되고, 제2 반도체 칩(630)은 후면부(630b)의 제2 접착부재(635)를 매개로 제1 반도체 칩(620) 상부에 접착될 수 있다. 제2 반도체 칩(630)의 상부 표면(630a)에는 복수 개의 칩 패드(640)를 포함하여 구성될 수 있다. 여기서 칩 패드(640)는 제2 반도체 칩(630) 일측 단부의 오버행 부분(650)에서 노출될 수 있다. 비록 도면에 도시하지는 않았지만, 제2 반도체 칩(630) 상에는 추가의 반도체 칩 등이 더 적층될 수 있다. 여기서 제1 접착부재(625) 및 제2 접착부재(635)는 접착테이프, 예컨대 다이 어태치 필름(DAF) 또는 접착제를 포함할 수 있다.
패키지 기판(610) 상에는 에어 댐(air dam, 645)이 배치될 수 있다. 에어댐(645)은 제1 반도체 칩(620) 및 제2 반도체 칩(640)의 적층 구조물을 사이에 두고 상기 적층 구조물의 좌측 및 우측의 패키지 기판(610) 상에 배치될 수 있다.
다음에 반도체 패키지(600) 상에 공기 주입 장치(660) 및 와이어 본더부(320)의 캐필러리(305)를 배치한다. 다음에 공기 주입 장치(660)로부터 제2 반도체 칩(630) 방향으로 공기를 공급한다. 여기서 공기 주입 장치(660)로부터 공급되는 공기는 제2 반도체 칩(630) 일측 단부의 오버행 부분(650)으로 주입한다. 그러면 제1 반도체 칩(620) 및 제2 반도체 칩(640)의 적층 구조물을 사이에 두고 배치된 에어 댐(645)에 의해 공기는 제2 반도체 칩(630) 일측 단부의 오버행 부분(650)의 하부에서 머무르면서 제2 반도체 칩(640)은 하부에 지지구조물이 있는 것처럼 고정된다. 다음에 캐필러리(305)를 통해 상술한 와이어 본딩 방법을 이용하여 칩 패드(640)와 기판 패드(615)를 연결하는 금속 와이어(645)를 형성한다. 와이어 본딩 공정을 진행하는 동안 제2 반도체 칩(630) 일측 단부의 오버행 부분(650)으로 공기가 지속적으로 주입됨에 따라, 제2 반도체 칩(630)은 캐필러리(305)의 하중이 인가되어도 휘어지는 것을 방지할 수 있다.
와이어 본딩 공정이 완료되면 공기 주입 장치(660)로부터 공기를 주입하는 것을 중단한다. 에어 댐(645)은 와이어 본딩 공정을 진행한 이후에 제거될 수 있다.
100, 200 : 반도체 패키지 110, 210, 410 : 패키지 기판
115, 215, 415 : 기판 패드 120, 220, 420 : 제1 반도체 칩
130, 230, 430 : 제2 반도체 칩 137, 237 : 자성 물질층
140, 240, 440 : 칩 패드 145, 245 : 본딩 와이어
300 : 자력 발생 장치 320 : 와이어 본더부
437 : 제2 극성판 500 : 제1 극성판

Claims (19)

  1. 기판 패드가 구비된 패키지 기판;
    상기 패키지 기판 상의 구조물;
    자성 물질층이 내부에 삽입된 접착 부재를 매개로 하여 상기 구조물 상에 배치된 반도체 칩;
    상기 반도체 칩 상부 표면에 배치된 칩 패드; 및
    상기 기판 패드와 상기 칩 패드를 연결하는 본딩 와이어를 포함하되,
    상기 반도체 칩은 상기 구조물의 일 측 방향으로 가장자리 부분이 돌출되는 오버행 구조로 배치되고, 상기 칩 패드는 상기 반도체 칩의 오버행 구조로 돌출된 가장자리 부분에 배치되며, 그리고
    상기 접착 부재는 상기 오버행 구조로 형성된 반도체 칩의 가장자리 부분을 포함하여 상기 반도체 칩의 하부면에 배치되는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 구조물은 반도체 칩을 포함하는 반도체 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 자성 물질층은 강자성 물질이나 준강자성 물질, 또는 그래핀(Graphene) 등의 자성을 갖는 물질을 포함하는 반도체 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 접착 부재는 다이 어태치 필름(DAF)을 포함하는 접착 테이프로 구성된 반도체 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 자성 물질층은 자성 물질을 포함하는 복수 개의 직선형 라인 패턴이 교차하게 배치된 격자 패턴 형상을 포함하는 반도체 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 자성 물질층은 상기 접착 부재의 외곽부를 둘러싸는 라인 형상의 테두리로 형성된 반도체 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 자성 물질층은 면 구조의 플레이트(plate) 형상을 가지게 형성된 반도체 패키지.
  10. 기판 패드가 구비된 패키지 기판을 준비하는 단계;
    상기 패키지 기판 상에 하부 구조물을 배치하는 단계;
    가장자리 부분에 칩 패드가 배치된 반도체 칩을 준비하는 단계;
    상기 하부 구조물 상에 자성 물질층이 내부에 삽입된 접착 부재를 매개로 상기 하부 구조물의 일 측 방향으로 상기 칩 패드가 돌출되는 오버행 구조로 반도체 칩을 배치하되, 상기 접착 부재가 상기 오버행 구조의 상기 반도체 칩의 하부면에도 배치되도록 하는 단계;
    상기 자성 물질층에 자기장을 가해 상기 반도체 칩을 고정하는 단계; 및
    상기 반도체 칩이 고정된 위치에서 상기 기판 패드와 상기 칩 패드를 연결하는 본딩 와이어를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 하부 구조물은 반도체 칩을 포함하는 반도체 패키지의 제조 방법.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 자성 물질층은 강자성 물질이나 준강자성 물질, 또는 그래핀(Graphene) 등의 자성을 갖는 물질을 포함하는 반도체 패키지의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 자성 물질층은 자성 물질을 포함하는 복수 개의 직선형 라인 패턴이 교차하게 배치된 격자 패턴 형상으로 형성하는 반도체 패키지의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 자성 물질층은 상기 접착 부재의 외곽부를 둘러싸는 라인 형상의 테두리로 형성하는 반도체 패키지의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 자성 물질층은 면 구조의 플레이트(plate) 형상을 가지게 형성하는 반도체 패키지의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서, 상기 반도체 칩을 고정하는 단계는,
    상기 반도체 칩의 상부 표면에 내부에 자기 발생 장치를 접촉시키는 단계;
    상기 자기 발생 장치에 전류를 흘려 자기장을 발생시키는 단계; 및
    상기 자기 발생 장치에서 발생된 자기장과 상기 접착 부재 내부의 자성 물질층과의 상호작용에 의해 발생된 자기력으로 상기 반도체 칩을 고정하는 단계를 포함하는 반도체 패키지의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 자기 발생 장치는 반도체 칩의 오버행 구조로 돌출된 가장자리 부분에 접촉하는 반도체 패키지의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 자기장을 발생시키는 단계는 상기 본딩 와이어를 형성하는 단계와 동시에 진행되는 반도체 패키지의 제조 방법.
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