CN109216292A - 包含降低针脚电容的控制开关的半导体装置 - Google Patents

包含降低针脚电容的控制开关的半导体装置 Download PDF

Info

Publication number
CN109216292A
CN109216292A CN201710517107.7A CN201710517107A CN109216292A CN 109216292 A CN109216292 A CN 109216292A CN 201710517107 A CN201710517107 A CN 201710517107A CN 109216292 A CN109216292 A CN 109216292A
Authority
CN
China
Prior art keywords
control
group
control switch
substrate
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710517107.7A
Other languages
English (en)
Other versions
CN109216292B (zh
Inventor
马世能
邱进添
廖致钦
白晔
张亚舟
白彦文
刘扬名
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Information Technology Shanghai Co Ltd
Original Assignee
SanDisk Information Technology Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Information Technology Shanghai Co Ltd filed Critical SanDisk Information Technology Shanghai Co Ltd
Priority to CN201710517107.7A priority Critical patent/CN109216292B/zh
Priority to US15/916,116 priority patent/US11177239B2/en
Priority to KR1020180030406A priority patent/KR20190002278A/ko
Publication of CN109216292A publication Critical patent/CN109216292A/zh
Application granted granted Critical
Publication of CN109216292B publication Critical patent/CN109216292B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/02—Microstructural systems; Auxiliary parts of microstructural devices or systems containing distinct electrical or optical devices of particular relevance for their function, e.g. microelectro-mechanical systems [MEMS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H59/00—Electrostatic relays; Electro-adhesion relays
    • H01H59/0009—Electrostatic relays; Electro-adhesion relays making use of micromechanics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/01—Switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

一种半导体装置，包含控制开关，该控制开关使能半导体裸芯的堆叠体中的半导体裸芯来发送或接收信号，同时将裸芯堆叠体中的其余的裸芯电隔离。通过将裸芯堆叠体中未使能的半导体裸芯电隔离，来降低或避免寄生针脚电容。

Description

包含降低针脚电容的控制开关的半导体装置
技术领域
本技术涉及包含降低针脚电容的控制开关的半导体装置。
背景技术
对于便携式消费级电子装置的需求的强劲增长驱动着对大容量存储装置的需求。非易失性半导体存储器装置(比如闪存存储器储存卡)正变得广泛使用，以满足对于数字信息存储和交换的日益增长的需求。它们的便携性、多功能性和坚固设计、以及其高可靠性和大容量已经使得这样的存储器装置对于电子装置中的广泛应用是理想的，包含例如数码相机、数码音乐播放器、视频游戏控制器、PDA以及移动电话。
尽管已知各种各样的封装配置，闪存存储器储存卡总体上可以制造为单封装系统(SiP)或多芯片模块(MCM)，其中多个裸芯安装和互连在小足印基板上。基板可以总体上包含刚性的、电介质基部，基部具有在一侧或两侧上被蚀刻的导电层。电连接形成在裸芯与(一个或多个)导电层之间，并且(一个或多个)导电层提供用于将裸芯连接到主机装置的电引脚结构。一经形成裸芯与基板之间的电连接，则典型地将组件围封在模塑料中，其提供保护性封装体。
为了最有效利用封装体足印，已知在基板上将半导体裸芯上下叠置。为了提供对半导体裸芯上的接合垫的接入，裸芯堆叠完全彼此覆盖且在相邻的裸芯之间具有间隔体层，或者具有偏移。在偏移配置中，裸芯叠置在另一裸芯的顶部上，使得暴露下面的裸芯的接合垫。然后使用例如到堆叠体中的每个裸芯上的对应的裸芯垫的引线键合体的垂直列，将裸芯彼此引线键合且引线键合到基板。例如，在堆叠体中的裸芯的全部裸芯接合垫上，使用引线键合体的垂直列将堆叠体中的每个裸芯上的针脚P0彼此引线键合且引线键合到基板，将堆叠体中的每个裸芯上的针脚P1彼此引线键合且引线键合到基板等。
常规地，通过控制器裸芯将信号发送到特定的裸芯上的特定的针脚，控制器裸芯沿着所选的引线键合体的垂直列将信号发送到裸芯堆叠体，使得堆叠体中的全部裸芯上的对应的针脚接收信号。控制器还发送芯片使能(enable)信号，其使能裸芯堆叠体重的裸芯中的一个，而堆叠体中的全部其他裸芯保持待机，使得信号仅在使能的裸芯内的所选的针脚处通信。
上述常规半导体装置的结构和操作的一个问题是待机时接收信号的裸芯堆叠体中的针脚导致寄生电容，也称为“针脚电容”。此针脚电容导致不必要的电源消耗，且限制输入/输出(I/O)信号传输速度。随着当前裸芯堆叠体中的裸芯的数目持续增加，与针脚电容相关联的问题越来越严重。
发明内容
总的来说，在一个示例中，本技术涉及一种半导体装置，其包括：多个堆叠的半导体裸芯，所述多个半导体裸芯中的每个半导体裸芯包括多个裸芯接合垫；以及多个控制开关，所述多个控制开关包括:控制开关的第一组，所述控制开关的第一组电连接到所述多个半导体裸芯中的第一半导体裸芯，第一控制迹线，所述第一控制迹线与所述控制开关的第一组相关联，使得根据电压是否经过所述第一控制迹线，而打开或闭合所述控制开关的第一组中的每个控制开关，控制开关的第二组，所述控制开关的第二组电连接到所述多个半导体裸芯中的第二半导体裸芯，以及第二控制迹线，所述第二控制迹线与所述控制开关的第二组相关联，使得根据电压是否经过所述第二控制迹线，而打开或闭合所述控制开关的第二组中的每个控制开关。
在另一示例中，本技术涉及一种半导体装置，其包括：基板，所述基板包括多个接触垫，所述多个接触垫包括接触垫的第一组和接触垫的第二组；多个半导体裸芯，所述多个半导体裸芯堆叠在所述基板上，第一半导体裸芯电耦接到所述接触垫的第一组，并且第二半导体裸芯电耦接到所述接触垫的第二组；在所述基板上的多个控制开关，所述多个控制开关包括与所述接触垫的第一组相关联的控制开关的第一组，以及与所述接触垫的第二组相关联的控制开关的第二组；以及多个控制迹线，所述多个控制迹线包括在所述基板上且与所述控制开关的第一组相关联的第一控制迹线，以及在所述基板上且与所述控制开关的第二组相关联的第二控制迹线。
在另一示例中，本技术涉及一种在控制器裸芯的控制下操作的半导体装置，其包括：基板，所述基板包括多个接触垫，所述多个接触垫包括接触垫的第一组和接触垫的第二组；多个半导体裸芯，所述多个半导体裸芯堆叠在所述基板上；多个引线键合体，引线键合体的第一组将第一半导体裸芯电连接到所述接触垫的第一组，并且引线键合体的第二组将第二半导体裸芯电连接到所述接触垫的第二组；在所述基板上的多个控制开关，所述多个控制开关包括与所述接触垫的第一组相关联的控制开关的第一组，以及与所述接触垫的第二组相关联的控制开关的第二组；以及多个控制迹线，所述多个控制迹线包括在所述基板上且与所述控制开关的第一组相关联的第一控制迹线和与所述控制开关的第二组相关联的第二控制迹线，所述第一控制迹线和所述第二控制迹线配置为在不同时间从所述控制器接收芯片使能信号，所述芯片使能信号在所述第一控制迹线中的接收闭合所述控制开关的第一组并且使能所述第一半导体裸芯，同时所述控制开关的第二组保持打开。
在另一示例中，本技术涉及一种半导体装置，其包括：基板机构，所述基板机构包括多个接触垫，所述多个接触垫包括接触垫的第一组和接触垫的第二组；多个半导体裸芯，所述多个半导体裸芯堆叠在所述基板机构上，第一半导体裸芯电耦接到所述接触垫的第一组，并且第二半导体裸芯电耦接到所述接触垫的第二组；在所述基板机构上的信号开关机构，所述信号开关机构包括与所述接触垫的第一组相关联的信号开关机构的第一组，以及与所述接触垫的第二组相关联的信号开关机构的第二组；以及信号开关控制机构，所述信号开关控制机构包括与所述信号开关机构的第一组相关联的第一信号开关控制机构，以及与所述信号开关机构的第二组相关联的第二信号开关控制机构。
附图说明
图1为根据本技术的实施例的半导体装置的总体制造过程的流程图。
图2为根据本技术的实施例的制造过程中的第一步骤的半导体装置的基板的侧视图。
图3为根据本技术的实施例的制造过程中的第二步骤的半导体装置的基板的俯视图。
图4为示出在基板的表面上形成控制开关的步骤202的其他细节的流程图。
图5A-图5I为控制开关在制造的各阶段的侧视图和立体图。
图6为根据本技术的实施例的包含控制开关的基板的侧视图。
图7为本技术的半导体装置中所使用的半导体裸芯的立体图。
图8为安装在根据本技术的实施例的基板上的若干半导体裸芯的侧视图。
图9为根据本技术的实施例的安装在基板上的若干半导体裸芯的立体图，并且示出了控制开关。
图10为与图9相似的立体图，但还示出了根据本技术的实施例的单独引线键合体，形成单独引线键合体以将半导体裸芯引线键合到基板。
图11为与图9相似的侧视图，但还示出了根据本技术的实施例的单独引线键合体，形成单独引线键合体以将半导体裸芯引线键合到基板。
图12为根据本技术的实施例的完成的半导体装置的侧视图。
图13为图示了本技术的实施例的操作的电路图。
图14为本技术可替代的实施例的立体图，其包含集成到接口芯片中的控制开关。
图15为图示了图14的实施例的操作的电路图。
图16为本技术的其他可替代的实施例的侧视图，其包含接口芯片和一对裸芯堆叠体。
图17-图22为示出本技术的其他可替代的实施例的立体图，其包括半导体裸芯的块，半导体裸芯的块具有在块的暴露的边缘中的控制开关。
具体实施方式
现将参考附图描述本技术，其在实施例中涉及包含控制开关的半导体装置，控制开关使能半导体裸芯的堆叠体中的半导体裸芯，以发送或接收信号，同时电隔离裸芯堆叠体中的其余的裸芯。通过电隔离裸芯堆叠体中的非使能的半导体裸芯，来降低或避免寄生针脚电容。在实施例中，控制开关可以形成为支承裸芯堆叠体的基板上的微机电(MEMS)装置。控制开关还可以形成为半导体裸芯的三维块的侧壁上的MEMS装置。在其他实施例中，控制开关可以合并为接口芯片内的集成电路。
应当理解，本技术可以实施为许多不同形式，且不应理解成限制为本文所提出的实施例。反之，提供这些实施例，使得本公开为彻底和完整的，并且将本技术完全传达给本领域技术人员。实际上，本技术意图覆盖这些实施例的替代方案、修改方案以及等效方案，其包含在如所附权利要求所限定的本技术的范围和精神内。此外，在本技术下面的具体实施方式中，提出了许多具体细节，以便提供本技术的彻底理解。然而，本领域普通技术人员将明白，本技术可以在没有这样的具体细节的情况下实践。
本文中可能使用的术语“顶部”和“底部”，“上”和“下”以及“垂直”和“水平”仅为示例性和阐述性目的，并且不意图限制本技术的描述，因为所参考的项目可以在位置和取向上交换。此外，如本文中所使用的，术语“实质上”、“近似”和/或“约”意味着指定的规格或参数可以在对于给定的应用的可接受制造公差内变化。在一个实施例中，可接受的制造公差为±0.25％。
现将参考图1和图4的流程图、以及图2-图3和图5A至图22的俯视图、侧视图和立体图解释本技术的实施例。尽管附图示出了单独的半导体装置100或其部分，应当理解，装置100可以与基板面板上的多个其他封装体一起批量处理，以实现规模经济性。基板面板上的装置100的行和列的数目可以变化。
用于半导体装置100的制造的基板面板开始于多个基板102(再一次地，图2-图3中示出了一个这样的基板)。基板102可以为各种不同的芯片载体介质，包含印刷电路板(PCB)、引线框架或带式自动接合(TAB)带。在基板102为PCB的情况下，基板可以由芯103形成，芯103具有顶部导电层105和底部导电层107，如图2所示。芯103可以由各种电介质材料形成，比如，聚酰亚胺层压物、包含FR4和FR5的环氧树脂、双马来酰亚胺三嗪(BT)等。芯可以具有40微米(μm)至200μm之间的厚度，尽管在可替代的实施例中，芯的厚度可以变化到该范围之外。在可替代的实施例中，芯103可以为陶瓷或有机的。
围绕芯的导电层105、107可以由铜或铜合金、镀覆的铜或镀覆的铜合金、合金42(42Fe/58Ni)、铜镀覆的铁、或者适于在基板面板上使用的其他金属或材料形成。导电层可以具有约10μm至25μm的厚度，尽管在可替代的实施例中，层的厚度可以变化到该范围之外。
图1为根据本技术的实施例的用于形成半导体装置100的制造过程的流程图。在步骤200中，可以将第一半导体装置100的基板102钻孔，以限定基板102中的贯穿通孔104。示出的通孔104为示例性的，并且基板102可以包含比图中所示的多得多的通孔104，并且它们可以在与图中所示的不同位置。接下来，在步骤202中将导电图案形成在顶部导电层和底部导电层中的一者或两者上。(一个或多个)导电图案可以包含电迹线106、基板的顶表面上的接触垫109、以及基板的底表面上的接触垫108，如例如图2和图3所示。迹线106和接触垫109、108(其中仅一些在图中编号)为示例性的，并且基板102可以包含比图中所示的更多的迹线和/或接触垫，并且它们可以在与图中所示的不同的位置。
根据本技术的方面，还可以在步骤202中在基板的表面中将若干控制开关110限定为MEMS装置。这样的控制开关110例如如图3所示，并且参考图4的流程图和图5A-图5I的视图更详细解释。在实施例中，存在与形成在基板102上的每个接触垫109相关联的控制开关110。可以预期基板102包含不被使用(即，不被引线键合到半导体裸芯，如下面所解释的)的接触垫109。在这样的实施例中，可以存在与被引线键合到半导体裸芯的每个接触垫109相关联的控制开关110。
图2示出了两行接触垫109和相关联的两行控制开关110，其具有接触垫109与控制开关110之间一对一的对应性。在其他实施例中，能够以各种其他配置提供接触垫109和控制开关110。在一个示例中，存在与安装在基板上的半导体裸芯的堆叠体中的裸芯接合垫一样多的接触垫109和控制开关110，如下面所解释的。此外，在其他实施例中，控制开关110不需直接邻接与其相关联的接触垫109。
现参考图4的流程图，在步骤250中，开关110的基部层120限定在导电图案中，如图5A的边视图所示。如上所见，导电图案可以以光刻方式形成在基板102的表面上的金属层105中。在步骤252中，光致抗蚀剂的层122可以形成在基板102上的基部层120之上，如图5B的边视图所示。光致抗蚀剂层122可以形成在基板102的整个表面之上，或仅形成在基板102待包含控制开关110的区域中。
在步骤256中，可以蚀刻光致抗蚀剂的部分，以限定向下到光致抗蚀剂122(图5C)的表面的开口125，可以在步骤258(图5D)中用导电材料126(比如铜或铜合金)填充所述开口。在步骤250中，顶部层130可以形成在光致抗蚀剂层122的表面上，如图5E的边视图所示，连接导电材料126的部分。在步骤264中，将光致抗蚀剂层122化学地移除，如图5F的边视图和图5G的立体图所示。
如图5F-图G所见，导电材料126的部分(尤其是导电材料部分126a)不一直延伸到与基部层120的部分120a接触。在实施例中，部分126a的端部可以在部分120a上方间隔1至3μm。这限定了开关110的柔性悬臂部分133。在实施例中，顶部层130可以在基板102的表面上方5-10μm。
尽管图5A-图5G示出了单个控制开关110，应当理解，基板102的表面上的全部控制开关110可以在上面的步骤中同时批量处理。如最优地在图5G的立体图所见，基部层120的部分(尤其是部分120b)可以行进穿过多个开关110，在悬架在基板102的表面上方的顶部层130的下方。
如下面所解释的，部分120b可以形成控制迹线，控制迹线用于激活/停用全部的控制开关110，控制迹线120b行进穿过全部的控制开关110。特别地，使电流在特定的方向上行进穿过控制迹线120b，将在迹线120b与悬臂部分133之间产生磁场。由于悬臂部分133是柔性的，磁力将悬臂部分133拉向迹线120，导致导电材料部分126a与基部部分120a之间的接触，从而闭合控制开关110，且允许信号和其他电压经过开关110。
在所示的实施例中，部分126a与部分120a间隔，使得开关在非偏置的位置(即，在没有沿着控制迹线120b的电压情况下)处于打开状态。在可替代的实施例中，可以预期部分126a在非偏置的状态下靠着部分120a。在此可替代的实施例中，控制开关110将在非偏置的位置处于闭合状态。沿着控制迹线120b的适当方向上的电压将会使悬臂部分133偏置离开控制迹线120b，从而打开控制开关110。在此可替代的实施例中，将触发下面所描述的用于使能堆叠体中的一个裸芯的芯片使能信号。
再次参考图4的流程图，控制开关110可以围封在盖136中，如图5H的边视图和图5I的立体图所示。盖136可以由电隔离材料形成，比如硅、二氧化硅或一些其他电介质材料。可以用粘合剂(比如裸芯贴附膜)将盖136固定到基板102的表面。控制开关110的部分(本文中称为I/O针脚138)延伸到盖136之外。控制开关的第一侧上的I/O针脚138电连接到接触垫109。开关的第二侧上的I/O针脚138通过基板102路由到与控制控制裸芯电连接，如下面所解释的。
在一个实施例中，基板102可以包含沿着基板的单个边缘的一行或多行接触垫109和控制开关110。在其他实施例中，可以存在基板102的相反边缘处的接触垫109和控制开关110的行。在其他实施例中，可以在基板的三个边缘或全部四个边缘周围提供接触垫109和控制开关110。其他实施例可以采用多层基板，其包含除了顶表面和/或底表面上的那些导电图案以外的内部导电图案。
尽管诸如图3的附图示出了控制开关110直接邻接与它们相关联的接触垫109，应当理解，形成在基板102上、下和/或内的导电图案可以允许控制开关110与基板102上的和其相关联的接触垫109间隔开，如上面所见。在这样的实施例中，控制开关110可以与和其相关联的接触垫109在基板102的相同表面上，或控制开关110与和其相关联的接触垫109可以在基板102的相反表面上。
在各种实施例中，完成的半导体装置可以用作BGA(球栅阵列)封装体。对于这样的实施例，基板102的下表面可以包含接触垫108，用于接收焊料球。在各种实施例中，完成的半导体装置180可以为LGA(焊盘栅格阵列，land grid array)封装体，其包含用于在主机装置内可移除地耦接完成的装置180的触指。在这样的实施例中，下表面可以包含触指，而不是接收焊料球的接触垫。基板102的顶表面和/或底表面上的导电图案可以通过各种适当的工艺形成，包含例如各种光刻法工艺。
再次参考图1，接下来可以在步骤204中检查基板102。此步骤可以包含自动光学检查(AOI)。一经检查，可以在步骤206中将焊接掩模112(图6)施加到基板的上表面和/或下表面。在施加焊接掩模之后，可以例如在步骤208中，通过已知的电镀或薄膜沉积工艺，利用比如Ni/Au、合金42等来镀覆接触垫、以及导电图案上待焊接的任意其他区域。接下来在步骤210中，基板102可以经受操作测试。此步骤可以包含在基板102上形成的控制开关110中的每一个的测试，如上所述。在步骤212中，可以视觉检查基板，包含例如自动化视觉检查(AVI)和最终视觉检查(FVI)，以检查污染、划痕和变色。这些步骤中的一个或多个可以省略或以不同顺序执行。
假设基板102通过检查(包含控制开关110的操作)，接下来可以在步骤214中将无源部件114(图3)固定到基板102。一个或多个无源部件可以包含例如一个或多个电容器、电阻器和/或电感器，尽管可以预期其他部件。所示的无源部件114仅为示例性的，并且在其他实施例中，数目、类型和位置可以变化。
在步骤220中，接下来可以将若干半导体裸芯堆叠在基板102上。图7图示了可以使用的半导体裸芯124的示例。半导体裸芯124可以为例如存储器裸芯，比如NAND闪存存储器裸芯，但可以采用其他类型的裸芯124。这些其他类型的半导体裸芯包含但不限于控制器裸芯(比如ASIC)或RAM(比如SDRAM)。半导体裸芯124还可以可替代地用来将装置100形成为电力半导体装置，比如开关或整流器。
每个半导体裸芯124可以包含半导体裸芯124的边缘124a处或附近形成的若干裸芯接合垫132。为了在边缘124a处形成裸芯接合垫132，可以在晶片的表面上限定晶片划片线，以便横切(intersect)裸芯接合垫132。当沿着划片线切片晶片时，穿过每个半导体裸芯上的裸芯接合垫进行切割，使得裸芯接合垫132终止于半导体裸芯124的边缘处。划片线可以可替代地形成在裸芯接合垫132的足印之外，此情况下，当切片晶片时，裸芯接合垫可以与边缘124a稍微间隔开。
在实施例中，每个裸芯接合垫132可以具有大约70μm的长度和宽度，尽管在其他实施例中长度和宽度可以彼此成比例地或不成比例地变化。可以存在比图7所示的更多的裸芯接合垫132，并且在其他实施例中可以沿着半导体裸芯124的多于一个边缘形成裸芯接合垫。可以通过各种切片技术中的任意技术将半导体裸芯124从晶片切片，包含例如通过研磨前隐形切片(stealth dicing before grinding)、锯割、激光或水射流切割方法。在研磨前隐形切片中，激光在晶片的表面下方产生针尖孔(pinpoint hole)，该孔导致裂缝，裂缝例如在晶片背面研磨步骤期间传播到晶片的上表面和下表面，以精确切片晶片。应当理解，在其他实施例中可以通过其他方法切片晶片以制造半导体裸芯124。
在包含多个半导体裸芯124的情况下，半导体裸芯124可以以偏移阶梯的配置上下叠置，以形成例如图8所示的裸芯堆叠体140。图8-图11中堆叠体140中的裸芯124的数目仅为示例性的，并且实施例可以包含堆叠体140中的不同数目的半导体裸芯，包含例如1、2、4、8、16、32或64个裸芯。在其他实施例中，可以存在其他数目的裸芯。可以存在多于一个的裸芯堆叠体140，其具有在相反方向上阶梯布置的交替的堆叠体。在这样的实施例中，可以在堆叠体之间提供插入体层(未示出)，以电连接相邻的裸芯堆叠体的裸芯接合垫。如下面所解释的，图16示出了其他实施例，其具有在基板102上彼此面对的两个分开的裸芯堆叠体。
可以使用裸芯贴附膜将裸芯固定到基板和/或彼此固定。作为一个示例，裸芯贴附膜可以固化到B阶段以将裸芯124初步固定在堆叠体140中，并且之后固化到最终的C阶段，以将裸芯124永久地固定在堆叠体140中。
在步骤224中，裸芯堆叠体140中的半导体裸芯可以电连接到彼此且电连接到基板102。根据本技术的方面，堆叠体140中的每个半导体裸芯124上的每个接触垫132单独地引线键合到基板102上的对应的接触垫109。图9示出了半导体装置100的实施例的立体图，其在堆叠体140中包含四个半导体裸芯124。如所提到的，通过示例示出四个裸芯，并且在其他实施例中，裸芯堆叠体140可以包含更多或更少的裸芯。
如图9所示，对于裸芯堆叠体140中的每个裸芯接合垫132，存在基板102上的分开的接触垫109，并且每个接触垫109包含相关联的控制开关110。如指出的，每个控制开关110示出为具有连接到接触垫109的第一I/O针脚(在开关的一侧上)，以及终止于路由穿过基板102到下面所解释的控制器裸芯的通孔处的第二I/O针脚(在开关的相反侧上)。每行控制开关110还具有控制迹线120b(如上面所描述的)，其行进穿过控制行中的开关。控制迹线120b中的每行在一端处固定到控制迹线接触垫109a、109b、109c、109d。控制迹线接触垫109a-d进而通过如下面所解释的引线键合体电连接到控制器裸芯。作为控制迹线接触垫109a-d的替代方案，相应的控制迹线120b可以路由穿过基板102，到基板102的下表面上的接触垫108上的不同的焊料球连接。这些焊料球连接将进而电连接到控制器裸芯。
图9的半导体装置100可以如图10的立体图和图11的边视图所示的引线键合。总体上，可以通过引线键合体劈刀(未示出)将导电凸块142沉积在裸芯接合垫132上。通过电子火焰熄灭(electronic flame off，EFO)，引线键合体劈刀可以在引线键合体劈刀内的引线的尖端处形成的熔化的球。然后可以使用提升的温度和超声振荡将熔化的球按压到裸芯接合垫132上，并且留下以形成导电凸块142。然后引线键合体劈刀可以支出引线，以将导电凸块142(和在其上形成导电凸块142的裸芯接合垫132)电连接到基板102上的接触垫109，以形成图10和图11所示的独立引线键合体144。
如图10所示，引线键合体144将每个裸芯接合垫132电连接到相应的接触垫109。堆叠体中最下面的裸芯124上的裸芯接合垫132可以引线键合到基板上的接触垫109的第一行。然后堆叠体中的下一个相邻的裸芯124上的裸芯接合垫132可以引线键合到接触垫109的下一行，并且以此类推，直到堆叠体140中的全部裸芯上的接触垫132引线键合到基板102上的接触垫109。
在图9-图11所示的实施例中，对于堆叠体140中的每个半导体裸芯124，存在接触垫109的分开的行。然而，如指出的，能够以各种图案(并且不必是直的行、每裸芯一行，如图9和图10所示)中的任一种来设置基板102上的接触垫109和控制开关110。然而，在实施例中，引线键合到相同的裸芯124的全部接触垫109将使得控制开关110连接到单个、共用的控制迹线120b，所述控制迹线120b行进穿过控制开关110。每个这样的控制迹线120b可以终止于控制迹线接触垫109a-d处。
从而，与接触垫109和控制开关110的布置无关，最下面的裸芯上的全部裸芯接合垫可以连接到基板接触垫，所述基板接触垫具有例如连接到控制迹线接触垫109a的相关联的控制开关。下一个相邻裸芯上的全部裸芯接合垫可以连接到基板接触垫，所述基板接触垫具有例如连接到控制迹线接触垫109b的相关联的控制开关。下一个相邻裸芯上的全部裸芯接合垫可以连接到基板接触垫，所述基板接触垫具有例如连接到控制迹线接触垫109c的相关联的控制开关。并且下一个相邻(顶部)裸芯的全部裸芯接合垫可以连接到基板接触垫，所述基板接触垫具有例如连接到控制迹线接触垫109d的相关联的控制开关。
在通过引线键合体144将裸芯124电连接到基板102之后，可以在步骤234中将半导体装置100包封在模塑料146中，如图12所示。可以将半导体装置放置在成型模具(未示出)中，成型模具包括上模制板和下模制板。然后可以将熔化的模塑料146注入到成型模具中，以例如在压缩模制工艺中将半导体装置100的部件围封在保护性外壳中。模塑料146可以包含例如固态环氧树脂、酚醛树脂(Phenol resin)、熔融石英(fused silica)、结晶石英(crystalline silica)、碳黑和/或金属氢氧化物。可以预期来自其他制造商的其他模塑料。可以根据其他已知工艺施加模塑料，包含通过FFT(无流动薄，flow free thin)模制、转移模制或注射模制技术。
在半导体装置100要永久固定到主机装置(比如印刷电路板(PCB))的实施例中，可以在步骤236中将焊料球(未示出)固定到装置100的基板102的下表面上的接触垫108。在半导体装置100要用作LGA(land grid array)半导体封装体的实施例中，可以省略焊料球144。
如上所见，半导体装置100可以形成在基板的面板上。在装置100的形成和包封之后，可以在步骤240中将装置100彼此单一化，以形成完成的半导体装置100，如图12所示。可以通过各种切割方式中的任意方式将半导体装置100单一化，包含锯割、水射流切割、激光切割、水引导激光切割、干介质切割、以及金刚石涂层线切割。尽管直线切割将限定总体上矩形或正方形的半导体装置100，应当理解，在本技术的其他实施例中，半导体装置100可以具有除了矩形和正方形之外的形状。
现将参考图13的电路图解释本技术的实施例的操作。基板102上的接触垫109和电迹线可以电连接到控制器裸芯150，比如ASIC。控制器裸芯150可以安装在基板102上，或安装在主机装置(比如PCB)上，半导体装置100也固定到所述主机装置。控制器150将信号发送到堆叠体140中的裸芯124上的相应的裸芯接合垫132并从之接收信号。
为了与特定的裸芯上的特定的裸芯接合垫132往复地发送/接收信号，控制器150将通过闭合到该裸芯的控制开关110以使能裸芯堆叠体中的该裸芯，并且然后将I/O信号发送到使能的裸芯的所选的裸芯接合垫和/从之接收I/O信号。根据本技术，由于与非使能的裸芯相关联的控制开关110是打开的，没有电压流到裸芯堆叠体中的其他非使能的裸芯。这降低或避免了寄生针脚电容，并且允许伴随的功率消耗的降低和I/O信号传输速度的增加。本技术在没有伴随的增加的针脚电容的情况下，还在裸芯堆叠体140中规模化至大量的裸芯。
例如图13中的图示所示，假设控制器接入与裸芯D2上的针脚P3相对应的裸芯接合垫132(在图13中圈出的)。控制器150将在线路CE2上发送芯片使能信号。线路CE2耦接到控制迹线接触垫109(例如，图10中的109c)。芯片使能信号将沿着连接到控制迹线接触垫109c的控制迹线120b行进，以闭合通过引线键合体144电耦接到裸芯D2的全部控制开关110。然后控制器可以在通过引线键合体144耦接到裸芯D2上的所选的裸芯接合垫的针脚P3上发送/接收I/O信号。由于没有电压沿着其他芯片使能线路(在此示例中，CE0、CE1以及CE3)行进，连接到那些芯片使能线路的控制开关保持打开。图13中所示的布局和所选的裸芯接合垫仅为示例性，且在实施上述操作原理时可以有很大变化。
在上述实施例中，控制开关110形成为基板102上的MEMS装置。在其他实施例中，控制开关可以配置为半导体裸芯内的集成电路。图14中示出了这样的实施例的示例。图14包含安装在基板102的表面上的接口芯片160。接口芯片160包含裸芯接合垫162，一个裸芯接合垫162用于每个裸芯堆叠体140中的裸芯接合垫132中的每一个。可以使用上述引线键合体144将每个裸芯接合垫132引线键合到相应的裸芯接合垫162。
可以在间隔体164上将裸芯堆叠体140支承在基板102之上。间隔体164在基板上方的厚度大于接口芯片160的厚度，使得引线键合体可以形成在接口芯片160与基板102之间，离开如所示的接口芯片160在裸芯堆叠体140下方的尾边缘。应当理解，可以用离开接口芯片160的各种边缘(包含离开接口芯片160的与尾边缘相反的前边缘)的引线键合体将接口芯片160引线键合到基板102。在其他实施例中，接口芯片160可以形成有芯片(未示出)的下表面上的焊料球，使得接口芯片可以物理地且电气地耦接到倒装芯片附接装置的基板。
图15为图示包含接口芯片160的实施例的操作的电路图。图15的实施例示出了四个半导体裸芯126，编号为D0、D1、D2以及D3。每个半导体裸芯包含n个裸芯接合垫132，裸芯接合垫132具有针脚数P0、P1……Pn。这些针脚经由I/O迹线(以断划线示出)连接到控制器裸芯150上的针脚P0、P1……Pn。为便于解释，基板102上仅示出了I/O迹线的单个集合—连接到针脚P0的那些。然而，应当理解，来自每个裸芯的每个针脚也可以具有将它们连接到控制器裸芯的I/O迹线，连同集成电路控制开关165的集合，如下面所解释的。
接口芯片160可以包含制造为接口芯片160内的集成电路的控制开关165，以及与控制开关165中的每一个相关联的控制迹线166。集成电路控制开关165连同控制迹线166可以操作以使能裸芯堆叠体140中的单个裸芯，同时避免电压行进到堆叠体140中的非使能的裸芯的裸芯接合垫，如上面所描述的。特别地，来自控制器的芯片使能信号可以通过接口芯片160，以使能单个半导体裸芯。在所示的实施例中，接口芯片160可以还包含如下面解释的开关解码器电路，其使用较少的芯片使能针脚(CE0、CE1)来使能控制迹线166(CT0、CT1、CT2或CT3)中的一个。然而，在其他实施例中，可以省略开关解码器电路190，并且可以存在与控制迹线一样多的芯片使能针脚。
为了传输信号到特定的裸芯上的特定的裸芯接合垫132/从之传输信号，控制器150将通过将芯片使能信号发送到接口芯片160，来使能裸芯堆叠体中的该裸芯。接口芯片160进而在指定的控制迹线166上产生电压，指定的控制迹线166进而闭合与所选的裸芯相关联的全部控制迹线165。其他闲置裸芯的控制迹线不接收电压，因此与那些闲置裸芯相关联的那些控制开关保持打开。从而，由于接口芯片的操作，没有电压流到裸芯堆叠体中的其他非使能的裸芯。这降低或避免了寄生针脚电容，并且允许伴随的电源消耗的降低和I/O信号传输速度的提高。
如指出的，仅对于每个裸芯上的单个针脚(P0)示出了I/O迹线和相关联的控制开关165。然而，每个裸芯将对于裸芯上的每个针脚具有I/O迹线和相关联的控制开关165。裸芯D0的控制开关165的集合将通过控制迹线CT0激活(例如，闭合)。裸芯D1的控制开关165的集合将通过控制迹线CT1激活。裸芯D2的控制开关165的集合将通过控制迹线CT2激活。并且裸芯D3的控制开关165的集合将通过控制迹线CT3激活。如上面指出的，在其他实施例中可以存在更多或更少的裸芯。
图16为与图14中所示的相似的包含接口芯片160的实施例的边视图。在图16的实施例中，第二裸芯堆叠体170(与第一裸芯堆叠体140成镜像)可以安装在基板102上。第二裸芯堆叠体170可以引线键合到接口芯片160，如上面关于裸芯堆叠体140所描述的。在此实施例中，接口芯片可以包含对于裸芯堆叠体140和170中的裸芯接合垫132中的每一个的足够裸芯接合垫162。可以用第一间隔体164(如上所述)和将接口芯片160支承在裸芯堆叠体140上的第二间隔体174，来将裸芯堆叠体140支承在基板之上。可以相似地使用第一间隔体164和第二间隔体174来支承裸芯堆叠体170。图14中所示的实施例可以相似地包含第二间隔体174，第二间隔体174将裸芯堆叠体140的前边缘支承在接口芯片160的顶部上。
还应理解的是，包含单个裸芯堆叠体140和MEMS控制开关110的图11的实施例可以包含如图16中所示的第二裸芯堆叠体170(没有接口芯片160)。在这样的实施例中，对于堆叠体140和堆叠体170两者中的裸芯接合垫132中的每一个，可以存在一个上述的MEMS控制开关110。这样的实施例可以制造为具有或不具有间隔体164、174。
在上述实施例中，MEMS控制开关形成在引线键合的半导体装置100的基板上。根据本技术的半导体装置的其他实施例可以制造为半导体立方体，没有基板或引线键合体。现将参考图17-图22描述这样的实施例。图17图示了半导体装置300，其包含上下叠置的多个半导体裸芯124。每个裸芯的裸芯接合垫132可以在装置的边缘表面302处暴露。图示的示例示出了装置300中的四个裸芯124，但半导体装置300中的裸芯124的数目可以大于或小于四个。焊料球304可以形成在半导体装置300的用于电连接到主机装置(比如包含控制器的PCB)的上表面上。
图17还示出了在半导体装置300的上表面上形成的重分布层306。重分布层306可以包括钝化层和钝化层上形成的导电图案，钝化层覆盖裸芯堆叠体中的最上面的半导体裸芯124的上表面。如下面解释的，重分布层用来将表面302上形成的控制开关的I/O针脚电连接到焊料球304，并且将表面302上形成的控制迹线电连接到焊料球。仅示出了重分布层的导电图案的部分，且所示的部分仅为示例性，且在其他实施例中可以变化。
图18图示了形成在暴露的边缘表面302上的若干MEMS控制开关310，一个控制开关310用于暴露的边缘302处的每个裸芯接合垫132。图18还示出了控制迹线320a、320b、320c以及320d，每个控制迹线行进穿过分开的半导体裸芯上的控制开关中的每一个。控制开关和控制迹线可以例如根据上面在图4的流程图中所述的步骤形成，并且可以看上去相似于例如图5F和图5G中所示的MEMS控制开关110(尽管在其他实施例中，它们可能看起来不同)。每个控制迹线320a-d可以终止于控制迹线针脚322，控制迹线针脚322在y方向上离开表面302垂直地延伸。在实施例中，每个控制开关310的一侧包含电耦接到与其相关联的裸芯接合垫132的I/O针脚。开关的另一侧可以包括在y方向上垂直地延伸离开暴露的边缘302的I/O针脚314。
在形成控制开关310和控制迹线320之后，控制开关310的悬臂部分可以围封在盖324中，如图19所示。盖136可以由电隔离材料形成，例如硅、二氧化硅或其他电介质材料。连接到裸芯接合垫的I/O针脚和I/O针脚314可以在盖136之外延伸。
在形成控制开关和控制迹线之后，可以在边缘表面302上形成电介质层328，如图20所示。除了I/O针脚314和控制迹线针脚322之外，电介质层覆盖控制开关310，I/O针脚314和控制迹线针脚322可以通过电介质层328的表面暴露。盖136保护埋置在电介质质层328内的控制开关的悬臂部分，并且允许那些部分移动，以在穿过控制迹线320a-d的电压的控制下打开和闭合控制开关，如上面所解释的。
如图21所示，然后可以将导电层形成在电介质层的顶部上，将导电层蚀刻为或通过光刻方法形成为边缘表面302上的导电图案。导电图案包含I/O迹线318，其将I/O针脚314电连接到装置300的上表面上的重分布层的迹线。从而，通过控制开关和I/O迹线318，将每个裸芯上的每个裸芯接合垫132耦接到焊料球304。导电图案还包含连接到控制迹线针脚322中的相应的一个的外部控制迹线330。外部控制迹线330将控制迹线针脚322和控制迹线320a-d连接到重分布层306中的迹线，重分布层306中的迹线进而耦接到焊料球304。
如上所述，沿着控制迹线320的电压(经由外部控制迹线330)将使得与给定的半导体裸芯124相关联的全部控制开关310闭合，从而使能该半导体裸芯。从而，例如沿着最外面的外部控制迹线330(标记的)和相关联的控制迹线320d的电压将使能裸芯堆叠体中的第四(或最下面的)半导体裸芯。没有电压将会被供给到其他控制迹线320a、320b以及320c。从而，与那些控制迹线相关联的控制开关310将保持打开。因此，与那些控制开关310相关联的裸芯接合垫132将不会接收到电压，从而避免针脚电容。
半导体装置300可以如上面关于图3的电路图所描述的操作。特别地，半导体装置300可以与控制器裸芯(比如ASIC)一起安装到PCB。控制器裸芯可以发送芯片使能信号，其耦接到控制迹线320a、320b、320c或320d中的一个，从而使能与接收电压的控制迹线相关联的半导体裸芯。然后控制器可以经由I/O迹线326和I/O针脚316，将信号发送到使能的裸芯上的所选的I/O针脚/从之接收信号。非使能的半导体裸芯的裸芯接合垫不接收电压，并且针脚电容最小化。在图17-20所示的实施例中，控制开关310形成在边缘表面302上，并且焊料球304形成在顶部裸芯124的上表面上。
在图22所示的其他实施例中，焊料球304还可以与控制开关310和控制迹线322一同形成在边缘表面302上。在此实施例中，可以如上面所描述地制造控制开关310。在此实施例中，I/O迹线318中的每列可以具有相关联的(I/O)焊料球304。每个控制迹线针脚322可以具有相关联的(控制)焊料球304。对I/O焊料球304中的一个和控制焊料球304中的一个的电压可以使能单个裸芯上的单个针脚，如上面所描述的。可以将焊料球提供为如所示的球栅图案。对于装置300与其上安装装置300的主机装置之间的其他电连接，可以提供除了I/O焊料球之外的一些焊料球。其他焊料球可以为虚设焊料球。
在上述实施例中的每一个中，在控制器裸芯中，可以存在与裸芯堆叠体中的半导体裸芯124相同数目的芯片使能针脚。包含四个裸芯的实施例可以具有四个芯片使能针脚。包含八个裸芯的实施例可以具有八个芯片使能针脚。以此类推。在其他实施例中，控制器150或接口芯片160(图15)可以采用开关解码器电路，其仅需要n个位，其中2n＝半导体装置中的裸芯的数目。这些n个位可以承载在来自控制器的n个芯片使能针脚上。从而，例如，如图15所示的，包含四个半导体裸芯124的半导体装置100可以由包含两个芯片使能针脚(CE0，CE1)的控制器服务。包含八个半导体裸芯124的半导体装置可以由包含三个芯片使能针脚的控制器服务。N个位可以承载在到开关解码电路190的n个芯片使能针脚和迹线之上，开关解码电路190解码n个位且确定待要使能装置100、300中的哪个半导体裸芯。
已经为了阐述和描述的目的，而呈现了本技术的前述详细描述。其不意图穷举或限制本技术为所公开的精确形式。鉴于以上教导，可以有许多修改和变化。选择所描述的实施例，以便最佳地解释本技术的原理及其实际应用，从而使得其他本领域技术人员能够在各种实施例中、且以适于设想的特定用途的各种修改最佳地采用本技术。本技术的范围意图由所附的权利要求限定。

Claims (22)

1.一种半导体装置，包括：
多个堆叠的半导体裸芯，所述多个半导体裸芯中的每个半导体裸芯包括多个裸芯接合垫；以及
多个控制开关，所述多个控制开关包括：
控制开关的第一组，所述控制开关的第一组电连接到所述多个半导体裸芯中的第一半导体裸芯,
第一控制迹线，所述第一控制迹线与所述控制开关的第一组相关联，使得根据电压是否经过所述第一控制迹线，而打开或闭合所述控制开关的第一组中的每个控制开关，
控制开关的第二组，所述控制开关的第二组电连接到所述多个半导体裸芯中的第二半导体裸芯，以及
第二控制迹线，所述第二控制迹线与所述控制开关的第二组相关联，使得根据电压是否经过所述第二控制迹线，而打开或闭合所述控制开关的第二组中的每个控制开关。
2.如权利要求1所述的半导体装置，其中所述控制开关为微机电控制开关。
3.如权利要求1所述的半导体装置，其中所述控制开关为集成电路控制开关。
4.如权利要求1所述的半导体装置，其中在没有电压经过所述第一控制迹线和所述第二控制迹线的情况下，所述多个控制开关是打开的，经过所述第一控制迹线的电压闭合所述控制开关的第一组。
5.如权利要求1所述的半导体装置，还包括基板，所述多个半导体裸芯支承在所述基板上，所述基板包括多个接触垫，所述多个控制开关包括所述基板上的微机电开关。
6.如权利要求5所述的半导体装置，还包括多个引线键合体，所述多个引线键合体中的每个引线键合体在所述多个接触垫中的接触垫与所述多个半导体裸芯中的每一个上的所述多个裸芯接合垫中的每一个之间延伸。
7.如权利要求5所述的半导体装置，其中所述多个接触垫中的每一个具有所述多个控制开关中的相关联的控制开关。
8.如权利要求5所述的半导体装置，所述多个接触垫和所述多个控制开关布置为多个行，接触垫和控制开关的每个行与所述多个半导体裸芯中的每一个相关联。
9.如权利要求8所述的半导体装置，所述多个行的第一行还包括所述第一控制迹线，所述多个行的第二行还包括所述第二控制迹线。
10.如权利要求1所述的半导体装置，其中堆叠所述半导体裸芯，使得所述裸芯接合垫中的每一个在所述半导体裸芯的堆叠体的边缘处暴露。
11.如权利要求10所述的半导体装置，其中所述多个控制开关为微机电开关，所述微机电开关在包含所述裸芯接合垫的所述半导体裸芯的堆叠体的所述边缘上。
12.如权利要求1所述的半导体装置，其中所述多个半导体裸芯为闪存存储器裸芯。
13.一种半导体装置，包括：
基板，所述基板包括多个接触垫，所述多个接触垫包括接触垫的第一组和接触垫的第二组；
多个半导体裸芯，所述多个半导体裸芯堆叠在所述基板上，第一半导体裸芯电耦接到所述接触垫的第一组，并且第二半导体裸芯电耦接到所述接触垫的第二组；
在所述基板上的多个控制开关，所述多个控制开关包括与所述接触垫的第一组相关联的控制开关的第一组，以及与所述接触垫的第二组相关联的控制开关的第二组；以及
多个控制迹线，所述多个控制迹线包括在所述基板上且与所述控制开关的第一组相关联的第一控制迹线，以及在所述基板上且与所述控制开关的第二组相关联的第二控制迹线。
14.如权利要求13所述的半导体装置，其中所述控制开关为微机电控制开关。
15.如权利要求13所述的半导体装置，其中所述第一控制迹线配置为根据经过所述第一控制迹线的电压，而打开或闭合所述控制开关的第一组。
16.如权利要求15所述的半导体装置，其中所述控制开关的第一组中的每个控制开关包含悬臂部分，所述悬臂部分在第一位置与第二位置之间移动，在所述第一位置处，所述控制开关的第一组打开，并且在所述第二位置处，所述控制开关的第一组闭合，所述悬臂部分基于经过所述第一控制迹线的电压在所述第一位置与所述第二位置之间移动。
17.如权利要求13所述的半导体装置，还包括多个引线键合体，所述多个引线键合体中的每个引线键合体在所述多个接触垫中的接触垫与所述多个半导体裸芯中的每一个上的所述多个裸芯接合垫中的每一个之间延伸。
18.一种在控制器裸芯的控制下操作的半导体装置，包括：
基板，所述基板包括多个接触垫，所述多个接触垫包括接触垫的第一组和接触垫的第二组；
多个半导体裸芯，所述多个半导体裸芯堆叠在所述基板上；
多个引线键合体，引线键合体的第一组将第一半导体裸芯电连接到所述接触垫的第一组，并且引线键合体的第二组将第二半导体裸芯电连接到所述接触垫的第二组；
在所述基板上的多个控制开关，所述多个控制开关包括与所述接触垫的第一组相关联的控制开关的第一组，以及与所述接触垫的第二组相关联的控制开关的第二组；以及
多个控制迹线，所述多个控制迹线包括在所述基板上且与所述控制开关的第一组相关联的第一控制迹线和与所述控制开关的第二组相关联的第二控制迹线，所述第一控制迹线和所述第二控制迹线配置为在不同时间从所述控制器接收芯片使能信号，所述芯片使能信号在所述第一控制迹线中的接收闭合所述控制开关的第一组并且使能所述第一半导体裸芯，同时所述控制开关的第二组保持打开。
19.如权利要求18所述的半导体装置，其中所述多个引线键合体中的全部引线键合体在半导体裸芯的裸芯接合垫与所述基板上的接触垫之间。
20.如权利要求18所述的半导体装置，其中所述多个接触垫至少包括与所述多个裸芯接合垫中存在的裸芯接合垫一样多的接触垫。
21.如权利要求18所述的半导体装置，其中所述多个控制开关至少包括与所述多个裸芯接合垫中存在的裸芯接合垫一样多的控制开关。
22.一种半导体装置，包括：
基板机构，所述基板机构包括多个接触垫，所述多个接触垫包括接触垫的第一组和接触垫的第二组；
多个半导体裸芯，所述多个半导体裸芯堆叠在所述基板机构上，第一半导体裸芯电耦接到所述接触垫的第一组，并且第二半导体裸芯电耦接到所述接触垫的第二组；
在所述基板机构上的信号开关机构，所述信号开关机构包括与所述接触垫的第一组相关联的信号开关机构的第一组，以及与所述接触垫的第二组相关联的信号开关机构的第二组；以及
信号开关控制机构，所述信号开关控制机构包括与所述信号开关机构的第一组相关联的第一信号开关控制机构，以及与所述信号开关机构的第二组相关联的第二信号开关控制机构。
CN201710517107.7A 2017-06-29 2017-06-29 包含降低针脚电容的控制开关的半导体装置 Active CN109216292B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201710517107.7A CN109216292B (zh) 2017-06-29 2017-06-29 包含降低针脚电容的控制开关的半导体装置
US15/916,116 US11177239B2 (en) 2017-06-29 2018-03-08 Semiconductor device including control switches to reduce pin capacitance
KR1020180030406A KR20190002278A (ko) 2017-06-29 2018-03-15 핀 커패시턴스를 감소시키는 제어 스위치를 포함하는 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710517107.7A CN109216292B (zh) 2017-06-29 2017-06-29 包含降低针脚电容的控制开关的半导体装置

Publications (2)

Publication Number Publication Date
CN109216292A true CN109216292A (zh) 2019-01-15
CN109216292B CN109216292B (zh) 2020-11-03

Family

ID=64738901

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710517107.7A Active CN109216292B (zh) 2017-06-29 2017-06-29 包含降低针脚电容的控制开关的半导体装置

Country Status (3)

Country Link
US (1) US11177239B2 (zh)
KR (1) KR20190002278A (zh)
CN (1) CN109216292B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI769789B (zh) * 2021-04-21 2022-07-01 財團法人工業技術研究院 陣列開關電路及系統晶片封裝結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060017144A1 (en) * 2004-07-21 2006-01-26 Yutaka Uematsu Semiconductor device
US20110067982A1 (en) * 2009-09-18 2011-03-24 Easic Corporation Mems-based switching
CN104081522A (zh) * 2012-01-27 2014-10-01 美光科技公司 用于在多芯片模块中提供电容的设备及方法
CN104160506A (zh) * 2011-12-07 2014-11-19 创世舫电子有限公司 半导体模块及其形成方法
US20160181214A1 (en) * 2014-12-22 2016-06-23 Ki-Seok OH Stacked memory chip having reduced input-output load, memory module and memory system including the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7750660B2 (en) 2006-03-30 2010-07-06 Qualcomm Incorporated Integrated circuit with improved test capability via reduced pin count
US20080190748A1 (en) 2007-02-13 2008-08-14 Stephen Daley Arthur Power overlay structure for mems devices and method for making power overlay structure for mems devices
US8209479B2 (en) * 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
KR101742281B1 (ko) 2010-03-24 2017-06-01 삼성전자주식회사 스위치 장치 및 그것을 포함하는 반도체 집적 회로 장치
KR101212709B1 (ko) 2010-12-29 2012-12-14 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 장치
US8786130B1 (en) 2013-08-23 2014-07-22 Inoso, Llc Method of forming an electromechanical power switch for controlling power to integrated circuit devices and related devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060017144A1 (en) * 2004-07-21 2006-01-26 Yutaka Uematsu Semiconductor device
US20110067982A1 (en) * 2009-09-18 2011-03-24 Easic Corporation Mems-based switching
US8436700B2 (en) * 2009-09-18 2013-05-07 Easic Corporation MEMS-based switching
CN104160506A (zh) * 2011-12-07 2014-11-19 创世舫电子有限公司 半导体模块及其形成方法
CN104081522A (zh) * 2012-01-27 2014-10-01 美光科技公司 用于在多芯片模块中提供电容的设备及方法
US20160181214A1 (en) * 2014-12-22 2016-06-23 Ki-Seok OH Stacked memory chip having reduced input-output load, memory module and memory system including the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
LIU, M.; JIN, R.; GENG, J.; LIANG, X.: "Low-insertion loss pin diode switches using impedance-transformation networks", 《PROGRESS IN ELECTROMAGNETICS RESEARCH C》 *
彭伟伦等: "基于电容电压平衡的五电平堆叠多单元变流器空间矢量调制策略", 《电测与仪表》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI769789B (zh) * 2021-04-21 2022-07-01 財團法人工業技術研究院 陣列開關電路及系統晶片封裝結構

Also Published As

Publication number Publication date
KR20190002278A (ko) 2019-01-08
US11177239B2 (en) 2021-11-16
CN109216292B (zh) 2020-11-03
US20190006320A1 (en) 2019-01-03

Similar Documents

Publication Publication Date Title
US9240393B2 (en) High yield semiconductor device
CN104769714B (zh) 包括交替形成台阶的半导体裸芯堆叠的半导体器件
JP6027966B2 (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
US8373268B2 (en) Semiconductor package including flip chip controller at bottom of die stack
US20050121805A1 (en) Semiconductor device and a method of manufacturing the same
US8728864B2 (en) Method of fabricating a memory card using SIP/SMT hybrid technology
CN108695284A (zh) 包括纵向集成半导体封装体组的半导体设备
KR100521279B1 (ko) 적층 칩 패키지
KR102044092B1 (ko) 도전 범프 상호 연결을 포함하는 반도체 장치
TW579560B (en) Semiconductor device and its manufacturing method
US9362244B2 (en) Wire tail connector for a semiconductor device
CN109216292A (zh) 包含降低针脚电容的控制开关的半导体装置
TWI529870B (zh) 包含一嵌入式控制器晶粒之半導體裝置及其製造方法
WO2002007220A1 (fr) Dispositif a semi-conducteurs
CN110444528A (zh) 包含虚设下拉式引线键合体的半导体装置
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
KR20030008450A (ko) 볼 그리드 어레이형 적층 패키지
JPS63175452A (ja) ピングリツドアレイパツケ−ジ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant