CN104081522A - 用于在多芯片模块中提供电容的设备及方法 - Google Patents

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Abstract

本发明揭示在多芯片模块中为电力供应电压提供电容的设备、多芯片模块、电容芯片及方法。在实例性多芯片模块中，信号分布组件可经配置以提供电力供应电压。电容芯片可耦合到所述信号分布组件且包含多个电容单元。所述电容芯片可经配置以为所述电力供应电压提供电容。所述多个电容单元可由存储器单元电容器形成。

Description

用于在多芯片模块中提供电容的设备及方法
相关申请案交叉参考
本申请案主张于2012年1月27日提出申请的第13/359,769号美国非临时申请案的优先权，所述申请案的全文出于任何目的以引用方式并入本文中。
技术领域
本发明涉及多芯片存储器，且更具体来说，在一或多个实施例中涉及多芯片模块的电容芯片。
背景技术
半导体装置的设计的改进一贯地涉及此些装置的操作频率及容量两者的增加。在许多情况中，这些改进是在这些装置的大小具有很少增加(如果不是减小)的情况下进行的。因此，这些装置中的每一者上的组件(例如晶体管)的密度已极大地增加。然而，在此方面的进步已然具有其本身的众多缺点。举例来说，随着半导体装置的操作频率及容量已增加，从晶体管切换的增加产生的噪声量也已增加，由于与较高频率及较低电力供应电压相关联的信号边际的减小，此是更加难以解决的缺点。
已被用以减少不需要的噪声的一种典型方法是解耦电容器的使用。因此，可从提供到半导体装置及在半导体装置中得到的电力供应电压过滤高频率信号。特定来说，在多芯片模块的情况下，电容器已被放置于相应裸片上，但遭受裸片表面积的物理限制。部分地由于这些电容器通常为金属-绝缘体-金属(MIM)或金属-氧化物-半导体电容器(MOSCAP)，因此为提供充足电容，这些电容器的所要大小有时太大以至于所述电容器并不能定位于任何地方，只能定位于裸片堆叠的最上部位置。此外，在一些情况中，与多芯片模块物理兼容的最大电容器可仍不能提供所要量的电容。
因此，需要一种为多芯片模块提供充足电容的电容装置。
发明内容
提供一种实例性多芯片模块。一种实例性多芯片模块可包含：信号分布组件，其经配置以提供电力供应电压；及电容芯片，其耦合到所述信号分布组件且具有多个电容单元，所述电容芯片经配置以为所述电力供应电压提供电容，其中所述多个电容单元由存储器单元电容器形成。
实例性多芯片模块可包含耦合到所述信号分布组件或所述电容芯片中的至少一者的集成电路芯片，所述集成电路芯片经配置以接收所述电力供应电压。
在一些实例性多芯片模块中，所述集成电路芯片可包括经配置以提供存储器命令的控制器。
在一些实例性多芯片模块中，所述集成电路芯片可包括经配置以调整所述电容的量值的控制器。
在一些实例性多芯片模块中，所述控制器进一步经配置以启用及停用所述多个电容单元中的一电容单元。
在一些实例性多芯片模块中，所述电容芯片可包括专用电容芯片。
在一些实例性多芯片模块中，所述电容芯片可经配置以电容性地隔离所述集成电路芯片与所述信号分布组件。
在一些实例性多芯片模块中，所述电容芯片可包括多个穿硅通孔。
提供一种实例性设备。一种实例性设备可包含：第一电容芯片，其具有第一多个电容单元，其中所述第一多个电容单元经配置以提供第一电容；及第二电容芯片，其耦合到所述第一电容芯片且具有第二多个电容单元，其中所述第二多个电容单元经配置以提供第二电容，其中所述第二电容芯片包含多个通孔，所述多个通孔经配置以通过所述第二电容芯片耦合电力供应电压。
在一些实例性设备中，所述第一电容芯片可包括可编程电路。
在一些实例性设备中，所述第一电容芯片可包括经配置以控制所述可编程电路以调整所述第一电容的控制器。
在一些实例性设备中，所述第一与第二电容芯片可通过多个裸片互连件耦合。
一些实例性设备可包含经配置以与外部控制器介接的集成电路芯片。
在一些实例性设备中，所述第一电容芯片可经配置以存储电荷且将电荷提供到所述集成电路芯片。
在一些实例性设备中，所述集成电路芯片可耦合到所述第一及第二电容芯片，所述集成电路芯片进一步经配置以在所述第一与第二电容芯片之间耦合所述电力供应电压。
在一些实例性设备中，所述第一及第二电容可至少部分地基于相应电力供应电压的信号特性。
提供实例性多芯片模块。一种实例性多芯片模块可包含：集成电路芯片，其包含经配置以提供存储器命令的控制器；及电容芯片，其包含耦合到所述集成电路芯片的电容单元群组，其中所述电容单元群组包括经配置以耦合到电力供应电压的多个电容单元。
在一些实例性多芯片模块中，所述电容芯片可包含经配置以将所述多个电容单元中的一电容单元与所述电力供应电压耦合及解耦的控制器。
在一些实例性多芯片模块中，所述电容芯片可为专用电容芯片。
在一些实例性多芯片模块中，所述电容芯片包括多个通孔。
在一些实例性多芯片模块中，所述电容芯片可具有小于所述集成电路芯片的表面。
在一些实例性多芯片模块中，所述电容单元群组的电容可至少部分地基于所述电力供应电压的信号特性。
提供一种实例性电容芯片。一种实例性电容芯片可包含：多个通孔，其经配置以将来自第一组裸片互连件的多个信号耦合到第二组裸片互连件；及多个电容单元，其经配置以提供多个电容，其中所述多个通孔及所述多个电容单元以均匀分布布置。
在一些实例性电容芯片中，所述通孔可包括穿硅通孔。
在一些实例性电容芯片中，所述多个电容单元可进一步经配置以存储电荷且将电荷提供到以堆叠配置耦合到所述电容芯片的集成电路芯片。
在一些实例性电容芯片中，所述多个电容单元可包括第一电容单元群组及第二电容单元群组，所述第一电容单元群组通过熔丝、反熔丝、开关或其组合耦合到所述第二电容单元群组。
提供在多芯片模块中用于为电力供应电压提供电容的方法。一种实例性方法可包含：在所述多芯片模块中的电容芯片处接收电力供应电压；使用所述电容芯片的电容单元为所述电力供应电压提供电容；及将所述电力供应电压提供到集成电路芯片。
在实例性方法中，所述集成电路芯片可包括经配置以通过所述集成电路芯片耦合所述电力供应电压的多个通孔。
实例性方法可包含在所述接收电力供应电压之前编程所述电容芯片。
实例性方法可包含至少部分地基于所述电力供应电压而调整所述电容。
实例性方法可包含调整所述电容芯片与所述集成电路芯片之间的电阻。
附图说明
图1图解说明根据本发明的实施例的多芯片模块的分解透视图。
图2图解说明根据本发明的实施例的电容芯片的透视图。
图3图解说明根据本发明的实施例的多芯片模块的分解透视图。
图4图解说明根据本发明的实施例的多芯片模块的分解透视图。
图5图解说明根据本发明的实施例的多芯片模块的分解透视图。
图6A到6D图解说明根据本发明的实施例的电容芯片的平面图。
图7图解说明根据本发明的实施例的多芯片模块的分解透视图。
图8图解说明根据本发明的实施例的多芯片模块的分解透视图。
具体实施方式
下文阐明特定细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明了，可在没有这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例以实例方式提供且不应用以将本发明的范围限制于这些特定实施例。在其它例子中，未详细地展示众所周知的电路、控制信号、时序协议及软件操作以避免不必要地使本发明模糊。
图1图解说明根据本发明的实施例的多芯片模块100的分解透视图。多芯片模块100可包含可以堆叠配置布置的信号分布组件106、集成电路(IC)芯片104及电容芯片102。在一个实施例中，可将信号分布组件106耦合到在半导体衬底上的迹线(例如，经由导电球、焊料凸块(两者均未展示)，或通过其它实施方案)。此外，信号分布组件106可耦合到外部控制器(未展示)以接收电力供应电压及/或控制信号及可进一步接收来自其它外部装置的信号。如将在下文更详细地阐释，信号分布组件106可电耦合到IC芯片104及电容芯片102。在一些实施例中，信号分布组件106可用以将电力供应电压及/或控制信号分布到多芯片模块100中的芯片。
多芯片模块100中的IC芯片104、电容芯片102及信号分布组件106可通过相应再分布层(未展示)及/或裸片互连件(例如垫、焊料凸块、微凸块或铜柱)来耦合。可使用任何数目及/或大小的互连件，从而允许视需要增加或减小IC芯片104、电容芯片102及/或信号分布组件106之间的相应电阻(例如，有效串联电阻)。此外，在一些实施例中，再分布层可经配置以对准IC芯片104、电容芯片102及信号分布组件106的裸片互连件，且还可经配置以使多个裸片互连件短路在一起，以使得可增加或减小IC芯片104、电容芯片102及信号分布组件106之间的相应电阻。
IC芯片104可包括多个通孔112及集成电路120。通孔112可为穿硅通孔(TSV)，或可为其它导电元件，且此外可耦合到裸片互连件。可使用通孔112及裸片互连件贯穿多芯片模块100而耦合电力供应电压及/或信号。举例来说，TSV可经配置以将电容芯片102耦合到IC芯片104及信号分布组件106。IC 120可包括控制器，在至少一个实施例中，所述控制器可经配置以将存储器命令提供到存储器及/或与例如处理器或信号处理装置的处理装置(未展示)介接。控制器可包括一或多个逻辑电路、控制逻辑、控制电路、软件、固件、微码及/或其任何组合或子组合。在一个实施例中，存储器阵列及处理装置可包含于多芯片模块100中，且在其它实施例中可耦合到多芯片模块100。
电容芯片102可包括多个电容单元110，如将在下文更详细地阐释，所述多个电容单元110可经配置以在多芯片模块100中提供电容。举例来说，电容单元110可经配置以为多芯片模块100中的各种电力供应电压提供电容。电容芯片102可(举例来说)专用于在多芯片模块100中提供电容及/或为各种电力供应电压提供电容。电力供应电压可为提供到多芯片模块100或在多芯片模块100中得到的电压。举例来说，电力供应电压可包含例如VCC的高供应电压及例如VSS或接地的低供应电压。电容单元110可使用各种电容配置形成。在至少一个实施例中，电容单元110可由存储器单元电容器形成，且在其它实施例中，电容单元110可包括金属氧化物半导体电容器(MOSCAP)、金属-绝缘体-金属(MIM)电容器或所属领域的技术人员现在及以后知晓的任何其它电容配置。此外，电容单元110可经配置以提供各种量值的电容。举例来说，在至少一个实施例中，电容单元110中的每一者可经配置以提供相同量值的电容，例如100毫微微法拉(fF)。在其它实施例中，电容单元110可提供不同量值的电容。
电容单元110还可经配置以存储从电力供应电压接收的电荷且随后将电荷提供到多芯片模块100中的装置。也就是说，电容单元110可经配置以在多芯片模块100中提供电池电力。举例来说，在不再从外部电源(例如，电力供应器)将电力提供到多芯片模块100(且更具体来说，提供到信号分布组件106)的情况下，可将存储于电容单元110中的电荷提供到多芯片模块100中的芯片以允许持续的操作。此外，在一些实施例中，电容单元110可进一步经配置以也将电力提供到其它装置(举例来说，其它多芯片模块或存储器裸片堆叠)。
电容单元110也可以任何物理布置贯穿电容芯片102而分布。举例来说，电容单元110可以均匀分布布置于电容芯片中。或者，电容单元110可以群集方式布置或可朝向电容芯片的中心或边缘更大量地集中。如将在下文更详细地阐释，由于电容单元110可以任何配置贯穿电容芯片102而分布，因此通过信号分布组件106接收及/或分布的所有电力供应电压可耦合到任何数目个电容单元110。
如先前所论述，信号分布组件106可耦合到电容芯片102及IC芯片104。在实例性操作中，可(举例来说)通过通孔112将电力供应电压从信号分布组件106提供到电容芯片102中的电容单元110。此可允许电容单元110将噪声与电力供应电压解耦。因此，可增强到多芯片模块100的电力递送且增加操作边际。另外，可将电力供应电压从信号分布组件106提供到多芯片模块100中的芯片。可进一步将这些电力供应电压划分成各种芯片级电力供应电压以在每一芯片中的各种电路及功能之间提供不同程度的噪声抗扰性。任何数目个电容单元110可耦合到电力供应电压中的每一者，借此提供相应电容。在至少一个实施例中，可为每一电力供应电压提供相同量的电容。在其它实施例中，为每一电力供应电压提供的电容可变化及/或可调整以使得可增加或减小电容以补偿信号特性的波动或差异。
举例来说，如先前所论述，IC 120可包含控制器。因此，IC 120可经配置以编程电容芯片102以使得可为多芯片模块100中的任何数目个电力供应电压提供特定电容。另外，在一些实施例中，IC 120可进一步经配置以基于例如噪声及操作边际的信号特性而实时地启用及停用电容单元110。如将在下文更详细地阐释，在至少一个实施例中，IC 120的控制器可控制电容芯片102中的可编程电路以启用及/或停用各种电容单元110。
也可增加或减小电容单元110与多芯片模块中的一或多个芯片之间的电阻(例如，有效串联电阻)。IC 120可(举例来说)耦合或解耦电容单元110与芯片及/或电力供应电压之间的一或多个裸片互连件(例如，并联的裸片互连件)，借此允许独立地调整电阻及电容。举例来说，IC 120可通过在多芯片模块100的初始化及/或操作期间启用或停用一或多个逻辑门(例如，晶体管通过门)来耦合或解耦裸片互连件。
图2图解说明根据本发明的实施例的电容芯片200的透视图。如所展示，电容芯片200可包含电容单元210及通孔212两者。电容单元210及通孔212可以任何配置分布。举例来说，电容单元212及通孔212可以均匀分布来分布，或以如图2中所展示的交替行分布。在另一实施例中，电容单元210及通孔212可以棋盘图案布置。电容芯片200可包含任何数目个电容单元210及通孔212，且电容单元210可各自经配置以提供各种量值的电容。
电容芯片200可耦合到多芯片模块中的其它芯片，例如包含于图1中所图解说明的多芯片模块100中的IC芯片104。电容芯片200也可包含集成电路(未展示)。IC可包括用于提供存储器命令及/或用以配置由电容芯片200及/或包含于多芯片模块中的其它电容芯片中的电容单元210提供的电容的控制器。通孔212可用以提供与电容芯片200的电耦合及通过电容芯片200提供电耦合。举例来说，电容芯片可定位于两个其它芯片之间，且通孔212可用以电耦合所述芯片。
图3图解说明根据本发明的实施例的多芯片模块300的分解透视图。多芯片模块300可包含信号分布组件306及集成电路芯片304。信号分布组件306及IC芯片304可分别类似于先前参考图1所描述的实施例的信号分布组件106及IC芯片104。多芯片模块300可进一步包含电容芯片322及324。电容芯片322、324可各自包含电容单元310及通孔312。在至少一个实施例中，电容芯片322及324可类似于图2的电容芯片200。电容芯片322、324中的电容单元310可经配置以在多芯片模块300中提供电容。举例来说，电容单元310可经配置以在多芯片模块300中为电力供应电压提供电容。在至少一个实施例中，电容单元310可经配置以由控制器控制。包含于多芯片模块300中的芯片可以堆叠形态布置且可通过裸片互连件耦合在一起。多芯片模块300的芯片可通过裸片互连件及通孔312彼此耦合。
如图3中所展示，电容芯片322、324可邻近地位于多芯片模块300的堆叠中。在其它实施例中，可使用任何数目个电容芯片，且每一电容芯片可位于多芯片模块300中的任何位置处。举例来说，在至少一个实施例中，电容芯片322及/或电容芯片334可位于信号分布组件306与IC芯片304之间。在另一实施例中，额外电容芯片可包含于多芯片模块300中。所属领域的技术人员将了解，也可在不背离本发明的范围的情况下使用多芯片模块中的芯片的其它布置。将进一步了解，可在不背离本发明的范围的情况下修改包含于多芯片模块中的芯片的数目。在一个实施例中，包含电容芯片可允许电容性地隔离芯片及/或信号分布组件。举例来说，在信号分布组件306与IC芯片304之间放置电容芯片可电容性地隔离信号分布组件306与IC芯片304。
图4图解说明根据本发明的实施例的多芯片模块400的分解透视图。多芯片模块400可包含可经配置以从外部源接收电力供应电压及控制信号的信号分布组件406。另外，多芯片模块400可包含集成电路芯片430及电容芯片422。电容芯片422包含电容单元410及通孔412。信号分布组件406及电容芯片422可分别类似于先前参考图3所描述的信号分布组件306及电容芯片322。因此，为简明起见且为避免繁琐，将不进一步详细描述这些组件的操作。
IC芯片430包含集成电路420。集成电路420可包含控制器431。控制器431可包括一或多个逻辑电路、控制逻辑、控制电路、软件、固件、微码及/或其任何组合或子组合。在一个实施例中，控制器431可为经配置以执行逻辑运算的微控制器且可经配置以将例如读取及写入命令的存储器命令提供到存储器。控制器431可经配置以通过将控制信号提供到电容芯片422或通过将控制信号提供到IC 420(其又可启用或停用及/或配置电容单元410)来启用或停用及/或配置电容单元410。如先前所描述，在至少一个实施例中，可通过控制电容芯片422中的可编程电路来启用、停用及/或配置电容芯片422中的电容单元。控制器431还可经配置以与耦合到多芯片模块400的控制器(未展示)介接。
与包含于多芯片模块中的其它芯片一样，IC芯片430可定位于包括多芯片模块400的芯片堆叠中的任何位置处。在其中IC芯片430位于多芯片模块400的堆叠布置的顶部处的实施例中，散热片(未展示)可耦合到IC芯片430。所述散热片可经配置以充当热交换装置以使得其可从IC芯片430及多芯片模块400的其它芯片转移热。在一些实施例中，IC芯片430可包含通孔。在其它实施例中，IC芯片可不包含任何通孔，如其中IC芯片430位于多芯片模块400的堆叠布置的顶部处的情况可为如此。
图5图解说明根据本发明的实施例的多芯片模块500。多芯片模块500可包含信号分布组件506及集成电路芯片504。信号分布组件506及IC芯片504可分别类似于先前参考图1所描述的信号分布组件106及IC芯片104。多芯片模块500可进一步包含电容芯片522及集成电路芯片530。电容芯片522及IC芯片530可分别类似于先前参考图4所描述的导电芯片422及控制器芯片430。因此，为简明起见且为避免繁琐，将不进一步详细描述这些组件的操作。
IC芯片504及IC芯片530可分别包含集成电路520及521。IC 520、521可包含经配置以提供存储器命令且配置多芯片模块中的电容单元(例如电容芯片522的电容单元510)的控制器。如图5中所图解说明，电容芯片522可位于IC芯片504与IC芯片530之间。电容芯片522可用以在多芯片模块500中提供电容。举例来说，电容芯片522可用以在耦合到多芯片模块500的每一芯片及在多芯片模块500的每一芯片中得到的电力供应电压之间提供隔离。多个电容芯片可用以隔离多芯片模块500中的各种芯片，且在另一实施例中，电容芯片还可用以电容性地隔离信号分布组件506与包含于多芯片模块500中的芯片。如先前所陈述，电容芯片中的电容单元可以任何配置分布及/或位于堆叠中的任何位置处。另外，多芯片模块中的电力供应电压可耦合到任何数目个电容单元以改进噪声抗扰性、电力递送及信号操作边际。
图6图解说明根据本发明的一些实施例的电容单元群组的各种配置的平面图。图6A图解说明包含电容单元610的电容单元群组603a到603f的电容芯片601的平面图。电容单元群组603a到603f中的每一电容单元610可经耦合以用于多芯片模块(例如图1中所图解说明的多芯片模块100)中，且可进一步提供用于耦合电容单元610的至少一对裸片互连件。尽管电容单元群组603的电容单元610在图6A中图解说明为彼此在物理上接近，但电容单元群组603的电容单元610可电耦合成一群组且未必限于彼此在物理上接近。
在一些实施例中，电容单元群组603a到603f的电容单元610可耦合到多芯片模块中的相应电力供应电压。如上文所阐释，电容芯片可经配置以使得其可为各种电力供应电压提供特定量的电容。图6A中所图解说明的电容单元群组603a到603f可用于为(举例来说)每一电容单元群组603a到603f的电容单元610耦合到的相应电力供应电压提供相同量值的电容。图6B展示具有电容单元群组605a到605d的电容芯片601b。电容单元群组605a到605d中的每一者可包含任何数目个电容单元610且此外可以任何配置布置。电容单元群组605a到605d中的每一者可(举例来说)耦合到相应电力供应电压且为每一电力供应电压提供预定量的电容。在其中电容单元610具有相同电容的实施例中，电容单元群组605a到605d表示具有不同量值的电容的群组。因此，可提供用于每一电力供应电压的个别电容而不必编程或控制电容单元610。
然而，在一些情况中，可期望编程电容芯片。也就是说，编程电容芯片可允许使用不用电容群组配置而不需要制造具有用于电容单元群组的预设电容的电容芯片。图6C图解说明可包含电容单元610的电容芯片601c，在至少一个实施例中，可视需要将电容单元610编程为电容单元群组。电容芯片601c包含电路606，电路606可经编程以将电容单元610耦合成所要电容单元群组。在一些实施例中，电路606表示熔丝。熔丝可熔断(例如，以提供开路)以将电容单元610电隔离成电容单元群组以使得每一电容单元群组可耦合到电力供应电压以提供特定电容。在另一实施例中，电容芯片601c中的电容单元610可通过表示反熔丝的电路606耦合，且可通过使反熔丝短路(例如，以提供短路)来形成电容单元610的群组。在又一实施例中，电容芯片601c可包含表示在编程电容芯片时分别熔断及短路的熔丝及反熔丝两者的电路606。在针对电容单元群组编程电路606之后，可设定所述群组的电容。
其它配置也可用以将电容单元610编程为所要的电容单元群组。事实上，在一些情况中，可期望调整通过电容单元群组提供的电容，举例来说，基于信号特性而调整为每一电力供应电压提供的电容。图6D图解说明包含电容单元610及电路607的电容芯片601d，电路607可经编程及再编程以将电容单元610耦合成所要电容单元群组。在一些实施例中，电路607可表示可在电容芯片601d的操作之前及/或期间经启用及经停用以耦合及解耦电容单元610的多个开关。可使用的开关的实例为通过门开关，然而，也可使用现在或以后知晓的其它开关。举例来说，电路607可为晶体管、二极管、组合此些元件的控制器，且可为所属领域的技术人员已知的电开关形式。
另外，在至少一个实施例中，电容芯片601d可包含控制器615，控制器615可经配置以控制电路607以使得电容单元610可提供可调整量的电容。举例来说，电路607可经控制以根据各种信号耦合及解耦电容单元610。此外，耦合及解耦电容单元610可调整多芯片模块中的各种芯片(例如集成电路芯片及/或电容芯片601d)之间的电阻，且在至少一个实施例中，可独立于电容而调整相应电阻。控制器615可经配置以从包含于多芯片模块中的控制器(未展示)接收控制信号，或在另一实施例中，控制器615可从外部控制器(未展示)接收控制信号。在又一实施例中，控制器615可监视多芯片模块中的电力供应电压且相应地将电容分配给电力供应电压。在又一实施例中，电容芯片601d可不包含控制器，且代替地从包含于多芯片模块中的控制器或外部控制器接收控制信号，且作为响应基于控制信号而控制电路607。电容芯片601d可包含任何数目个电容单元610、电容单元群组及电路607，且这些元件可以任何物理配置布置。
如上文所论述，可期望为芯片的电力供应电压提供特定量的电容。此外，在一些情况中，芯片可要求将若干个电力供应电压耦合到专用电容结构(例如专用电容芯片)。图7图解说明多芯片模块700的分解图。多芯片模块700可包含信号分布组件706及集成电路芯片704。信号分布组件706及IC芯片可分别类似于图1的信号分布组件106及IC芯片104。多芯片模块700可包含在至少一个实施例中可经配置以与多芯片模块700中的芯片(例如IC芯片704)堆叠在一起的多个电容芯片703。电容芯片703可经配置以具有不同于多芯片模块中的其它芯片(例如IC芯片704)的尺寸。
电容芯片703可经配置以在多芯片模块700中提供电容。举例来说，如图7中所图解说明，多个电容芯片703可与IC芯片704堆叠在一起且耦合到IC芯片704，其中位于每一相应电容芯片703中的电容单元710耦合到相应电力供应电压。在一些实施例中，电容芯片703可经配置以使得多个电容芯片703可堆叠于多芯片模块700的另一芯片的同一表面上。也就是说，在至少一个实施例中，电容芯片703可在物理上小于多芯片模块700中的其它芯片且可定位于具有其中期望额外电容的电力供应电压的芯片的一部分上。举例来说，电容芯片703可具有小于IC芯片704的表面积，借此允许多个电容芯片703附接于IC芯片704的表面上方。电容芯片703中的每一者可相同或不同地经配置，且可具有相同或不同量值的电容。
图8图解说明根据本发明的实施例的多芯片模块800的分解透视图。图8可包含信号分布组件806及集成电路芯片804。信号分布组件806及IC芯片804可类似于图1的信号分布组件106及IC芯片104。多芯片模块804还可包含可堆叠于IC芯片804上的电容芯片803或可包含于多芯片模块中的另一芯片。电容芯片803可包括电容单元810且如上文所描述可经配置以为多芯片模块800中的芯片的至少一个电力供应电压提供电容。此外，多芯片模块800可进一步包含可包括电容单元810及通孔812的电容芯片807。电容芯片807可耦合于IC芯片804与电容芯片803之间以使得电容芯片807可为多芯片模块800中的至少一个电力供应电压提供电容且进一步将电容芯片803中的电容单元810耦合到多芯片模块800中的相同或不同电力供应电压。也就是说，在至少一个实施例中，电容芯片803可与电容芯片807堆叠在一起，且因此，电容来自电容芯片803及电容芯片807两者。
从上文将了解，尽管出于图解说明的目的本文中已描述本发明的特定实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。举例来说，尽管在堆叠芯片的背景中阐释了实施例，但将理解可以不同方式(例如并排)布置芯片。因此，本发明仅由所附权利要求书限制。

Claims (31)

1.一种多芯片模块，其包括
信号分布组件，其经配置以提供电力供应电压；及
电容芯片，其耦合到所述信号分布组件且具有多个电容单元，所述电容芯片经配置以为所述电力供应电压提供电容，其中所述多个电容单元由存储器单元电容器形成。
2.根据权利要求1所述的多芯片模块，其进一步包括：
集成电路芯片，其耦合到所述信号分布组件或所述电容芯片中的至少一者，所述集成电路芯片经配置以接收所述电力供应电压。
3.根据权利要求2所述的多芯片模块，其中所述集成电路芯片包括经配置以提供存储器命令的控制器。
4.根据权利要求1所述的多芯片模块，其中所述电容芯片进一步包括经配置以调整所述电容的量值的控制器。
5.根据权利要求3所述的多芯片模块，其中所述控制器进一步经配置以启用及停用所述多个电容单元中的一电容单元。
6.根据权利要求1所述的多芯片模块，其中所述电容芯片为专用电容芯片。
7.根据权利要求1所述的多芯片模块，其中所述电容芯片经配置以电容性地隔离所述集成电路芯片与所述信号分布组件。
8.根据权利要求1所述的多芯片模块，其中所述电容芯片包括多个穿硅通孔。
9.一种设备，其包括：
第一电容芯片，其具有第一多个电容单元，其中所述第一多个电容单元经配置以提供第一电容；及
第二电容芯片，其耦合到所述第一电容芯片且具有第二多个电容单元，其中所述第二多个电容单元经配置以提供第二电容，其中所述第二电容芯片包含多个通孔，所述多个通孔经配置以通过所述第二电容芯片耦合电力供应电压。
10.根据权利要求9所述的设备，其中所述第一电容芯片包括可编程电路。
11.根据权利要求10所述的设备，其中所述第一电容芯片进一步包括经配置以控制所述可编程电路以调整所述第一电容的控制器。
12.根据权利要求9所述的设备，其中所述第一与第二电容芯片通过多个裸片互连件耦合。
13.根据权利要求9所述的设备，其进一步包括：
集成电路芯片，其经配置以与外部控制器介接。
14.根据权利要求13所述的设备，其中所述第一电容芯片经配置以存储电荷且将电荷提供到所述集成电路芯片。
15.根据权利要求13所述的设备，其中所述集成电路芯片耦合到所述第一及第二电容芯片，所述集成电路芯片进一步经配置以在所述第一与第二电容芯片之间耦合所述电力供应电压。
16.根据权利要求9所述的设备，其中所述第一及第二电容至少部分地基于相应电力供应电压的信号特性。
17.一种多芯片模块，其包括：
集成电路芯片，其包含经配置以提供存储器命令的控制器；及
电容芯片，其包含耦合到所述集成电路芯片的电容单元群组，其中所述电容单元群组包括经配置以耦合到电力供应电压的多个电容单元。
18.根据权利要求17所述的多芯片模块，其中所述电容芯片进一步包括经配置以将所述多个电容单元中的一电容单元与所述电力供应电压耦合及解耦的控制器。
19.根据权利要求17所述的多芯片模块，其中所述电容芯片为专用电容芯片。
20.根据权利要求17所述的多芯片模块，其中所述电容芯片包括多个通孔。
21.根据权利要求17所述的多芯片模块，其中所述电容芯片具有小于所述集成电路芯片的表面。
22.根据权利要求17所述的多芯片模块，其中所述电容单元群组的电容至少部分地基于所述电力供应电压的信号特性。
23.一种电容芯片，其包括：
多个通孔，其经配置以将来自第一组裸片互连件的多个信号耦合到第二组裸片互连件；及
多个电容单元，其经配置以提供多个电容，其中所述多个通孔及所述多个电容单元以均匀分布布置。
24.根据权利要求23所述的电容芯片，其中所述通孔包括穿硅通孔。
25.根据权利要求23所述的电容芯片，其中所述多个电容单元进一步经配置以存储电荷且将电荷提供到以堆叠配置耦合到所述电容芯片的集成电路芯片。
26.根据权利要求23所述的电容芯片，其中所述多个电容单元包括第一电容单元群组及第二电容单元群组，所述第一电容单元群组通过熔丝、反熔丝、开关或其组合耦合到所述第二电容单元群组。
27.一种在多芯片模块中为电力供应电压提供电容的方法，其包括：
在所述多芯片模块中的电容芯片处接收电力供应电压；
使用所述电容芯片的电容单元为所述电力供应电压提供电容；及
将所述电力供应电压提供到集成电路芯片。
28.根据权利要求27所述的方法，其中所述集成电路芯片包括经配置以通过所述集成电路芯片耦合所述电力供应电压的多个通孔。
29.根据权利要求27所述的方法，其进一步包括：
在所述接收电力供应电压之前，编程所述电容芯片。
30.根据权利要求27所述的方法，其进一步包括：
至少部分地基于所述电力供应电压而调整所述电容。
31.根据权利要求27所述的方法，其进一步包括：
调整所述电容芯片与所述集成电路芯片之间的电阻。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107342281A (zh) * 2017-06-29 2017-11-10 厦门市三安集成电路有限公司 一种化合物半导体mim电容结构的制作方法
CN109216292A (zh) * 2017-06-29 2019-01-15 晟碟信息科技（上海）有限公司 包含降低针脚电容的控制开关的半导体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9213386B2 (en) 2012-10-22 2015-12-15 Micron Technology, Inc. Apparatuses and methods and for providing power responsive to a power loss
US9202785B2 (en) * 2013-11-08 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit capacitor having vias
US9455189B1 (en) 2015-06-14 2016-09-27 Darryl G. Walker Package including a plurality of stacked semiconductor devices including a capacitance enhanced through via and method of manufacture
US9767962B2 (en) 2016-01-22 2017-09-19 Micron Technology, Inc. Apparatuses, multi-chip modules and capacitive chips
US10587195B2 (en) * 2016-04-29 2020-03-10 Apple Inc. Integrated passive devices to reduce power supply voltage droop
US9875959B2 (en) 2016-06-09 2018-01-23 International Business Machines Corporation Forming a stacked capacitor
DE102018217001B4 (de) * 2018-10-04 2020-06-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von Halbleiterkondensatoren unterschiedlicher Kapazitätswerte in einem Halbleitersubstrat
US20200373224A1 (en) * 2019-05-21 2020-11-26 Microsoft Technology Licensing, Llc Through-silicon vias and decoupling capacitance
US11710726B2 (en) 2019-06-25 2023-07-25 Microsoft Technology Licensing, Llc Through-board power control arrangements for integrated circuit devices
US11270975B2 (en) * 2020-07-21 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages including passive devices and methods of forming same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1210366A (zh) * 1997-09-04 1999-03-10 三星电子株式会社 动态随机存取存储器单元电容器及其制造方法
KR20010049257A (ko) * 1999-11-19 2001-06-15 무라타 야스타카 다층 커패시터, 배선기판, 감결합 회로 및 고주파 회로
CN101002298A (zh) * 2004-08-13 2007-07-18 微米技术有限公司 存储器电路
CN101741147A (zh) * 2008-11-05 2010-06-16 光宝科技股份有限公司 电力供应装置
US20110031598A1 (en) * 2009-08-04 2011-02-10 Amkor Technology Korea, Inc. Semiconductor device and fabricating method thereof
CN201984961U (zh) * 2011-01-10 2011-09-21 福建火炬电子科技股份有限公司 一种多芯组陶瓷电容器

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687109A (en) 1988-05-31 1997-11-11 Micron Technology, Inc. Integrated circuit module having on-chip surge capacitors
US6124625A (en) 1988-05-31 2000-09-26 Micron Technology, Inc. Chip decoupling capacitor
US5032892A (en) 1988-05-31 1991-07-16 Micron Technology, Inc. Depletion mode chip decoupling capacitor
GB2256735B (en) 1991-06-12 1995-06-21 Intel Corp Non-volatile disk cache
US5880925A (en) 1997-06-27 1999-03-09 Avx Corporation Surface mount multilayer capacitor
JP2002025856A (ja) 2000-07-06 2002-01-25 Nec Corp 積層コンデンサ及び半導体装置並びに電子回路基板
US6990603B2 (en) 2002-01-02 2006-01-24 Exanet Inc. Method and apparatus for securing volatile data in power failure in systems having redundancy
KR100534101B1 (ko) * 2004-01-08 2005-12-06 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 디커플링 캐패시터배치방법
JP4166235B2 (ja) * 2005-07-29 2008-10-15 Ｔｄｋ株式会社 積層コンデンサ
US7451348B2 (en) 2005-08-04 2008-11-11 Dot Hill Systems Corporation Dynamic write cache size adjustment in raid controller with capacitor backup energy source
JP4437489B2 (ja) 2006-10-25 2010-03-24 株式会社日立製作所 揮発性キャッシュメモリと不揮発性メモリとを備えたストレージシステム
JP5330376B2 (ja) 2007-05-10 2013-10-30 アイピーディーアイエイ 集積装置及びその製造方法、並びに、システム・イン・パッケージ
US8110415B2 (en) 2008-04-03 2012-02-07 International Business Machines Corporation Silicon based microchannel cooling and electrical package
US8395902B2 (en) 2008-05-21 2013-03-12 International Business Machines Corporation Modular chip stack and packaging technology with voltage segmentation, regulation, integrated decoupling capacitance and cooling structure and process
US8325554B2 (en) 2008-07-10 2012-12-04 Sanmina-Sci Corporation Battery-less cache memory module with integrated backup
KR101024241B1 (ko) 2008-12-26 2011-03-29 주식회사 하이닉스반도체 반도체 장치 및 그를 포함하는 반도체 패키지
JP4816766B2 (ja) * 2009-06-03 2011-11-16 カシオ計算機株式会社 電波受信装置
US8294240B2 (en) 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
US8298906B2 (en) 2009-07-29 2012-10-30 International Business Machines Corporation Trench decoupling capacitor formed by RIE lag of through silicon via (TSV) etch
US8558345B2 (en) 2009-11-09 2013-10-15 International Business Machines Corporation Integrated decoupling capacitor employing conductive through-substrate vias
US8090988B2 (en) 2009-11-24 2012-01-03 Virtium Technology, Inc. Saving information to flash memory during power failure
FR2955419B1 (fr) * 2010-01-21 2012-07-13 St Microelectronics Crolles 2 Dispositif integre de memoire du type dram
KR101165966B1 (ko) * 2010-04-27 2012-07-18 삼성전자주식회사 커맨드에 의해 동기 모드 또는 비동기 모드로 액세스 가능한 메모리 시스템
KR101710658B1 (ko) * 2010-06-18 2017-02-27 삼성전자 주식회사 관통 전극을 갖는 3차원 적층 구조의 반도체 장치 및 그 반도체 장치의 시그널링 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1210366A (zh) * 1997-09-04 1999-03-10 三星电子株式会社 动态随机存取存储器单元电容器及其制造方法
KR20010049257A (ko) * 1999-11-19 2001-06-15 무라타 야스타카 다층 커패시터, 배선기판, 감결합 회로 및 고주파 회로
US6344961B1 (en) * 1999-11-19 2002-02-05 Murata Manufacturing Co., Ltd Multi-layer capacitator, wiring substrate, decoupling circuit, and high-frequency circuit
CN101002298A (zh) * 2004-08-13 2007-07-18 微米技术有限公司 存储器电路
CN101741147A (zh) * 2008-11-05 2010-06-16 光宝科技股份有限公司 电力供应装置
US20110031598A1 (en) * 2009-08-04 2011-02-10 Amkor Technology Korea, Inc. Semiconductor device and fabricating method thereof
CN201984961U (zh) * 2011-01-10 2011-09-21 福建火炬电子科技股份有限公司 一种多芯组陶瓷电容器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107342281A (zh) * 2017-06-29 2017-11-10 厦门市三安集成电路有限公司 一种化合物半导体mim电容结构的制作方法
CN109216292A (zh) * 2017-06-29 2019-01-15 晟碟信息科技（上海）有限公司 包含降低针脚电容的控制开关的半导体装置
CN107342281B (zh) * 2017-06-29 2019-05-21 厦门市三安集成电路有限公司 一种化合物半导体mim电容结构的制作方法
CN109216292B (zh) * 2017-06-29 2020-11-03 晟碟信息科技（上海）有限公司 包含降低针脚电容的控制开关的半导体装置

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