KR101742281B1 - 스위치 장치 및 그것을 포함하는 반도체 집적 회로 장치 - Google Patents

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Abstract

본 발명은 스위치 장치 및 그것을 포함하는 반도체 집적 회로 장치에 관한 것이다. 본 발명의 기술적 사상의 실시 예에 따른 스위치 장치는 전원 전압 및 중간 노드 사이에 위치하며, 입력 신호에 기초하여 전류 통로를 형성하는 제 1 스위치, 상기 중간 노드 및 접지 사이에 위치하며, 상기 중간 노드의 전압에 기초하여 전류 통로를 형성하는 제 2 스위치 및 상기 입력 신호를 전달받으며, 상기 중간 노드의 전압에 기초하여 상기 입력 신호를 출력하기 위한 전송 게이트를 포함한다. 본 발명의 기술적 사상의 실시 예에 따른 스위치 장치는 3차원 반도체 집적 회로 장치가 형성되기 전에 각각의 다이(die)에 대한 정상 동작 여부의 테스트를 가능하게 한다.

Description

스위치 장치 및 그것을 포함하는 반도체 집적 회로 장치{SWITCH DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE COMPRISING THE SAME}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로는 반도체 집적 회로 장치에 사용될 수 있는 스위치 장치에 관한 것이다.
최근 전자 제품의 소형화 및 고용량화 추세에 따라, 전자 제품에 사용되는 반도체 집적 회로 장치 역시 소형화 및 고용량화될 것이 요구되고 있다. 특히, 3차원 반도체 집적 회로 장치(3 dimensional semiconductor integrated circuit device)는 복수의 다이(die)들을 수직으로 적층하여 하나의 반도체 패키지 내에 포함하는 기술이다. 이러한 3차원 반도체 집적 회로 장치는 반도체 패키지가 차지하는 면적을 축소시키고 메모리의 고용량화에도 적합하기 때문에, 현재 활발하게 연구가 진행되고 있다.
한편, 3차원 반도체 집적 회로 장치의 신뢰성을 높이기 위하여, 3차원 반도체 집적 회로 장치의 정상 동작 여부가 테스트 된다. 그런데, 만약 각각의 다이(die)에 대한 테스트 없이 3차원 반도체 집적 회로 장치의 정상 동작 여부가 테스트 된다면, 하나의 다이(die)가 불량이라 하더라도 전체 3차원 반도체 집적 회로 장치가 모두 파기되어야 하는 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 본 발명의 목적은 각각의 다이(die)의 정상 동작 여부를 판단하기 위한 스위치 장치를 제공하는 데 있다.
본 발명의 기술적 사상의 실시 예에 따른 스위치 장치는 전원 전압 및 중간 노드 사이에 위치하며, 입력 신호에 기초하여 전류 통로를 형성하는 제 1 스위치; 상기 중간 노드 및 접지 사이에 위치하며, 상기 중간 노드의 전압에 기초하여 전류 통로를 형성하는 제 2 스위치; 및 상기 입력 신호를 전달받으며, 상기 중간 노드의 전압에 기초하여 상기 입력 신호를 출력하기 위한 전송 게이트를 포함한다.
실시 예로서, 상기 입력 신호가 활성화 상태인 경우에, 상기 제 1 스위치는 턴 온 되어 상기 중간 노드를 충전하고, 상기 제 2 스위치는 상기 충전된 중간 노드의 전압에 기초하여 턴 오프 된다.
실시 예로서, 상기 입력 신호가 활성화 상태인 경우에, 상기 전송 게이트는 상기 충전된 중간 노드의 전압에 기초하여 상기 입력 신호를 출력하기 위한 도전 경로를 형성한다.
실시 예로서, 상기 입력 신호가 비활성화 상태인 경우에, 상기 제 1 스위치는 턴 오프 되고 상기 제 2 스위치는 턴 온 되어 상기 중간 노드를 방전한다.
실시 예로서, 상기 입력 신호가 비활성화 상태인 경우에, 상기 전송 게이트는 상기 방전된 중간 노드의 전압에 기초하여 상기 입력 신호를 출력하기 위한 도전 경로를 차단한다.
실시 예로서, 상기 제 1 스위치는 PMOS 트랜지스터이고, 상기 제 2 스위치는 NMOS 트랜지스터인 것을 특징으로 한다.
실시 예로서,상기 PMOS 트랜지스터의 게이트에 연결된 제 1 인버터;상기 중간 노드 및 상기 NMOS 트랜지스터의 게이트 사이에 위치하는 제 2 인버터; 및 상기 제 2 인버터 및 상기 전송 게이트 사이에 위치하는 제 3 인버터를 더 포함한다.
본 발명의 기술적 사상의 실시 예에 따른 반도체 집적 회로 장치는 적어도 하나의 클럭 소자를 각각 포함하는 제 1 및 제 2 네트워크; 상기 제 1 및 제 2 네트워크 사이에 위치하며, 상기 제 1 및 제 2 네트워크에 클럭 신호를 제공하기 위한 리던던트 네트워크를 포함하며, 상기 리던던트 네트워크는 상기 클럭 신호의 활성화 여부에 기초하여 상기 클럭 신호를 상기 제 1 및 제 2 네트워크에 제공하기 위한 도전 경로를 형성한다.
실시 예로서, 상기 클럭 신호가 활성화 상태인 경우에, 상기 리던던트 네트워크는 상기 활성화된 클럭 신호를 상기 제 1 및 제 2 네트워크에 제공하기 위한 도전 경로를 자동으로 형성한다.
실시 예로서, 상기 리던던트 네트워크는 전원 전압 및 중간 노드 사이에 위치하며, 상기 클럭 신호에 기초하여 전류 통로를 형성하는 제 1 스위치; 상기 중간 노드 및 접지 사이에 위치하며, 상기 중간 노드의 전압에 기초하여 전류 통로를 형성하는 제 2 스위치; 및 상기 클럭 신호를 전달받으며, 상기 중간 노드의 전압에 기초하여 상기 클럭 신호를 상기 제 1 또는 제 2 네트 워크에 제공하기 위한 전송 게이트를 포함한다.
실시 예로서, 상기 제 제 1 스위치는 PMOS 트랜지스터이고, 상기 제 2 스위치는 NMOS 트랜지스터인 것을 특징으로 한다.
실시 예로서, 상기 PMOS 트랜지스터의 게이트에 연결된 제 1 인버터; 상기 중간 노드 및 상기 NMOS 트랜지스터의 게이트 사이에 위치하는 제 2 인버터; 및 상기 제 2 인버터 및 상기 전송 게이트 사이에 위치하는 제 3 인버터를 더 포함한다.
실시 예로서, 상기 클럭 신호가 활성화 상태인 경우에, 상기 PMOS 트랜지스터는 턴 온 되어 상기 중간 노드를 충전하고, 상기 NMOS 트랜지스터는 상기 충전된 중간 노드의 전압에 기초하여 턴 오프 된다.
실시 예로서, 상기 전송 게이트의 일단은 상기 제 2 인버터에 연결되고 상기 전송 게이트의 타단은 상기 제 3 인버터에 연결되며, 상기 전송 게이트는 상기 클럭 신호가 활성화 상태인 경우에 상기 클럭 신호를 출력하기 위한 도전 경로를 형성한다.
실시 예로서, 상기 클럭 신호가 비활성화 상태인 경우에, 상기 PMOS 트랜지스터는 턴 오프 되고 상기 NMOS 트랜지스터는 턴 온 되어 상기 중간 노드를 방전한다.
본 발명의 기술적 사상의 실시 예에 따른 반도체 집적 회로 장치는 적어도 하나의 클럭 소자를 포함하는 제 1 및 제 2 네트워크; 상기 제 1 및 제 2 네트워크 사이에 연결되며, 상기 제 1 및 제 2 네트워크를 전기적으로 연결 또는 차단하는 리던던트 네트워크를 포함하며, 상기 리던던트 네트워크는 프리 본드 테스트가 수행되는 동안 외부로부터 전달받은 클럭 신호에 기초하여, 상기 제 1 및 제 2 네트워크를 전기적으로 연결한다.
실시 예로서, 프리 본드 테스트가 수행되는 동안에, 상기 리던던트 네트워크는 상기 외부로부터 전달받은 클럭 신호를 상기 전기적으로 연결된 제 1 및 제 2 네트워크에 전달한다.
실시 예로서, 상기 리던던트 네트워크는 전원 전압 및 중간 노드 사이에 위치하며, 상기 외부로부터 전달받은 클럭 신호에 기초하여 전류 통로를 형성하는 제 1 스위치; 상기 중간 노드 및 접지 사이에 위치하며, 상기 중간 노드의 전압에 기초하여 전류 통로를 형성하는 제 2 스위치; 및 상기 중간 노드의 전압에 기초하여 상기 외부로부터 전달받은 클럭 신호를 상기 제 1 또는 제 2 네트 워크에 제공하기 위한 도전 경로를 형성하는 전송 게이트를 포함한다.
실시 예로서, 상기 제 제 1 스위치는 PMOS 트랜지스터이고, 상기 제 2 스위치는 NMOS 트랜지스터인 것을 특징으로 한다.
실시 예로서, 상기 PMOS 트랜지스터의 게이트에 연결되며, 상기 외부로부터 전달받은 클럭 신호를 반전하기 위한 제 1 인버터; 상기 중간 노드 및 상기 NMOS 트랜지스터의 게이트 사이에 위치하며, 상기 중간 노드의 전압을 반전하기 위한 제 2 인버터; 및 상기 제 2 인버터 및 상기 전송 게이트 사이에 위치하며, 상기 제 2 인버터의 출력 신호를 반전하기 위한 제 3 인버터를 더 포함한다.
본 발명의 기술적 사상의 실시 예에 의하면, 클럭 소자들은 스위치 장치에 의하여 전기적으로 연결되거나 차단될 수 있다. 따라서, 3차원 반도체 집적 회로 장치가 형성되기 전에 각각의 다이(die)에 대한 정상 동작 여부가 테스트 될 수 있다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 3차원 반도체 집적 회로 장치를 보여주는 블록도이다.
도 2는 본 발명의 기술적 사상의 실시 예에 따른 프리 본드 테스트를 수행하기 위한 리던던트 클럭 네트워크를 설명하기 위한 블록도이다.
도 3은 도 2의 리던던트 클럭 네트워크 구조를 포함하는 3차원 반도체 집적 회로 장치의 포스트 본드 테스트를 설명하기 위한 블록도이다.
도 4는 본 발명의 기술적 사상의 다른 실시 예에 따른 프리 본드 테스트를 수행하기 위한 리던던트 클럭 네트워크를 설명하기 위한 블록도이다.
도 5는 도 4의 셀프 컨트롤 스위치의 구조를 설명하기 위한 회로도이다.
도 6은 활성화된 테스트 클럭 신호가 전달된 경우에 도 5의 셀프 컨트롤 스위치의 동작을 설명하기 위한 타이밍도이다.
도 7은 비활성화된 테스트 클럭 신호가 전달된 경우에 도 5의 셀프 컨트롤 스위치의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 4의 리던던트 클럭 네트워크 구조를 포함하는 3차원 반도체 집적 회로 장치의 포스트 본드 테스트를 설명하기 위한 블록도이다.
도 9a는 입력 신호의 활성화 여부에 따라 선택적으로 도전 경로를 형성하는 스위치를 예시적으로 보여주는 블록도이다.
도 9b는 본 발명의 기술적 사상의 실시 예에 따른 입력 신호의 활성화 여부에 따라 선택적으로 도전 경로를 형성하는 스위치를 보여주는 블록도이다.
도 10a는 입력 신호들 중 활성화된 입력 신호를 선택하는 멀티플렉서를 예시적으로 보여주는 블록도이다.
도 10b는 본 발명의 기술적 사상의 실시 예에 따른 입력 신호들 중 활성화된 입력 신호를 선택하는 멀티플렉서를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 3차원 반도체 집적 회로 장치를 보여주는 블록도이다. 도 1에서는 3차원 반도체 집적 회로의 예로서, 2개의 다이(die)가 적층된 3차원 반도체 집적 회로 장치(10)가 도시되어 있다. 도 1을 참조하면, 3차원 반도체 집적 회로 장치(10)는 제 1 다이(first die, 110) 및 제 2 다이(second die, 120)를 포함한다.
제 1 다이(110)의 상면에는 집적 회로가 형성되어 있다. 간략한 설명을 위하여, 제 1 다이(110)의 상면에는 제 1 및 제 2 서브 네트워크들(111, 112)이 형성되며, 제 1 및 제 2 서브 네트워크들(111, 112)은 전기적으로 서로 분리된다고 가정된다. 또한, 제 1 및 제 2 서브 네트워크들(111, 112)은 각각 복수의 클럭 소자들(CE, Clock Element)을 포함한다고 가정된다.
여기서, 클럭 소자(CE)는 클럭 신호에 응답하여 소정의 동작을 수행하는 소자들을 의미한다. 예를 들어, 클럭 소자(CE)는 메모리 기능을 수행하는 메모리 소자이거나, 논리 회로(logic circuit) 기능을 수행하는 논리 소자일 수 있다. 다른 예로, 클럭 소자(CE)는 클럭 신호에 의하여 구동되며, 3차원 구조를 통하여 고용량화, 집적화, 시스템화될 수 있는 모든 소자들을 포함할 것이다.
제 2 다이(120)의 상면에는 집적 회로가 형성되어 있다. 간략한 설명을 위하여, 제 2 다이(120)의 상면에는 제 3 서브 네트워크(121) 및 제 4 서브 네트워크(122)가 형성된다고 가정된다. 또한, 제 3 및 제 4 서브 네트워크들(121, 122)은 제 1 및 제 2 서브 네트워크들(111, 112)과 마찬가지로 각각 복수의 클럭 소자들(CE, Clock Element)을 포함한다고 가정된다.
계속해서 도 1을 참조하면, 제 2 다이(120)는 제 1 다이(110)의 상부에 수직으로 적층된다. 수직으로 적층된 구조의 제 1 다이(110) 및 제 2 다이(120)는 3차원 반도체 집적 회로 장치(10)를 형성한다. 이 경우, 제 1 다이(110) 및 제 2 다이(120)는 관통 전극(through electrode)를 통하여 연결된다. 예를 들어, 도 1에서는, 제 1 다이(110) 및 제 2 다이(120)는 TSV(Through Silicon Via, 130)를 통하여 연결된다.
한편, 3차원 반도체 집적 회로 장치(10)의 정상 동작 여부를 판단하기 위해서는, 전기적 검사(electric test)가 수행되어야 한다. 이 경우, 전기적 검사는 프리 본드 테스트(pre bond test)와 포스트 본드 테스트(post bond test)로 나뉘어 수행될 수 있다.
여기서, 프리 본드 테스트(pre bond test)는 TSV(130)가 형성되기 전에 수행되는 전기적 검사를 칭한다. 즉, 프리 본드 테스트(pre bond test)는 각각의 다이(die)에 대한 정상 동작 여부를 테스트하는 전기적 검사이다. 포스트 본드 테스트(post bond test)는 TSV(130)가 형성된 후에 수행되는 전기적 검사를 칭한다. 즉, 포스트 본드 테스트(post bond test)는 TSV(130)에 의하여 연결된 다이(die)들의 정상 동작 여부를 테스트하는 전기적 검사이다.
3차원 반도체 집적 회로 장치에서는, 신뢰성을 높이기 위하여 프리 본드 테스트(pre-bond test) 및 포스트 본드 테스트(post bond test)가 모두 수행되는 것이 일반적이다. 예를 들어, 도 1에서는, 제 1 다이(110) 및 제 2 다이(120) 각각에 대한 프리 본드 테스트(pre bond test)가 수행된 후, 제 1 및 제 2 다이(110, 120)가 전기적으로 연결된 3차원 반도체 집적 회로 장치(10)에 대한 포스트 본드 테스트(post bond test)가 수행될 것이다.
그런데, 이 경우, 제 1 다이(110)에 대한 프리 본드 테스트(pre bond test)가 수행되기 위해서는 제 1 다이(110)에 소정의 배선 구조가 형성될 필요가 있다.
자세히 설명하면, 프리 본드 테스트(pre bond test)가 수행되기 위해서는 제 1 서브 네트워크(111)와 제 2 서브 네트워크(112)에 클럭 신호가 인가되어야 한다. 그런데, 제 1 다이(110)의 제 1 서브 네트워크(111)와 제 2 서브 네트워크(112)는 전기적으로 분리되어 있다. 또한, 제 1 다이(110)에는 제 1 서브 네트워크(111)와 제 2 서브 네트워크(112)에 클럭 신호를 인가하기 위한 배선 구조가 형성되어 있지 않다. 따라서, 제 1 다이(110)에 대한 프리 본드 테스트(pre bond test)가 수행되기 위해서는 제 1 다이(110)에 소정의 배선 구조가 형성될 필요가 있다.
이를 위하여, 본 발명의 기술적 사상의 실시 예에 따른 실시 예에 있어서, 제 1 다이(110)에는 프리 본드 테스트(pre bond test)가 수행되기 위한 리던던트 클럭 네트워크(redundant clock network)가 형성된다. 이는 이하의 도 2 내지 도 8에서 좀더 상세하게 설명될 것이다.
한편, 도 1에서는 각각의 TSV(130)가 제 1 다이(110)와 제 2 다이(120) 사이에 커플링(coupling) 되어 있는 것으로 도시되어 있다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 제 2 다이(120)와 TSV(130) 사이에는 TSV 버퍼(Through Silicon Via buffer)가 위치할 수 있다.
여기서, TSV 버퍼는 TSV의 연결 전 후의 클럭 특성을 유지하기 위하여 사용된다. 예를 들어, TSV 버퍼는 프리 본드 테스트(pre bond test)가 수행되는 동안에 인가되는 클럭 신호(CLK)와 포스트 본드 테스트(post bond test)가 수행되는 동안에 인가되는 클럭 신호(CLK)가 동일한 스큐(skew)를 갖도록 한다.
한편, 도 1에서는 각각의 다이(die)는 2 개의 서브 네트워크(sub network)를 가지며, 각각의 서브 네트워크(sub network)는 2 개의 클럭 소자들(CE)을 갖는 것으로 도시되어 있다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 각각의 다이(die)는 적어도 하나의 서브 네트워크(sub network)를 포함할 수 있다. 또한, 각각의 서브 네트워크(sub network)는 적어도 하나의 클럭 소자(CE)를 포함할 수 있다. 이 경우, 각각의 클럭 소자들(CE)은 H 트리 구조, X 트리 구조 등과 같은 다양한 트리 구조(tree structure)를 형성할 수 있을 것이다.
도 2는 본 발명의 기술적 사상의 실시 예에 따른 프리 본드 테스트(pre bond test)를 수행하기 위한 리던던트 클럭 네트워크를 설명하기 위한 블록도이다. 간략한 설명을 위하여, 도 2의 제 1 다이(210)에는 두 개의 서브 네트워크(sub network)가 형성된다고 가정된다.
도 2를 참조하면, 제 1 다이(210)에는 제 1 및 제 2 서브 네트워크들(211, 212), 그리고 리던던트 클럭 네트워크(redundant clock network, 213)가 형성된다.
리던던트 클럭 네트워크(213)는 제 1 및 제 2 스위치들(SW1, SW2)(214, 215)을 포함한다. 또한, 리던던트 클럭 네트워크(213)는 제어 신호(CTRL)를 인가하기 위한 배선 구조 및 테스트 클럭 신호(TCLK)를 인가하기 위한 배선 구조를 포함한다. 리던던트 클럭 네트워크(213)는 제 1 서브 네트워크(211)와 제 2 서브 네트워크(212)를 전기적으로 연결하거나 차단한다.
프리 본드 테스트(pre bond test)가 수행되는 경우, 리던던트 클럭 네트워크(213)는 제 1 및 제 2 서브 네트워크들(211, 212)을 전기적으로 연결한다. 리던던트 클럭 네트워크(213)은 전기적으로 연결된 제 1 및 제 2 서브 네트워크들(211, 212)에 테스트 클럭 신호(TCLK)를 전달한다. 이 경우, 예를 들어, 테스트 클럭 신호(TCLK)는 외부에서 인가되는 클럭 신호일 것이다.
자세히 설명하면, 프리 본드 테스트(pre bond test)가 수행되는 경우, 제 1 및 제 2 스위치들(214, 215)은 제어 신호(CTRL)에 응답하여 턴 온 된다. 따라서, 이 경우, 제 1 서브 네트워크(211) 및 제 2 서브 네트워크(212)는 전기적으로 연결된다. 또한, 테스트 클럭 신호(TCLK)는 제 1 및 제 2 스위치들(214, 215)을 통하여 제 1 및 제 2 서브 네트워크들(211, 212)에 전달된다. 따라서, 제 1 및 제 2 서브 네트워크들(211, 212)의 클럭 소자들의 정상 동작 여부가 테스트될 수 있다.
한편, 프리 본드 테스트(pre bond test)가 수행된 이후, 리던던트 클럭 네트워크(213)는 제 1 서브 네트워크(211)와 제 2 서브 네트워크(212)의 연결을 차단한다. 또한, 만약 테스트 클럭 신호(TCLK)가 외부로부터 계속해서 인가된다면, 리던던트 클럭 네트워크(213)는 테스트 클럭 신호(TCLK)의 전달을 차단한다.
자세히 설명하면, 프리 본드 테스트(pre bond test)가 수행된 이후, 제 1 및 제 2 스위치들(214, 215)은 제어 신호(CTRL)에 응답하여 턴 오프 된다. 이 경우, 제 1 및 제 2 서브 네트워크들(211, 212)는 제 1 및 제 2 스위치들(214, 215)에 의하여 전기적으로 서로 분리된다. 또한, 이 경우, 테스트 클럭 신호(TCLK)의 제 1 및 제 2 서브 네트워크들(211, 212)로의 전달은 제 1 및 제 2 스위치들(214, 215)에 의하여 차단된다.
한편, 프리 본드 테스트(pre bond test) 결과 제 1 다이(first die)가 정상으로 판별되는 경우, 제 2 다이(second die)가 제 1 다이(first die)에 적층될 것이다. 이 경우, 제 1 다이(first die) 및 제 2 다이(second die)는 TSV(Through Silicon Via)에 의하여 연결될 것이다. 이 후, 적층 구조에서의 클럭 소자들의 정상 동작 여부를 판단하기 위한, 포스트 본드 테스트(post bond test)가 수행될 것이다. 이는 이하의 도 3에서 좀더 자세히 설명될 것이다.
도 3은 도 2의 리던던트 클럭 네트워크 구조를 포함하는 3차원 반도체 집적 회로 장치의 포스트 본드 테스트를 설명하기 위한 블록도이다. 간략한 설명을 위하여, 도 3의 제 1 다이(210)는 도 2의 제 1 다이(210)와 유사한 구조를 갖는다고 가정된다. 또한, 도 3의 제 2 다이(220)는 도 1의 제 1 다이(120)와 유사한 구조를 갖는다고 가정된다.
도 3을 참조하면, 3차원 반도체 집적 회로 장치(20)는 제 1 다이(210) 및 제 2 다이(220)를 포함한다. 제 2 다이(220)는 제 1 다이(210)의 상부에 적층되어, 3차원 반도체 집적 회로 장치를 형성한다. 이 경우, 제 1 다이(210) 및 제 2 다이(220)는 TSV(230)를 통하여 연결된다.
포스트 본드 테스트(post bond test)가 수행되는 경우, 클럭 신호(CLK)가 제 2 다이(220)의 제 1 서브 네트워크(221) 및 제 2 서브 네트워크(222)에 전달된다. 따라서, 제 2 다이(220)의 클럭 소자들의 정상 동작 여부가 판단된다.
또한, 포스트 본드 테스트(post bond test)가 수행되는 경우, 클럭 신호(CLK)는 TSV(230)를 통하여 제 1 다이(210)에 전달된다. 이 경우, 제 1 및 제 2 스위치들(214, 215)는 턴 오프 되어 있다. 즉, 제 1 서브 네트워크(211)와 제 2 서브 네트워크(212)는 제 1 및 제 2 스위치들(214, 215)에 의하여 전기적으로 분리되어 있다. 따라서, 클럭 신호(CLK)는 전기적으로 분리된 제 1 다이(210)의 제 1 서브 네트워크(211) 및 제 2 서브 네트워크(212)에 각각 전달된다. 따라서, 제 1 다이(210)의 클럭 소자들의 정상 동작 여부가 판단된다. 결론적으로, 3차원 반도체 집적 회로 장치(20)의 정상 동작 여부가 판단될 수 있다.
한편, 도 2 및 도 3을 참조하면, 리던던트 네트 워크 구조(213)의 제어 신호(CTRL)를 인가하기 위한 배선 구조는 프리 본드 테스트(pre bond test)와 포스트 본드 테스트(post bond test)를 구분하기 위해 사용된다.
즉, 제어 신호(CTRL)를 인가하기 위한 배선 구조는 프리 본드 테스트(pre bond test)에서 제 1 및 제 2 스위치들(214, 215)을 턴 온 시키기 위하여 사용된다. 제어 신호(CTRL)를 인가하기 위한 배선 구조는 프리 본드 테스트(pre bond test) 이후에는 제 1 및 제 2 스위치들(214, 215)을 턴 오프 시키기 위하여 사용된다. 이하의 도 4 내지 도 8에서는 제어 신호(CTRL)를 인가하기 위한 배선 구조를 포함하지 않는 리던던트 네트워크 구조가 자세히 설명될 것이다.
한편, 도 3에서는 각각의 TSV(230)가 제 1 다이(210)와 제 2 다이(220) 사이에 커플링(coupling) 되어 있는 것으로 도시되어 있다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 제 2 다이(220)와 TSV(230) 사이에는 도 1과 마찬가지로 TSV 버퍼(Through Silicon Via buffer)가 위치할 수 있다.
도 4는 본 발명의 기술적 사상의 다른 실시 예에 따른 프리 본드 테스트(pre bond test)를 수행하기 위한 리던던트 클럭 네트워크를 설명하기 위한 블록도이다. 간략한 설명을 위하여, 도 4의 제 1 다이(310)에는 도 1의 제 1 다이(110)와 유사한 서브 네트워크 구조가 형성된다고 가정된다.
도 4를 참조하면, 제 1 다이(310)에는 제 1 및 제 2 서브 네트워크들(311, 312), 그리고 리던던트 클럭 네트워크(redundant clock network, 313)가 형성된다.
리던던트 클럭 네트워크(313)는 제 1 및 제 2 셀프 컨트롤 스위치들(Self Controlled SWitch, SCSW)(314, 315)을 포함한다. 또한, 리던던트 클럭 네트워크(313)는 테스트 클럭 신호(TCLK)를 인가하기 위한 배선 구조 및 제 1 서브 네트워크(311)와 제 2 서브 네트워크(312)를 연결하기 위한 배선 구조를 포함한다.
도 4의 리던던트 클럭 네트워크(313)는 도 2의 리던던트 클럭 네트워크(213)와 달리 제어 신호(CTRL)를 인가하기 위한 배선 구조를 포함하지 않는다. 즉, 도 4의 리던던트 클럭 네트워크(313)는 제어 신호(CTRL)없이 동작할 수 있다.
예를 들어, 프리 본드 테스트(pre bond test)가 수행되는 경우, 리던던트 클럭 네트워크(313)는 활성화된 테스트 클럭 신호(TCLK)를 전달받는다. 이 경우, 제 1 및 제 2 셀프 컨트롤 스위치들(SCSW1, SCSW2)(314, 315)은 제어 신호(CTRL) 없이 자동적으로(automatically) 턴 온 된다. 따라서, 제 1 및 제 2 서브 네트워크들(311, 312)는 제 1 및 제 2 셀프 컨트롤 스위치들(314, 315)에 의하여 전기적으로 연결한다.
다른 예로, 프리 본드 테스트(pre bond test)가 수행된 이후, 리던던트 클럭 네트워크(213)는 비활성화된 테스트 클럭 신호(TCLK)를 인가받는다. 이 경우, 제 1 및 제 2 셀프 컨트롤 스위치들(SCSW1, SCSW2)(314, 315)은 제어 신호(CTRL) 없이 자동적으로(automatically) 턴 오프 된다. 따라서, 제 1 및 제 2 서브 네트워크들(311, 312)은 제 1 및 제 2 셀프 컨트롤 스위치들(314, 315)에 의하여 전기적으로 분리한다.
상술한 바와 같이, 도 4의 리던던트 클럭 네트워크(313)는 도 2의 리던던트 클럭 네트워크(213)와 달리 제어 신호(CTRL)를 인가하기 위한 배선 구조를 포함하지 않는다. 이하의 도 5에서는 도 4의 리던던트 클럭 네트워크(313)의 셀프 컨트롤 스위치(Self Controlled SWitch, SCSW)가 좀더 자세히 설명될 것이다.
도 5는 도 4의 셀프 컨트롤 스위치의 구조를 설명하기 위한 회로도이다. 간략한 설명을 위하여, 도 5에서는 제 1 셀프 컨트롤 스위치(SCSW, 314)가 도시되어 있다. 도 5를 참조하면, 제 1 셀프 컨트롤 스위치(314)는 PMOS 트랜지스터(MP), NMOS 트랜지스터(MN), 전송 게이트(TG), 그리고 복수의 인버터들(U1-U3)을 포함한다.
제 1 셀프 컨트롤 스위치(314)는 테스트 클럭 신호(TCLK)를 전달받는다. 테스트 클럭 신호(TCLK)는 제 1 인버터(U1)에 전달된다. 제 1 인버터(U1)는 전달받은 테스트 클럭 신호(TCLK)를 반전시킨다. 반전된 테스트 클럭 신호는 PMOS 트랜지스터(MP)의 게이트에 전달된다.
PMOS 트랜지스터(MP)는 반전된 테스트 클럭 신호에 응답하여 전류 통로를 형성한다. 예를 들어, 반전된 테스트 클럭 신호가 논리 로우(low)인 경우에, PMOS 트랜지스터(MP)는 턴 온 될 것이다. 이 경우, 전원 전압(Vcc)은 PMOS 트랜지스터를 통하여 제 1 노드(node 1)에 전달될 것이다. 예를 들어, 전원 전압(Vcc)에 의한 전하가 제 1 노드(node 1)에 존재하는 기생 커패시터(parastic capacitor)에 충전될 것이다. 예를 들어, 제 1 노드(node 1)의 전압은 프리 전송 게이트 신호(PTG)라 칭해질 수 있다. 한편, 반전된 테스트 클럭 신호가 논리 하이(high)인 경우에, PMOS 트랜지스터(MP)는 턴 오프 될 것이다.
제 2 인버터(U2)는 제 1 노드(node 1) 및 제 2 노드(node 2) 사이에 위치한다. 제 2 인버터(U2)는 제 1 노드(node 1)의 전압을 반전시켜 제 2 노드(node 2)에 전달한다. 제 2 노드(node 2)에 전달된 전압은 NMOS 트랜지스터(MN)의 게이트에 전달된다. 예를 들어, 제 2 노드(node 2)의 전압은 p 전송 게이트 신호(TG_p)라 칭해질 수 있다.
NMOS 트랜지스터(MN)는 제 2 노드(node 2)의 전압에 응답하여 전류 통로를 형성한다. 예를 들어, 제 2 노드(node 2)의 전압이 논리 하이(high)인 경우에, NMOS 트랜지스터(MN)는 턴 온 될 것이다. 이 경우, 제 1 노드(node 1)의 전압은 그라운드(ground)를 통하여 방전될 것이다. 한편, 제 2 노드(node 2)의 전압이 논리 로우(low)인 경우에, NMOS 트랜지스터(MN)는 턴 오프 될 것이다.
제 3 인버터(U3)는 제 2 인버터(U2) 및 전송 게이트(TG) 사이에 위치한다. 제 3 인버터(U3)는 제 2 노드(node 2)의 전압을 반전시킨다. 제 3 인버터(U3)에 의하여 반전된 제 2 노드(node)의 전압은 n 전송 게이트 신호(TG_n)라 칭해질 수 있다.
전송 게이트(TG)는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된다. 전송 게이트(TG)의 PMOS 트랜지스터의 게이트는 p 전송 게이트 신호(TG_p)를 전달받는다. 전송 게이트(TG)의 NMOS 트랜지스터의 게이트는 n 전송 게이트 신호(TG_n)를 전달받는다. 전송 게이트(TG)는 p 전송 게이트 신호(TG_p) 및 n 전송 게이트 신호(TG_n)에 응답하여 전류 통로를 형성한다.
예를 들어, p 전송 게이트 신호(TG_p)가 논리 로우(low)이고 n 전송 게이트 신호(TG_n)가 논리 하이(high)인 경우에, 전송 게이트(TG)는 턴 온 된다. 즉, 도 4를 참조하면, 테스트 클럭 신호(TCLK)를 제공하기 위한 배선 구조와 제 1 서브 네트워크(311) 사이에 도전 경로가 형성된다. 따라서, 전송 게이트(TG)는 테스트 클럭 신호(TCLK)를 전달받고, 테스트 출력 클럭 신호(TCLK')를 제 1 서브 네트워크(311)에 전달한다.
다른 예로, p 전송 게이트 신호(TG_p)가 논리 하이(high)이고 n 전송 게이트 신호(TG_n)가 논리 로우(low)인 경우에, 전송 게이트(TG)는 턴 오프 된다. 따라서, 도 4를 참조하면, 테스트 클럭 신호(TCLK)를 제공하기 위한 배선 구조와 제 1 서브 네트워크(311)는 전기적으로 분리된다.
상술한 바와 같이, 제 1 셀프 컨트롤 스위치(314)는 p 전송 게이트 신호(TG_p) 및 n 전송 게이트 신호(TG_n)에 응답하여 도전 경로를 형성한다. 또한, 제 2 셀프 컨트롤 스위치(315)는 제 1 셀프 컨트롤 스위치(314)와 같은 구성을 갖는다. 따라서, 제 2 셀프 컨트롤 스위치(315)도 p 전송 게이트 신호(TG_p) 및 n 전송 게이트 신호(TG_n)에 응답하여 도전 경로를 형성할 것이다.
이 경우, p 전송 게이트 신호(TG_p) 및 n 전송 게이트 신호(TG_n)의 논리 레벨은 테스트 클럭 신호(TCLK)에 의하여 자동적으로 결정될 것이다. 예를 들어, 테스트 클럭 신호(TCLK)가 활성화된 경우, p 전송 게이트 신호(TG_p) 및 n 전송 게이트 신호(TG_n)는 각각 논리 로우(low) 및 논리 하이(high)를 가질 것이다. 따라서, 전송 게이트(TG)는 턴 온 되어, 제 1 서브 네트워크(311)와 제 2 서브 네트워크(312)는 전기적으로 연결될 것이다. 이는 이하의 도 6에서 좀더 자세히 설명될 것이다.
다른 예로, 테스트 클럭 신호(TCLK)가 비활성화된 경우, p 전송 게이트 신호(TG_p) 및 n 전송 게이트 신호(TG_n)는 각각 논리 하이(high) 및 논리 로우(low)를 가질 것이다. 따라서, 전송 게이트(TG)는 턴 오프 되어, 제 1 서브 네트워크(311)와 제 2 서브 네트워크(312)는 전기적으로 분리될 것이다. 이는 이하의 도 7에서 좀더 자세히 설명될 것이다.
도 6은 테스트 클럭 신호(TCLK)가 활성화된 경우에 도 5의 셀프 컨트롤 스위치의 동작을 설명하기 위한 타이밍도이다.
초기 상태에서, 테스트 클럭 신호(TCLK)와 프리 전송 게이트 신호(PTG)는 논리 로우(low)인 것으로 가정된다. 논리 로우(low)인 프리 전송 게이트 신호(PTG)는 제 2 인버터(U2)에 의하여 반전된다. 따라서, p 전송 게이트 신호(TG_p)는 논리 하이(high)를 갖는다. 또한, p 전송 게이트 신호(TG_n)는 제 3 인버터(U3)에 의하여 반전된다. 따라서, n 전송 게이트 신호(TG_n)는 논리 로우(low)를 갖는다.
따라서, 초기 상태에서, p 전송 게이트 신호(TG_p) 및 n 전송 게이트 신호(TG_n)는 각각 논리 하이(high)와 논리 로우(low)이므로, 전송 게이트(TG)는 턴 오프 상태이다.
제 1 시간(t1)에서, 테스트 클럭 신호(TCLK)가 논리 로우(low)에서 논리 하이(high)로 천이된다. 논리 하이(high)로 천이된 테스트 클럭 신호는 제 1 인버터(U1)에 의하여 반전된다. 즉, 제 1 인버터(U1)는 논리 로우(low)의 신호를 출력한다. PMOS 트랜지스터(MP)의 게이트에는 제 1 인버터(U1)에 의한 논리 로우(low) 신호가 인가된다. 따라서, PMOS 트랜지스터(MP)는 턴 온 된다.
이 경우, 전원 전압(Vcc)은 턴 온 된 PMOS 트랜지스터(MP)를 통하여 제 1 노드(node 1)에 제공된다. 즉, 제 1 노드(node 1)는 전원 전압(Vcc)에 의하여 충전된다. 따라서, 제 1 노드(node 1) 전압인 프리 전송 게이트 신호(PTG)는 논리 로우(low)에서 논리 하이(high)로 천이된다.
한편, 논리 하이(high)로 천이된 프리 전송 게이트 신호(PTG)는 제 2 인버터(U2)에 의하여 반전된다. 즉, 제 2 인버터(U2)는 논리 로우(low)의 신호를 출력한다. 따라서, 제 2 노드(node 2) 전압인 p 전송 게이트 신호(TG_p)가 논리 하이(high)에서 논리 로우(low)로 천이된다. NMOS 트랜지스터(MN)의 게이트에는 논리 로우(low)로 천이된 p 전송 게이트 신호(TG_p)가 인가된다. 따라서, NMOS 트랜지스터(MN)는 턴 오프 된다. 결국, 제 1 노드(node 1)의 전압인 프리 전송 게이트 신호(PTG)는 논리 하이(high) 상태를 계속 유지한다.
한편 논리 로우(low)로 천이된 p 전송 게이트 신호(TG_p)는 제 3 인버터(U3)에 의하여 반전된다. 즉, 제 3 인버터(U3)는 논리 하이(high)의 신호를 출력한다. 따라서, 제 3 인버터(U3)의 출력 신호인 n 전송 게이트 신호(TG_n)는 논리 로우(low)에서 논리 하이(high)로 천이된다.
p 전송 게이트 신호(TG_p)가 논리 로우(low)이고 n 전송 게이트 신호(TG_n)가 논리 하이(high)이므로, 전송 게이트(TG)는 턴 온 된다. 따라서, 테스트 클럭 신호(TCLK)는 전송 게이트(TG)를 통하여 출력된다. 이 경우, 전송 게이트(TG)에 제공된 테스트 클럭 신호(TCLK)와 전송 게이트(TG)에 의하여 출력된 테스트 클럭 신호(TCLK')는 소정의 지연 시간을 제외하고 유사한 파형을 갖는다.
제 2 시간(t2)에서, 테스트 클럭 신호(TCLK)가 논리 하이(high)에서 논리 로우(low)로 천이된다. 논리 로우(low)로 천이된 테스트 클럭 신호는 제 1 인버터(U1)에 의하여 반전된다. 즉, 제 1 인버터(U1)는 논리 하이(high)의 신호를 출력한다. PMOS 트랜지스터(MP)의 게이트에는 제 1 인버터(U1)에 의한 논리 하이(high) 신호가 인가된다. 따라서, PMOS 트랜지스터(MP)는 턴 오프 된다.
이 경우, 제 1 노드(node 1)는 턴 오프된 PMOS 트랜지스터(MP)와 턴 오프된 NMOS 트랜지스터(MN)에 의하여 플로팅(floating)된다. 테스트 클럭 신호(TCLK)의 주기가 충분히 짧은 경우에, 누설 전류(leakage current)에 의한 제 1 노드(node 1) 전압의 방전은 무시될 수 있다. 이 경우, 제 1 노드(node 1) 전압인 프리 전송 게이트 신호(PTG)는 논리 하이(high)를 유지한다. 따라서, p 전송 게이트 신호(TG_p)가 논리 로우(low) 상태를 유지하고, n 전송 게이트 신호(TG_n)가 논리 하이(high) 상태를 유지한다. 결국, 전송 게이트(TG)는 계속해서 턴 온 상태를 유지한다.
상술한 바와 같이, 활성화된 테스트 클럭 신호(TCLK)가 제공되는 경우에, 전송 게이트(TG)는 턴 온 된다. 또한, 활성화된 테스트 클럭 신호(TCLK)의 주기가 제 1 노드(node 1)의 누설 전류를 무시할 수 있을 정도로 충분히 짧은 경우에, 전송 게이트(TG)는 턴 온 상태를 유지한다.
따라서, 도 5의 제 1 셀프 컨트롤 스위치(314)는 활성화된 테스트 클럭 신호(TCLK)를 제공받는 경우에, 자동으로 턴 온 되어 도전 경로를 형성한다. 즉, 제 1 셀프 컨트롤 스위치(314)는 외부로부터 활성화된 테스트 클럭 신호(TCLK)를 제공받고, 활성화된 테스트 클럭 신호(TCLK')를 제 1 서브 네트워크(311, 도 4 참조)에 제공한다.
마찬가지로, 제 2 셀프 컨트롤 스위치(315)는 외부로부터 활성화된 테스트 클럭 신호(TCLK)를 제공받고, 활성화된 테스트 클럭 신호(TCLK')를 제 2 서브 네트워크(312, 도 4 참조)에 제공한다.
결국, 예를 들어, 프리 본드 테스트(pre bond test)가 수행되는 경우에, 제 1 셀프 컨트롤 스위치(314) 및 제 2 셀프 컨트롤 스위치(315)는 활성화된 테스트 클럭 신호(TCLK)를 제 1 서브 네트워크(311) 및 제 2 서브 네트워크(312)에 전달할 수 있다.
도 7은 테스트 클럭 신호(TCLK)가 비활성화된 경우에 도 5의 셀프 컨트롤 스위치의 동작을 설명하기 위한 타이밍도이다.
초기 상태에서, 테스트 클럭 신호(TCLK)와 프리 전송 게이트 신호(PTG)는 논리 하이(high)인 것으로 가정된다. 활성화된 테스트 클럭 신호(TCLK)가 제공되어, 전송 게이트(TG)가 계속해서 턴 온 상태를 유지한다고 가정된다. 이 경우, 제 1 노드 전압(node 1)인 프리 전송 게이트 신호(PTG)는 논리 하이(high) 상태를 가질 것이다. 또한, p 전송 게이트 신호(TG_p)와 n 전송 게이트 신호(TG_n)는 각각 논리 로우(low)와 논리 하이(high) 상태를 가질 것이다.
제 1 시간(t1)에서, 테스트 클럭 신호(TCLK)가 논리 하이(high)에서 논리 로우(low)로 천이된다. 논리 로우(low)로 천이된 테스트 클럭 신호는 제 1 인버터(U1)에 의하여 반전된다. 즉, 제 1 인버터(U1)는 논리 하이(high)의 신호를 출력한다. PMOS 트랜지스터(MP)의 게이트에는 제 1 인버터(U1)에 의한 논리 하이(high) 신호가 인가된다. 따라서, PMOS 트랜지스터(MP)는 턴 오프 된다.
이 경우, 제 1 노드(node 1)는 턴 오프된 PMOS 트랜지스터(MP)와 턴 오프된 NMOS 트랜지스터(MN)에 의하여 플로팅(floating)된다. 태스트 클럭 신호(TCLK)는 계속해서 비활성화 상태이기 때문에, 제 1 노드(node 1)의 전압은 누설 전류(leakage current)에 의하여 천천히 방전될 것이다. 따라서, 제 1 노드(node 1)의 전압인 프리 전송 게이트 신호(PTG)는 천천히 논리 하이(high)에서 논리 로우(low)로 천이될 것이다. 프리 전송 게이트 신호(PTG)의 전압 레벨이 일정 레벨 이하로 낮아지면, NMOS 트랜지스터(MN)는 턴 온 될 것이다.
예를 들어, 제 2 시간(t2)에서, NMOS 트랜지스터(MN)가 턴 온 되는 경우, 제 1 노드(node 1) 전압인 프리 전송 게이트 신호(PTG)는 그라운드(ground)를 통하여 방전될 것이다. 따라서, 프리 전송 게이트 신호(PTG)는 논리 로우(low)로 빠르게 천이될 것이다.
한편, 프리 전송 게이트 신호(PTG)의 전압 레벨이 일정 레벨 이하로 낮아지면, p 전송 게이트 신호(TG_p)는 논리 로우(low)에서 논리 하이(high)로 천이될 것이다. 또한, n 전송 게이트 신호(TG_n)는 논리 하이(high)에서 논리 로우(low)로 천이될 것이다. 따라서, 전송 게이트(TG)는 턴 오프 될 것이다.
또한, 테스트 클럭 신호(TCLK)가 계속해서 논리 로우(low)이기 때문에, p 전송 게이트 신호(TG_p) 및 n 전송 게이트 신호(TG_n)는 각각 논리 하이(high)와 논리 로우(low)를 유지할 것이다. 따라서, 전송 게이트(TG)는 턴 오프 상태를 유지할 것이다.
한편, 전송 게이트(TG)가 턴 오프 되는 동안 소요되는 시간은 턴 오프 타임(turn off time)이라고 칭해질 수 있다. 예를 들어, 도 7을 참조하면, 제 1 시간(t1)에서 제 2 시간(t2) 사이의 시간은 턴 오프 타임(turn off time)이라고 칭해질 수 있다. 턴 오프 타임(turn off time)은 PMOS 트랜지스터(MP)와 NMOS 트랜지스터(MN)의 크기를 조절하여 조정될 수 있다. 예를 들어, NMOS 트랜지스터의 크기가 PMOS 트랜지스터의 크기보다 큰 경우에 턴 오프 타임(turn off time)은 줄어들 수 있을 것이다.
상술한 바와 같이, 비활성화된 테스트 클럭 신호(TCLK)가 계속해서 제공되는 경우에, 전송 게이트(TG)는 일정 시간이 지나면 자동으로 턴 오프 된다. 또한, 테스트 클럭 신호(TCLK)가 계속해서 비활성화 상태인 경우에, 전송 게이트(TG)는 턴 오프 상태를 유지한다.
따라서, 도 5의 제 1 셀프 컨트롤 스위치(314)는 비활성화된 테스트 클럭 신호(TCLK)를 제공받는 경우에, 일정 시간이 지나면 자동으로 턴 오프 된다. 마찬가지로, 도 5의 셀프 컨트롤 스위치(314)는 비활성화된 테스트 클럭 신호(TCLK)를 제공받는 경우에, 일정 시간이 지나면 자동으로 턴 오프 된다.
따라서, 도 5의 제 1 및 제 2 셀프 컨트롤 스위치들(314, 315)은 테스트 클럭 신호(TCLK)가 비활성화되는 경우에, 제 1 서브 네트워크(311)와 제 2 서브 네트워크(312)를 전기적으로 분리한다. 결국, 예를 들어, 포스트 본드 테스트(pre bond test)가 수행되는 경우에, 제 1 셀프 컨트롤 스위치(314) 및 제 2 셀프 컨트롤 스위치(315)는 제 1 서브 네트워크(311) 및 제 2 서브 네트워크(312)의 연결을 자동으로 차단할 수 있다.
도 8은 도 4의 리던던트 클럭 네트워크 구조를 포함하는 3차원 반도체 집적 회로 장치의 포스트 본드 테스트를 설명하기 위한 블록도이다. 간략한 설명을 위하여, 도 8의 제 1 다이(310)는 도 4의 제 1 다이(310)와 유사한 구조를 갖는다고 가정된다. 또한, 도 8의 제 2 다이(320)는 도 1의 제 1 다이(120)와 유사한 구조를 갖는다고 가정된다.
포스트 본드 테스트(post bond test)가 수행되는 경우, 클럭 신호(CLK)가 제 2 다이(320)의 제 1 서브 네트워크(321) 및 제 2 서브 네트워크(322)에 전달된다. 따라서, 제 2 다이(320)의 클럭 소자들의 정상 동작 여부가 판단된다. 또한, 포스트 본드 테스트(post bond test)가 수행되는 경우, 클럭 신호(CLK)는 TSV(330)를 통하여 제 1 다이(310)에 전달된다.
한편, 포스트 본드 테스트(post bond test)가 수행되는 경우, 제 1 및 제 셀프 컨트롤 2 스위치(314, 315)는 턴 오프 상태를 유지한다. 예를 들어, 외부로부터 제공되는 테스트 클럭 신호(TCLK)가 비활성화 상태이면, 제 1 및 제 셀프 컨트롤 2 스위치(314, 315)는 턴 오프 상태를 유지할 것이다. 다른 예로, 외부로부터 비활성화 상태인 테스트 클럭 신호(TCLK)가 턴 오프 타인(turn off time) 이상의 시간 동안 제공되고 나서 제거된 경우에도, 제 1 및 제 셀프 컨트롤 2 스위치(314, 315)은 턴 오프 상태를 유지할 것이다.
따라서, 제 1 서브 네트워크(311)와 제 2 서브 네트워크(312)는 제 1 및 제 2 셀프 컨트롤 스위치들(314, 315)에 의하여 전기적으로 분리된다. 이 경우, 클럭 신호(CLK)는 전기적으로 분리된 제 1 다이(310)의 제 1 서브 네트워크(311) 및 제 2 서브 네트워크(312)에 각각 전달된다. 결론적으로, 3차원 반도체 집적 회로 장치(30)의 정상 동작 여부가 판단될 수 있다.
상술한 바와 같이, 본 발명의 기술적 사상의 실시 예에 따른 셀프 컨트롤 스위치(SCSW)는 3차원 반도체 집적 회로 장치의 프리 본드 테스트(pre bond test)를 위하여 사용될 수 있다. 다시 말하면, 셀프 컨트롤 스위치(SCSW)는 프리 본드 테스트(pre bond test)를 수행하기 위한 리던던트 네트워크(redundant network)로 사용될 수 있다. 다만, 이는 예시적인 것으로 이해되어야 할 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다.
즉, 본 발명의 기술적 사상의 실시 예에 따른 셀프 컨트롤 스위치(SCSW)는 3차원 반도체 집적 회로 장치뿐만 아니라, 다양하게 응용되어 사용될 수 있을 것이다. 예를 들어, 본 발명의 기술적 사상의 실시 예에 따른 셀프 컨트롤 스위치(SCSW)는 입력 신호의 활성화 여부에 따라 선택적으로 도전 경로를 형성하는 스위치를 대체할 수 있을 것이다. 이는 이하의 도 9a 및 도 9b에서 좀더 자세히 설명될 것이다.
다른 예로, 본 발명의 기술적 사상의 실시 예에 따른 셀프 컨트롤 스위치(SCSW)는 입력 신호들 중에서 활성화된 입력 신호를 선택하는 멀티 플랙서(Multiplexer)에 사용될 수 있을 것이다. 이는 이하의 도 10a 및 도 10b에서 좀더 자세히 설명될 것이다.
도 9a는 입력 신호의 활성화 여부에 따라 선택적으로 도전 경로를 형성하는 스위치를 예시적으로 보여주는 블록도이다. 도 9a를 참조하면, 스위치(SW)는 제어 신호(CTRL)에 응답하여 도전 경로를 형성한다고 가정된다.
예를 들어, 입력 신호(IN)가 활성화된 경우에 스위치(SW)는 제어 신호(CTRL)에 응답하여 턴 온 된다고 가정된다. 즉, 입력 신호(IN)가 활성화된 경우에, 스위치(SW)는 입력 신호(IN)의 도전 라인과 출력 신호(OUT)의 도전 라인을 전기적으로 연결한다고 가정된다. 또한, 입력 신호(IN)가 비활성화된 경우에 스위치(SW)는 제어 신호(CTRL)에 응답하여 턴 오프 된다고 가정된다. 즉, 입력 신호(IN)가 비활성화된 경우에, 스위치(SW)는 입력 신호(IN)의 도전 라인과 출력 신호(OUT)의 도전 라인을 전기적으로 분리한다고 가정된다.
이 경우, 도 9a의 스위치(SW)는 본 발명의 기술적 사상의 실시 예에 따른 셀프 컨트롤 스위치(SCSW)로 대체될 수 있다. 예를 들어, 도 9a의 스위치는 도 9b에 도시된 셀프 컨트롤 스위치(SCSW)로 대체될 수 있을 것이다. 예를 들어, 도 9b의 셀프 컨트롤 스위치(SCSW)는 도 5에 도시된 제 1 셀프 컨트롤 스위치(314)와 동일한 구조를 가질 것이다.
도 9b의 셀프 컨트롤 스위치(SCSW)는 도 9a의 스위치(SW)와 달리, 제어 신호(CTRL)를 발생하기 위한 회로 및 제어 신호(CTRL)를 전달하기 위한 배선 구조를 필요로 하지 않는다. 따라서, 도 9a의 스위치(SW)를 도 9b의 셀프 컨트롤 스위치(SCSW)로 대체함으로써, 스위치가 형성되는 회로 기판 등의 집적도가 향상될 수 있을 것이다.
도 10a는 입력 신호들 중 활성화된 입력 신호를 선택하는 멀티플렉서를 예시적으로 보여주는 블록도이다. 도 10a를 참조하면, 멀티플렉서(MUX)는 선택 신호(SLT)에 응답하여, 제 1 및 제 2 입력 신호(IN1, IN2) 중 활성화된 입력 신호를 선택한다고 가정된다.
이 경우, 도 10a의 멀티플렉서(MUX)는 본 발명의 기술적 사상의 실시 예에 다른 셀프 컨트롤 스위치(SCSW)를 사용하여 구현될 수 있다. 예를 들어, 도 10a의 멀티플레서는 도 10b에 도시된 셀프 컨트롤 스위치(SCSW)를 포함하는 멀티플렉서로 구현될 수 있다.
예를 들어, 도 10b를 참조하면, 제 1 입력 신호(IN1)가 활성화 상태이고 제 2 입력 신호(IN2)가 비활성화 상태이면, 제 1 셀프 컨트롤 스위치(SCSW1) 및 제 2 셀프 컨트롤 스위치(SCSW2)는 각각 턴 온 및 턴 오프 될 것이다. 따라서, 도 10b의 멀티플렉서는 활성화된 제 1 입력 신호(IN1)를 선택하고 출력할 것이다.
도 10b의 멀티플렉서는 도 10a의 멀티플렉서와 달리, 선택 신호(CTRL)를 발생하기 위한 회로 및 선택 신호(CTRL)를 전달하기 위한 배선 구조를 필요로 하지 않는다. 따라서, 도 10a의 멀티플렉서를 도 10b의 멀티플렉서로 구현함으로써, 멀티플렉서가 형성되는 회로 기판 등의 집적도가 향상될 수 있을 것이다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
CE: 클럭 소자 CLK: 클럭 신호
TCLK: 테스트 클럭 신호 SW: 스위치
SCSW: 셀프 컨트롤 스위치 TG; 전송 게이트

Claims (10)

  1. 전원 전압 및 중간 노드 사이에 위치하며, 입력 신호에 기초하여 전류 통로를 형성하는 제 1 스위치;
    상기 중간 노드 및 접지 사이에 위치하며, 상기 중간 노드의 전압에 기초하여 전류 통로를 형성하는 제 2 스위치; 및
    상기 입력 신호를 전달받으며, 상기 중간 노드의 전압에 기초하여 상기 입력 신호를 출력하는 전송 게이트를 포함하되,
    상기 입력 신호가 활성화 상태인 경우에, 상기 제 1 스위치는 턴 온 되어 상기 중간 노드를 상기 전원 전압으로 충전하고, 상기 제 2 스위치는 상기 충전된 중간 노드의 전압에 기초하여 턴 오프 되는 스위치 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 입력 신호가 활성화 상태인 경우에, 상기 전송 게이트는 상기 충전된 중간 노드의 전압에 기초하여 상기 입력 신호를 출력하기 위한 도전 경로를 형성하는 스위치 장치.
  4. 제 1 항에 있어서,
    상기 입력 신호가 비활성화 상태인 경우에, 상기 제 1 스위치는 턴 오프 되고 상기 제 2 스위치는 턴 온 되어 상기 중간 노드를 접지 전압으로 방전하는 스위치 장치.
  5. 제 4 항에 있어서,
    상기 입력 신호가 비활성화 상태인 경우에, 상기 전송 게이트는 상기 방전된 중간 노드의 전압에 기초하여 상기 입력 신호의 출력을 차단하는 스위치 장치.
  6. 제 1 항에 있어서,
    상기 제 1 스위치는 PMOS 트랜지스터이고, 상기 제 2 스위치는 NMOS 트랜지스터인 것을 특징으로 하는 스위치 장치.
  7. 제 6 항에 있어서,
    상기 PMOS 트랜지스터의 게이트에 연결된 제 1 인버터;
    상기 중간 노드 및 상기 NMOS 트랜지스터의 게이트 사이에 위치하는 제 2 인버터; 및
    상기 제 2 인버터 및 상기 전송 게이트 사이에 위치하는 제 3 인버터를 더 포함하는 스위치 장치.
  8. 삭제
  9. 삭제
  10. 삭제
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