KR20190054382A - 적층 반도체 장치 및 반도체 시스템 - Google Patents

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Abstract

반도체 장치는 제 1 칩과 제 2 칩을 연결하는 노멀 관통 비아 및 리던던시 관통 비아를 포함할 수 있다. 전송 회로는 상기 노멀 관통 비아에 결함이 존재할 때 상기 노멀 관통 비아를 통해 전송되도록 할당된 전송 신호를 상기 리던던시 관통 비아로 우회시키고, 상기 노멀 관통 비아에 결함이 존재하지 않을 때 상기 리던던시 관통 비아를 전원전압으로 구동할 수 있다.

Description

적층 반도체 장치 및 반도체 시스템 {STACKED SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 적층 반도체 장치 및 반도체 시스템에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다. 상기 3D 반도체 장치를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 칩을 복수개 적층시키고, 적층된 칩들을 금속선과 같은 와이어로 연결하여 하나의 반도체 장치로 동작시키는 것이다.
최근에는 적층된 복수개의 칩을 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다. TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
본 발명의 실시예는 결함 있는 관통 비아를 리페어하거나 추가적으로 전원을 공급할 수 있는 관통 비아 및 전송 회로를 포함하는 적층 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 칩과 제 2 칩을 연결하는 노멀 관통 비아 및 리던던시 관통 비아; 및 상기 노멀 관통 비아에 결함이 존재할 때 상기 노멀 관통 비아를 통해 전송되도록 할당된 전송 신호를 상기 리던던시 관통 비아로 우회시키고, 상기 노멀 관통 비아에 결함이 존재하지 않을 때 상기 리던던시 관통 비아를 전원전압으로 구동하는 전송 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 칩 및 제 2 칩을 연결하는 제 1 관통 비아, 제 2 관통 비아 및 리던던시 관통 비아; 및 상기 제 1 및 제 2 관통 비아 중 어느 하나에 결함이 존재할 때 상기 제 2 관통 비아를 통해 전송되도록 할당된 제 2 전송 신호를 상기 리던던시 관통 비아로 우회시키고, 상기 제 1 및 제 2 관통 비아에 결함이 존재하지 않을 때 상기 리던던시 관통 비아를 전원전압을 구동하는 제 1 전송 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 채널에 구비되고, 제 1 칩 및 제 2 칩을 연결하는 제 1 관통 비아; 상기 제 1 채널이 활성화되었을 때 상기 제 1 관통 비아를 제 1 전송 신호에 기초하여 구동하고, 상기 제 1 채널이 비활성화되었을 때 상기 제 1 관통 비아를 전원전압으로 구동하는 제 1 전송 회로; 제 2 채널에 구비되고, 상기 제 1 칩 및 상기 제 2 칩을 연결하는 제 2 관통 비아; 및 상기 제 2 채널이 활성화되었을 때 상기 제 2 관통 비아를 제 2 전송 신호에 기초하여 구동하고, 상기 제 2 채널이 비활성화되었을 때 상기 제 2 관통 비아를 전원전압으로 구동하는 제 2 전송 회로를 포함할 수 있다.
본 발명의 실시예는 적층 반도체 장치로 안정적인 전원 공급을 가능하게 하고 전원 분배 네트워크 특성을 향상시켜, 적층 반도체 장치의 동작 성능 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 장치의 리페어 동작의 개념을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 반도체 장치의 일부 구성을 상세하게 보여주는 도면,
도 5는 도 4에 도시된 리던던시 제어 회로의 구성을 보여주는 도면,
도 6은 도 4에 도시된 전송 제어 회로의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 반도체 장치의 일부 구성을 상세하게 보여주는 도면,
도 9는 도 8에 도시된 제 1 전송 제어 회로의 구성을 보여주는 도면이다.
도 1에서, 본 발명의 실시예에 따른 반도체 시스템(1)은 패키지 기판(110), 인터포저 기판(120), 제 1 반도체 장치(130) 및 제 2 반도체 장치(140)를 포함할 수 있다. 상기 인터포저(120)는 상기 패키지 기판(110) 상에 적층될 수 있고, 범프 볼, 볼 그리드 어레이 또는 C4 범프 등의 전기적 연결 수단(150)을 통해 서로 연결될 수 있다. 상기 인터포저(120) 및 패키지 기판(110)에는 신호가 전송되기 위한 신호 경로가 형성될 수 있다. 도시되지는 않았지만, 상기 패키지 기판(110)은 패키지 볼(도시하지 않음)을 포함할 수 있고, 상기 패키지 볼을 통해 상기 반도체 시스템(1)은 외부 전자 장치와 연결될 수 있다.
상기 제 1 반도체 장치(130) 및 상기 제 2 반도체 장치(140)는 상기 인터포저(120) 상에 적층될 수 있고, 마이크로 범프(160)를 통해 전기적으로 연결될 수 있다. 상기 제 1 반도체 장치(130) 및 상기 제 2 반도체 장치(140)는 인터포저(120)에 형성된 신호 경로를 통해 서로 통신할 수 있다. 상기 반도체 시스템(1)의 구성요소들은 단일 패키지로 패키징될 수 있고, 시스템 온 칩(SOC, System On Chip), 시스템 인 패키지(SIP, System In Package), 멀티 칩 패키지(Multi-chip Package), 플립 칩 패키지(Flip-Chip Package)와 같은 형태로 구현될 수 있다.
상기 제 1 반도체 장치(130)는 상기 제 2 반도체 장치(140)를 제어하는 마스터 장치일 수 있다. 상기 제 1 반도체 장치(130)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP), 컨트롤러 칩, 메모리 컨트롤러 칩일 수 있다.
상기 제 2 반도체 장치(140)는 상기 제 1 반도체 장치(130)에 의해 제어되는 슬레이브 장치일 수 있다. 상기 메모리(140)는 DRAM과 같은 휘발성 메모리 장치일 수 있고, FLASH 메모리 장치, 상변화 메모리 장치(PCRAM), 저항성 메모리 장치(ReRAM), 강유전체 메모리 장치(FeRAM), 자성 메모리 장치(MRAM), 스핀 주입 자기 메모리 장치(STTRAM) 등과 같은 비휘발성 메모리일 수 있다. 또는 상기 메모리는 상기 휘발성 메모리 및 비휘발성 메모리 중 2개 이상의 조합으로 구성될 수 있다. 일 실시예에서, 상기 제 2 반도체 장치(140)는 복수의 칩을 포함하는 적층 메모리 장치일 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치(2)의 구성을 보여주는 도면이다. 도 2에서, 상기 반도체 장치(2)는 상기 제 1 및 제 2 반도체 장치(130, 140) 중 어느 하나로 적용될 수 있으나, 이하에서는 상기 반도체 장치가 상기 제 2 반도체 장치(140)로 적용되는 경우를 예시하기로 한다. 상기 반도체 장치(2)는 복수의 칩을 포함할 수 있다. 상기 복수의 칩은 서로 적층되어 단일 반도체 장치를 구성할 수 있다. 도 2에서, 동일한 구조를 갖는 4개의 칩(210, 220, 230, 240)이 적층된 것을 예시하였으나, 2개, 8개 또는 16개의 칩이 적층될 수도 있다. 상기 제 1 내지 제 4 칩(210, 220, 230, 240)은 서로 동종의 칩일 수도 있고, 하부에 적층되는 제 1 칩(210) 또는 상부에 적층되는 제 4 칩(240)이 나머지 칩들과 다른 구조를 가질 수도 있다. 상기 제 1 내지 제 4 칩(210, 220, 230, 240)에는 각각 복수의 관통 비아(TSV1, TSVn, RTSV, n은 2이상의 정수)가 형성될 수 있고, 상기 제 1 내지 제 4 칩(210, 220, 230, 240)은 상기 복수의 관통 비아(TSV, TSVn, RTSV)를 통해 전기적으로 연결될 수 있다. 상기 복수의 관통 비아(TSV, TSVn, RTSV)는 마이크로 범프(201)를 통해 하나의 칩과 다른 칩 사이를 각각 전기적으로 연결할 수 있다. 상기 복수의 관통 비아(TSV, TSVn, RTSV)는 적어도 하나의 노멀 관통 비아 및 적어도 하나의 리던던시 관통 비아를 포함할 수 있다.
상기 제 1 칩은 코어 회로(211), 제 1 관통 비아(TSV1), 제 n 관통 비아(TSVn) 및 리던던시 관통 비아(RTSV)를 포함할 수 있다. 상기 코어 회로(211)는 데이터를 저장 및 출력하기 위한 구성 및 회로들을 포함할 수 있다. 도시되지는 않았지만, 상기 코어 회로(211)는 데이터를 저장하기 위한 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이로 데이터를 저장시키기 위한 회로 및 상기 메모리 셀 어레이에 저장된 데이터를 출력하기 위한 회로 등을 포함할 수 있다. 상기 제 1 관통 비아(TSV1) 및 제 n 관통 비아(TSVn)는 노멀 관통 비아일 수 있고, 각각 할당된 전송 신호를 전송할 수 있는 신호 경로일 수 있다. 예를 들어, 상기 할당된 전송 신호는 데이터일 수 있고, 상기 데이터는 상기 코어 회로(211)로부터 출력되거나 외부 장치, 예를 들어, 도 1에 도시된 제 1 반도체 장치(130)로부터 수신될 수 있다. 상기 리던던시 관통 비아(RTSV)는 상기 제 1 및 제 n 관통 비아(TSV1, TSVn)에 결함이 발생했을 때, 리페어 동작을 수행하기 위해 상기 제 1 및 제 n 관통 비아(TSV1, TSVn)를 대체하여 신호를 전송할 수 있는 신호 경로일 수 있다.
상기 제 1 관통 비아(TSV1) 및 제 n 관통 비아(TSVn)는 전송 회로(TX) 및 수신 회로(RX)와 각각 연결될 있다. 상기 리던던시 관통 비아(RTSV)는 각각 전송 회로(RTX) 및 수신 회로(RX)와 연결될 수 있다. 상기 제 1 칩(210)의 전송 회로(TX)는 상기 코어 회로(211)로부터 출력된 신호에 기초하여 각각의 관통 비아(TSV1, TSVn, RTSV)를 구동할 수 있다. 상기 제 1 칩(210)의 수신 회로(RX)는 각각의 관통 비아(TSV1, TSVn, RTSV)를 통해 전송된 신호를 수신하여 상기 코어 회로(211)로 제공할 수 있다. 상기 제 2 칩(220)의 전송 회로(TX)는 상기 코어 회로(221)로부터 출력된 신호에 기초하여 각각의 관통 비아(TSV1, TSVn, RTSV)를 구동할 수 있다. 상기 제 2 칩(220)의 수신 회로(RX)는 각각의 관통 비아(TSV1, TSVn, RTSV)를 통해 전송된 신호를 수신하여 상기 코어 회로(221)로 제공할 수 있다. 상기 제 3 칩(230)의 전송 회로(TX)는 상기 코어 회로(231)로부터 출력된 신호에 기초하여 각각의 관통 비아(TSV1, TSVn, RTSV)를 구동할 수 있다. 상기 제 3 칩(230)의 수신 회로(RX)는 각각의 관통 비아(TSV1, TSVn, RTSV)를 통해 전송된 신호를 수신하여 상기 코어 회로(231)로 제공할 수 있다. 상기 제 4 칩(240)의 전송 회로(TX)는 상기 코어 회로(241)로부터 출력된 신호에 기초하여 각각의 관통 비아(TSV1, TSVn, RTSV)를 구동할 수 있다. 상기 제 4 칩(240)의 수신 회로(RX)는 각각의 관통 비아(TSV1, TSVn, RTSV)를 통해 전송된 신호를 수신하여 상기 코어 회로(241)로 제공할 수 있다. 상기 관통 비아를 통해 전송되는 신호는 커맨드 신호, 어드레스 신호, 클럭 신호 및 데이터 신호를 포함할 수 있으나, 바람직하게는 데이터와 같은 양방향 전송 신호일 수 있다. 상기 리던던시 관통 비아(RTSV)와 연결되는 전송 회로(RTX)는 상기 노멀 관통 비아에 결함이 존재할 때, 상기 노멀 관통 비아를 통해 전송되는 전송 신호를 상기 리던던시 관통 비아(RTSV)로 우회시킬 수 있다. 상기 전송 회로(RTX)는 상기 제 1 및 제 n 관통 비아(TSV1, TSVn) 중 어느 하나에 결함이 발생했을 때, 상기 리던던시 관통 비아(RTSV)가 결함이 발생된 관통 비아를 대체하여 전송 신호를 전송할 수 있도록 제어할 수 있다. 또한, 상기 전송 회로(RTX)는 상기 노멀 관통 비아에 결함이 존재하지 않을 때, 상기 리던던시 관통 비아(RTSV)를 전원전압으로 구동할 수 있다.
상기 제 2 내지 제 4 칩(220, 230, 240)은 상기 제 1 칩(210)과 마찬가지로 코어 회로(221, 231, 241), 제 1 관통 비아(TSV1), 제 n 관통 비아(TSVn) 및 리던던시 관통 비아(RTSV)를 각각 포함할 수 있다. 상기 제 2 내지 제 4 칩(220, 230, 240)의 상기 제 1 관통 비아(TSV1), 제 n 관통 비아(TSVn)는 전송 회로(TX) 및 수신 회로(RX)와 각각 연결될 수 있다. 상기 제 2 내지 제 4 칩의 상기 리던던시 관통 비아는 전송 회로(RTX) 및 수신 회로(RX)와 각각 연결될 수 있다.
상기 제 1 내지 제 4 칩(210, 220, 230, 240)은 테스트 회로(212, 222, 232, 242)를 각각 포함할 수 있다. 상기 테스트 회로(212, 222, 232, 242)는 상기 제 1 내지 제 4 칩(210, 220, 230, 240)의 노멀 관통 비아에 결함이 발생하였는지 여부를 테스트할 수 있는 회로일 수 있다. 상기 테스트 회로(212, 222, 232, 242)는 예를 들어, 상기 제 1 내지 제 4 칩(210, 220, 230, 240)의 제 1 및 제 n 관통 비아(TSV1, TSVn)에 대한 오픈/쇼트 테스트를 수행하여 결함이 발생된 관통 비아를 모니터링하여 관통 비아 결함 정보를 생성할 수 있다. 상기 전송 회로(TX, RTX)는 상기 관통 비아 결함 정보에 기초하여 리페어 동작을 수행할 수 있다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 장치의 리페어 동작의 개념을 보여주는 도면이다. 도 3a 및 도 3b에서, 하나의 칩이 n개의 노멀 관통 비아(TSV1-TSVn)와 2개의 리던던시 관통 비아(RSV1, RTSV2)를 포함하는 것을 예시하였다. 상기 제 1 내지 제 n 관통 비아(TSV1-TSVn)는 각각 할당된 전송 신호를 전송할 수 있다. 도 3a에 도시된 것과 같이, 제 2 관통 비아(TSV2)에 결함이 발생된 경우, 상기 제 2 관통 비아(TSV2)는 할당된 전송 신호를 정상적으로 전송할 수 없기 때문에 신호 경로를 변화시키는 리페어 동작이 필요하다. 따라서, 상기 제 2 관통 비아(TSV2)를 통해 전송되도록 할당된 전송 신호는 상기 제 3 관통 비아(TSV3)를 통해 전송되도록 우회될 수 있다. 제 3 내지 제 n 관통 비아(TSV3-TSVn)를 통해 전송되도록 할당된 전송 신호는 각각 인접하는 우측의 관통 비아(TSV4-TSVn) 및 제 1 리던던시 관통 비아(RTSV1)로 쉬프팅되어 우회 전송될 수 있다. 이 경우, 상기 제 2 리던던시 관통 비아(RTSV2)는 아무런 신호를 전송하지 않는 더미가 될 수 있다.
도 3b에 도시된 것과 같이, 제 1 및 제 3 관통 비아(TSV1, TSV3)에 결함이 발생된 경우, 제 2 관통 비아(TSV2)는 상기 제 1 관통 비아(TSV1)를 통해 전송되도록 할당된 전송 신호를 우회 전송할 수 있고, 제 3 관통 비아(TSV)와 인접하는 제 4 관통 비아(TSV4)는 상기 제 2 관통 비아(TSV2)를 통해 전송되도록 할당된 전송 신호를 우회 전송할 수 있다. 제 3 내지 제 n 관통 비아(TSV3-TSVn)를 통해 전송되도록 할당된 전송 신호는 제 5 내지 제 n 노멀 관통 비아(TSV5-TSVn)와 제 1 및 제 2 리던던시 관통 비아(RTSV1, RTSV2)를 통해 각각 우회 전송될 수 있다.
도 2에 도시된 상기 전송 회로(TX, RTX)는 도 3a 및 도 3b와 같이 노멀 관통 비아에 결함이 발생되었을 때, 신호 경로를 우회시켜 리페어 동작을 수행할 수 있다. 상기 리던던시 관통 비아와 연결되는 전송 회로(RTX)는 도 3a에 도시된 것과 같이 리던던시 관통 비아가 더미로서 사용되지 않을 때, 상기 리던던시 관통 비아를 전원전압으로 구동할 수 있다. 다시 도 2를 참조하면, 상기 반도체 장치(2)는 외부 장치로부터 전원전압을 수신할 수 있고, 상기 전원전압은 또 다른 관통 비아를 통해 상기 제 1 내지 제 4 칩(210, 220, 230, 240)으로 공급될 수 있다. 이 때, 상대적으로 상부에 적층된 제 4 칩(240)은 전압 강화와 지연 등과 같은 문제로 전원 분배 네트워크 특성(Power Distribution Network)이 취약한 문제점이 있다. 전원 분배 네트워크 특성이 취약한 칩은 성능이 저하되는 문제점 등이 발생할 수 있다. 본 발명의 실시예에 따른 반도체 장치(2)는 사용되지 않는 리던던시 관통 비아(RTSV)를 전원전압 공급용 관통 비아로 사용되도록 하여 전원 분배 네트워크 특성을 개선시킬 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치(4)의 구성을 보여주는 도면이다. 도 4에서, 설명의 명확성을 위해, 2개의 칩 사이를 연결하는 하나의 노멀 관통 비아 및 하나의 리던던시 관통 비아를 도시하였다. 상기 반도체 장치(4)는 제 1 칩(410) 및 제 2 칩(420)을 포함하고, 상기 제 1 및 제 2 칩(410, 420)을 연결하는 노멀 관통 비아(TSVn, n은 2이상의 정수) 및 리던던시 관통 비아(RTSV)를 포함할 수 있다. 상기 제 1 칩(410)의 상기 리던던시 관통 비아(RTSV)는 전송 회로(411)와 연결되고, 상기 제 2 칩(420)의 상기 리던던시 관통 비아(RTSV)는 전송 회로(421)와 연결될 수 있다. 상기 제 1 칩(410)은 상기 제 2 칩(420)과 실직적으로 동일한 구조를 가질 수 있고, 제 2 칩에 구비되는 전송 회로(421)를 대표적으로 서술하기로 한다. 상기 제 2 칩(420)은 전송 회로(421)를 포함할 수 있다. 상기 전송 회로(421)는 도 2에 도시된 리던던시 관통 비아(RTSV)와 연결되는 전송 회로(RTX)로 각각 적용될 수 있다. 상기 전송 회로(421)는 상기 리던던시 관통 비아(RTSV)와 연결되고, 상기 리던던시 관통 비아(RTSV)를 구동할 수 있다. 상기 전송 회로(421)는 상기 노멀 관통 비아(TSVn)에 결함이 존재할 때, 상기 노멀 관통 비아(TSVn)를 통해 전송되도록 할당된 전송 신호를 상기 리던던시 관통 비아(RTSV)로 우회시킬 수 있다. 상기 전송 회로(421)는 상기 노멀 관통 비아(TSVn)에 결함이 존재하지 않을 때, 상기 리던던시 관통 비아(RTSV)를 전원전압으로 구동할 수 있다.
상기 전송 회로(421)는 리던던시 제어 회로(431) 및 전송 드라이버(441)를 각각 포함할 수 있다. 상기 리던던시 제어 회로(431)는 관통 비아 결함 정보(DFA, DF<r>), 상기 전송 신호(DI<n>) 및 보조 전원 제어신호(SPC)를 수신할 수 있다. 상기 리던던시 제어 회로(431)는 상기 관통 비아 결함 정보(DFA, DF<r>)에 따라 상기 전송 신호(DI<n>) 및 상기 보조 전원 제어신호(SPC) 중 하나에 기초하여 구동 제어신호(UP<r>, DN<r>)를 생성할 수 있다. 상기 리던던시 제어 회로(431)는 상기 노멀 관통 비아(TSVn)에 결함이 존재할 때 상기 전송 신호(D<n>)에 기초하여 상기 구동 제어신호(UP<r>, DN<r>)를 생성하고, 상기 노멀 관통 비아(TSVn)에 결함이 존재하지 않을 때 상기 보조 전원 제어신호(SPC)에 기초하여 상기 구동 제어신호(UP<r>, DN<r>)를 생성할 수 있다. 상기 전송 회로(421)는 출력 인에이블 신호(OE)를 더 수신할 수 있다. 상기 출력 인에이블 신호(OE)는 상기 제 1 및 제 2 칩(410, 420)이 노멀 관통 비아(TSVn) 및 리던던시 관통 비아(RTSV)를 통해 전송 신호(DI<n>)가 실제로 전송되는 시점에 인에이블될 수 있다. 상기 리던던시 제어 회로(431)는 상기 노멀 관통 비아(TSVn)에 결함이 존재할 때, 상기 출력 인에이블 신호(OE)에 기초하여 상기 리던던시 관통 비아(RTSV)를 통해 상기 전송 신호(DI<n>)를 전송하기 위해 상기 구동 제어신호(UP<r>, DN<r>)를 생성할 수 있다. 상기 리던던시 제어 회로(431)는 상기 노멀 관통 비아(TSVn)에 결함이 존재하지 않을 때, 상기 출력 인에이블 신호(OE)에 무관하게 상기 리던던시 관통 비아(RTSV)를 전원전압으로 구동할 수 있다.
상기 전송 드라이버(441)는 상기 구동 제어신호(UP<r>, DN<r>)에 기초하여 상기 리던던시 관통 비아(RTSV)를 구동할 수 있다. 상기 구동 제어신호는 풀업 신호(UP<r>) 및 풀다운 신호(DN<r>)를 포함할 수 있고, 상기 전송 드라이버(441)는 상기 풀업 신호(UP<r>) 및 상기 풀다운 신호(DN<r)에 기초하여 상기 리던던시 관통 비아(RTSV)를 제 1 전원전압(VDD) 및 제 2 전원전압(VSS)으로 구동할 수 있다. 상기 제 1 전원전압(VDD)은 고전압으로서 외부 장치로부터 인가된 전원전압에 대응할 수 있고, 상기 제 2 전원전압(VSS)은 저전압으로서 접지전압에 대응할 수 있다. 하지만, 상기 제 1 및 제 2 전원전압(VDD, VSS)의 종류를 특정하려는 것은 아니며, 상기 제 1 전원전압(VDD)은 상기 제 2 전원전압(VSS)보다 높은 레벨의 전압이면 어떠한 전압이라도 사용될 수 있다. 상기 전송 드라이버(441)는 풀업 드라이버(441-1) 및 풀다운 드라이버(441-2)를 포함할 수 있다. 상기 풀업 드라이버(441-1)는 상기 풀업 신호(UP<r>)에 기초하여 상기 리던던시 관통 비아(RTSV)를 상기 제 1 전원전압(VDD)으로 구동할 수 있다. 상기 풀다운 드라이버(DN<r>)는 상기 풀다운 신호(DN<r>)에 기초하여 상기 리던던시 관통 비아(RTSV)를 제 2 전원전압(VSS)으로 구동할 수 있다. 상기 전송 회로(411)는 상기 전송 회로(421)와 유사하게 리던던시 제어 회로(432) 및 전송 드라이버(442)를 포함할 수 있다. 상기 전송 드라이버(442)는 풀업 드라이버(442-1) 및 풀다운 드라이버(442-2)를 포함할 수 있다.
상기 반도체 장치(4)는 전송 회로(412, 422)를 더 포함할 수 있다. 상기 전송 회로(412, 422)는 제 1 및 제 2 칩(410, 420)에 각각 배치될 수 있고, 상기 제 1 및 제 2 칩(410, 420)의 노멀 관통 비아(TSVn)와 각각 연결될 수 있다. 상기 제 2 칩(420)에 구비되는 상기 전송 회로(422)를 대표적으로 서술한다. 상기 전송 회로(422)는 도 2에 도시된 제 1 및 제 n 관통 비아(TSV1, TSVn)과 연결되는 전송 회로(TX)로 각각 적용될 수 있다. 상기 전송 회로(422)는 상기 노멀 관통 비아(TSVn)에 결함이 존재할 때 상기 노멀 관통 비아(TSVn)를 통해 전송되도록 할당된 전송 신호를 상기 리던던시 관통 비아(RTSV)로 우회시킬 수 있다. 상기 전송 회로(422)는 상기 노멀 관통 비아(TSVn)에 결함이 존재하지 않을 때 상기 노멀 관통 비아(TSVn)를 통해 전송되도록 할당된 전송 신호(DI<n>)에 기초하여 상기 노멀 관통 비아(TSVn)를 구동할 수 있다. 상기 반도체 장치(4)는 도 2, 도 3a 및 도 3b에 도시된 것과 같이 복수의 노멀 관통 비아를 더 포함할 수 있다. 상기 복수의 노멀 관통 비아 중 어느 하나에 결함이 존재할 때 상기 전송 회로(422)는 인접하는 노멀 관통 비아를 통해 전송되도록 할당된 전송 신호(DI<n-1>)에 기초하여 상기 노멀 관통 비아(TSVn)를 구동할 수 있다.
상기 전송 회로(422)는 전송 제어 회로(451) 및 전송 드라이버(461)를 포함할 수 있다. 상기 전송 제어 회로(451)는 관통 비아 결함 정보(DFA, DF<n>), 인접하는 노멀 관통 비아를 통해 전송되도록 할당된 전송 신호(DI<n-1>) 및 상기 노멀 관통 비아(TSVn)를 통해 전송되도록 할당된 노멀 전송 신호(DI<n>)를 수신할 수 있다. 상기 전송 제어 회로(422)는 상기 관통 비아 결함 정보(DFA, DF<n>)에 따라 상기 상기 인접하는 노멀 관통 비아를 통해 전송되도록 할당된 전송 신호(DI<n-1>) 및 상기 노멀 관통 비아(TSVn)를 통해 전송되도록 할당된 전송 신호(DI<n>) 중 하나에 기초하여 구동 제어신호(UP<n>, DN<n>)를 생성할 수 있다. 예를 들어, 상기 전송 제어 회로(451)는 상기 복수의 관통 비아 중 어느 하나에 결함이 존재할 때, 상기 인접하는 노멀 관통 비아를 통해 전송되도록 할당된 전송 신호(DI<n-1>)에 기초하여 상기 구동 제어신호(UP<n>, DN<n>)를 생성할 수 있다. 상기 전송 제어 회로(422)는 상기 복수의 관통 비아 및 상기 노멀 관통 비아(TSVn)에 결함이 존재하지 않을 때, 상기 노멀 관통 비아(TSVn)를 통해 전송되도록 할당된 전송 신호(DI<n>)에 기초하여 상기 구동 제어신호(UP<n>, DN<n>)를 생성할 수 있다.
상기 전송 드라이버(461)는 상기 구동 제어신호(UP<n>, DN<n>)에 기초하여 상기 노멀 관통 비아(TSVn)를 구동할 수 있다. 상기 구동 제어신호는 풀업 신호(UP<n>) 및 풀다운 신호(DN<n>)를 포함할 수 있고, 상기 전송 드라이버(461)는 풀업 드라이버(461-1) 및 풀다운 드라이버(461-2)를 포함할 수 있다. 상기 풀업 드라이버(461-1)는 상기 풀업 신호(UP<n>)에 기초하여 상기 노멀 관통 비아(TSVn)를 제 1 전원전압(VDD)으로 구동할 수 있다. 상기 풀다운 드라이버(461-2)는 상기 풀다운 신호(DN<n>)에 기초하여 상기 노멀 관통 비아(TSVn)를 제 2 전원전압(VSS)으로 구동할 수 있다. 상기 전송 회로(412)는 상기 전송 회로(422)와 유사하게 전송 제어 회로(452) 및 전송 드라이버(462)를 포함할 수 있다. 상기 전송 드라이버(462)는 풀업 드라이버(462-1) 및 풀다운 드라이버(462-2)를 포함할 수 있다.
상기 노멀 관통 비아(TSVn)를 포함하는 복수의 관통 비아에 결함이 존재하지 않을 때, 상기 리던던시 제어 회로(431, 432)는 보조 전원 제어신호(SPC)에 기초하여 상기 구동 제어신호(UP<r>, DN<r>)를 생성하고, 상기 전송 드라이버(441, 442)는 상기 리던던시 관통 비아(RTSV)를 제 1 전원전압(VDD) 및 제 2 전원전압(VSS) 중 하나로 구동할 수 있다. 예를 들어, 상기 전송 회로(411, 421)는 상기 전송 드라이버(441, 442)의 풀업 드라이버(441-1, 442-1)를 턴온시켜 상기 리던던시 관통 비아(RTSV)를 상기 제 1 전원전압(VDD)으로 구동시킬 수 있고, 상기 제 1 전원전압(VDD)으로 구동되는 상기 리던던시 관통 비아(RTSV)는 상기 제 1 전원전압(VDD) 단자가 연결되는 전원 메쉬로 추가적인 전원을 공급할 수 있다. 또한, 상기 전송 회로(411, 421)는 상기 전송 드라이버(441, 442)의 풀다운 드라이버(441-2, 442-2)를 턴온시켜 상기 리던던시 관통 비아(RTSV)를 상기 제 2 전원전압(VSS)으로 구동시킬 수 있고, 상기 제 2 전원전압(VSS)으로 구동되는 상기 리던던시 관통 비아(RTSV)는 상기 제 2 전원전압(VSS) 단자가 연결되는 전원 메쉬로 추가적인 전원을 공급할 수 있다. 따라서, 상기 반도체 장치(4)의 전원 분배 네트워크 특성이 향상될 수 있고, 상기 반도체 장치(4)의 성능 및 신뢰성이 향상될 수 있다.
도 5는 도 4에 도시된 리던던시 제어 회로(431)의 구성을 보여주는 도면이다. 도 5에서, 상기 리던던시 제어 회로(431)는 멀티플렉서(510), 드라이버 인에이블 회로(520) 및 구동 제어신호 생성 회로(530)를 포함할 수 있다. 상기 관통 비아 결함 정보는 전체 결함 정보(DFA) 및 개별 결함 정보(DF<r>)를 포함할 수 있다. 상기 전체 결함 정보(DFA)는 상기 노멀 관통 비아(TSVn)를 포함하는 복수의 관통 비아에 결함이 존재하지 않을 때 로우 레벨로 디스에이블될 수 있고, 상기 복수의 관통 비아 중 어느 하나라도 결함이 존재할 때 하이 레벨로 인에이블 될 수 있다. 상기 개별 결함 정보(DF<r>)는 결함이 존재하는 관통 비아에 관한 개별적인 정보로서, 예를 들어 상기 리던던시 관통 비아(RTSV)에 결함이 존재할 때 상기 리던던시 관통 비아(RTSV)에 관련된 개별 결함 정보(DF<r>)는 하이 레벨로 인에이블될 수 있다. 상기 멀티플렉서(510)는 전체 결함 정보(DFA)에 기초하여 상기 노멀 관통 비아(TSVn)를 통해 전송되도록 할당된 전송 신호(DI<n>) 및 보조 전원 제어신호(SPC) 중 하나를 출력할 수 있다. 상기 보조 전원 제어신호(SPC)는 상기 제 1 전원전압(VDD) 및 제 2 전원전압(VSS) 중 하나일 수 있다.
상기 드라이버 인에이블 회로(520)는 상기 출력 인에이블 신호(OE) 및 개별 결함 정보(DF<r>)에 기초하여 상기 드라이버 인이에이블 신호(ENTX<r>)를 생성하거나 상기 전체 결함 정보(DFA)에 기초하여 상기 드라이버 인에이블 신호(ENTX<r>)를 생성할 수 있다. 상기 출력 인에이블 신호(OE)는 상기 전송 신호(DI<n>)가 실제로 전송되는 시점에 로우 레벨로 인에이블될 수 있다. 상기 드라이버 인에이블 회로(520)는 노어 게이트(521), 인버터(522) 및 오어 게이트(523)를 포함할 수 있다. 상기 노어 게이트(521)는 상기 출력 인에이블 신호(OE) 및 상기 개별 결함 정보(DF<r>)를 수신할 수 있다. 상기 인버터(522)는 상기 전체 결함 정보(DFA)를 반전시켜 출력할 수 있다. 상기 오어 게이트(523)는 상기 노어 게이트(521)의 출력 및 상기 인버터(522)의 출력을 수신하여 드라이버 인에이블 신호(ENTX<r>)를 생성할 수 있다. 상기 드라이버 인에이블 회로(520)는 상기 출력 인에이블 신호(OE)가 로우 레벨로 인에이블되고 상기 개별 결함 정보(DF<r>)가 로우 레벨로 디스에이블되었을 때 상기 드라이버 인에이블 신호(ENTX<r>)를 하이 레벨로 인에이블시킬 수 있다. 또한, 상기 드라이버 인에이블 회로(520)는 상기 전체 결함 정보(DFA)가 로우 레벨로 디스에이블되었을 때 상기 드라이버 인에이블 신호(ENTX<r>)를 하이 레벨로 인에이블시킬 수 있다.
상기 구동 제어신호 생성 회로(530)는 상기 멀티플렉서(510)의 출력 및 상기 드라이버 인에이블 신호(ENTX<r>)에 기초하여 상기 구동 제어신호(UP<r>, DN<r>)를 생성할 수 있다. 상기 구동 제어신호 생성 회로(530)는 낸드 게이트(531), 인버터(532) 및 앤드 게이트(533)를 포함할 수 있다. 상기 낸드 게이트(531)는 상기 멀티플렉서(510)의 출력 및 상기 드라이버 인에이블 신호(ENTX<r>)를 수신하여 상기 풀업 신호(UP<r>)를 생성할 수 있다. 상기 인버터(532)는 상기 멀티플렉서(510)의 출력을 반전시켜 출력할 수 있다. 상기 앤드 게이트(533)는 상기 인버터(532)의 출력 및 상기 드라이버 인에이블 신호(ENTX<r>)를 수신하여 상기 풀다운 신호(DN<r>)를 생성할 수 있다.
상기 리던던시 제어 회로(431) 및 상기 전송 회로(421)는 다음과 같이 동작할 수 있다. 상기 노멀 관통 비아(TSVn)에 결함이 존재할 때 상기 전체 결함 정보(DFA)는 하이 레벨로 인에이블되고, 상기 개별 결함 정보(DF<r>)는 로우 레벨로 디스에이블될 수 있다. 상기 멀티플렉서(510)는 상기 전체 결함 정보(DFA)에 기초하여 상기 전송 신호(DI<n>)를 출력할 수 있다. 상기 드라이버 인에이블 회로(520)는 상기 출력 인에이블 신호(OE)가 로우 레벨로 인에이블되었을 때 상기 드라이버 인에이블 신호(ENTX<r>)를 하이 레벨로 인에이블시킬 수 있다. 상기 전송 신호(DI<n>)가 하이 레벨일 때, 상기 구동 제어신호 생성 회로(530)는 상기 풀업 신호(UP<r>)를 로우 레벨로 인에이블시키고, 상기 풀다운 신호(DN<r>)를 로우 레벨로 디스에이블시킬 수 있다. 상기 전송 신호(DI<n>)가 로우 레벨일 때, 상기 구동 제어신호 생성 회로(530)는 상기 풀업 신호(UP<r>)를 하이 레벨로 디스에이블시키고, 상기 풀다운 신호(DN<r>)를 하이 레벨로 인에이블시킬 수 있다. 이에 따라, 상기 출력 인에이블 신호(OE)가 인에이블되는 타이밍에 맞춰 상기 풀업 신호(DN<r>) 및 상기 풀다운 신호(DN<r>)가 출력되고, 상기 전송 드라이버(441)는 상기 리던던시 관통 비아(RTSV)를 상기 제 1 및 제 2 전원전압(VDD, VSS) 중 하나로 구동할 수 있다. 따라서, 상기 전송 신호(DI<n>)는 상기 노멀 관통 비아(TSVn)를 대체하는 상기 리던던시 관통 비아(RTSV)를 통해 전송될 수 있다.
상기 노멀 관통 비아(TSVn) 및 상기 리던던시 관통 비아(RTSV)에 결함이 존재하지 않을 때, 상기 전체 결함 정보(DFA) 및 상기 개별 결함 정보(DF<r>)는 모두 로우 레벨로 디스에이블될 수 있다. 상기 멀티플렉서(510)는 상기 로우 레벨로 디스에이블된 상기 전체 결함 정보(DFA)에 기초하여 상기 보조 전원 제어신호(SPC)를 출력할 수 있다. 상기 드라이버 인에이블 회로(520)는 상기 로우 레벨로 디스에이블된 상기 전체 결함 정보(DFA)에 기초하여 상기 출력 인에이블 신호(OE)와 무관하게 상기 드라이버 인에이블 신호(ENTX<r>)를 하이 레벨로 인에이블시킬 수 있다. 상기 구동 제어신호 생성 회로(530)는 상기 보조 전원 제어신호(SPC)에 기초하여 상기 풀업 신호(UP<r>) 및 상기 풀다운 신호(DN<r>) 중 하나를 인에이블시킬 수 있고, 상기 전송 드라이버(441)는 상기 리던던시 관통 비아(RTSV)를 제 1 및 제 2 전원전압(VDD, VSS) 중 하나로 구동할 수 있다. 따라서, 상기 리던던시 관통 비아(RTSV)는 제 1 전원전압(VDD) 단자 및 제 2 전원전압(VSS) 단자로 추가적인 전원을 공급하여 전원 분배 네트워크 특성을 향상시킬 수 있다.
도 6은 도 4에 도시된 전송 제어 회로(451)의 구성을 보여주는 도면이다. 도 6에서, 상기 전송 제어 회로(451)는 멀티플렉서(610), 드라이버 인에이블 회로(620) 및 구동 제어신호 생성 회로(630)를 포함할 수 있다. 상기 멀티플렉서(610)는 상기 인접하는 관통 비아를 통해 전송되도록 할당된 전송 신호(DI<n-1>), 상기 노멀 관통 비아(TSVn)를 통해 전송되도록 할당된 전송 신호(DI<n>) 및 상기 전체 결함 정보(DFA)를 수신할 수 있다. 상기 멀티플렉서(610)는 상기 전체 결함 정보(DFA)에 기초하여 상기 전송 신호(DI<n-1>) 및 상기 전송 신호(DI<n>) 중 하나를 출력할 수 있다. 상기 멀티플렉서(610)는 상기 전체 결함 정보(DFA)가 로우 레벨로 디스에이블되었을 때 상기 노멀 관통 비아(TSVn)를 통해 전송되도록 할당된 전송 신호(DI<n>)를 출력하고, 상기 전체 결함 정보(DFA)가 하이 레벨로 인에이블되었을 때 상기 인접하는 관통 비아를 통해 전송되도록 할당된 전송 신호(DI<n-1>)를 출력할 수 있다.
상기 드라이버 인에이블 회로(620)는 출력 인에이블 신호(OE) 및 개별 결함 정보(DF<n>)에 기초하여 드라이버 인에이블 신호(ENTX<n>)를 생성할 수 있다. 상기 드라이버 인에이블 회로(620)는 노어 게이트(621)를 포함할 수 있다. 상기 노어 게이트(621)는 상기 개별 결함 정보(DF<n>)가 로우 레벨로 디스에이블되고 상기 출력 인에이블 신호(OE)가 로우 레벨로 인에이블되었을 때, 상기 드라이버 인에이블 신호(ENTX<n>)를 하이 레벨로 인에이블시킬 수 있다.
상기 구동 제어신호 생성 회로(630)는 상기 멀티플렉서(610)의 출력 및 상기 드라이버 인에이블 신호(ENTX<n>)를 수신하여 상기 구동 제어신호(UP<n>, DN<n>)를 생성할 수 있다. 상기 구동 제어신호 생성 회로(630)는 낸드 게이트(631), 인버터(632) 및 앤드 게이트(633)를 포함할 수 있다. 상기 낸드 게이트(631)는 상기 멀티플렉서(610)의 출력 및 상기 드라이버 인에이블 신호(ENTX<n>)를 수신하여 상기 풀업 신호(UP<n>)를 생성할 수 있다. 상기 인버터(632)는 상기 멀티플렉서(610)의 출력을 반전시켜 출력할 수 있다. 상기 앤드 게이트(633)는 상기 인버터(632)의 출력 및 상기 드라이버 인에이블 신호(ENTX<n>)를 수신하여 상기 풀다운 신호(DN<n>)를 생성할 수 있다.
상기 전송 제어 회로(451) 및 상기 전송 회로(422)은 동작을 다음과 같다. 상기 노멀 관통 비아(TSVn)에 결함이 존재할 때, 상기 전체 결함 정보(DFA) 및 상기 개별 결함 정보(DF<n>)는 모두 하이 레벨로 인에이블될 수 있다. 따라서, 상기 드라이버 인에이블 회로(620)는 상기 드라이버 인에이블 신호(ENTX<n>)를 디스에이블킬 수 있다. 상기 구동 제어신호 생성 회로(630)는 상기 풀업 신호(UP<n>) 및 상기 풀다운 신호(DN<n>)를 모두 디스에이블시킬 수 있고, 상기 전송 드라이버(461)는 상기 노멀 관통 비아(TSVn)를 구동하지 않을 수 있다.
상기 노멀 관통 비아(TSVn)를 제외한 상기 복수의 관통 비아 중 어느 하나에 결함이 존재할 때, 상기 전체 결함 정보(DFA)는 하이 레벨로 인에이블되고 상기 개별 결함 정보(DF<n>)는 로우 레벨로 디스에이블될 수 있다. 상기 멀티플렉서(610)는 하이 레벨로 인에이블된 전체 결함 정보(DFA)에 기초하여 상기 인접하는 관통 비아를 통해 전송되도록 할당된 전송 신호(DI<n-1>)를 출력할 수 있다. 상기 드라이버 인에이블 회로(620)는 로우 레벨로 디스에이블된 개별 결함 정보(DF<n>)를 수신하므로, 상기 출력 인에이블 신호(OE)가 로우 레벨로 인에이블되었을 때 상기 드라이버 인에이블 신호(ENTX<n>)를 하이 레벨로 인에이블시킬 수 있다. 상기 구동 제어신호 생성 회로(630)는 상기 전송 신호(DI<n-1>)에 기초하여 상기 풀업 신호(UP<n>) 및 풀다운 신호(DN<n>)를 생성할 수 있다. 상기 전송 신호(DI<n-1>)가 하이 레벨일 때 상기 구동 제어신호 생성 회로(630)는 상기 풀업 신호(UP<n>)를 로우 레벨로 인에이블시키고, 상기 풀다운 신호(DN<n>)를 로우 레벨로 디스에이블시킬 수 있다. 상기 전송 신호(DI<n-1>)가 로우 레벨일 때 상기 구동 제어신호 생성 회로(630)는 상기 풀업 신호(UP<n>)를 하이 레벨로 디스에이블시키고, 상기 풀다운 신호(DN<n>)를 하이 레벨로 인에이블시킬 수 있다. 상기 전송 드라이버(461)는 상기 풀업 신호(UP<n>) 및 상기 풀다운 신호(DN<n>)에 기초하여 상기 노멀 관통 비아(TSVn)를 상기 제 1 및 제 2 전원전압(VDD, VSS) 레벨 중 하나로 구동할 수 있고, 상기 노멀 관통 비아(TSVn)를 통해 상기 인접하는 관통 비아를 통해 전송되도록 할당된 전송 신호(DI<n-1>)가 우회 전송될 수 있다.
상기 복수의 관통 비아 및 상기 노멀 관통 비아(TSVn)에 결함이 존재하지 않을 때, 상기 전체 결함 정보(DFA) 및 상기 개별 결함 정보(DF<n>)는 모두 로우 레벨로 디스에이블될 수 있다. 상기 멀티플렉서(610)는 로우 레벨로 디스에이블된 상기 전체 결함 정보(DFA)에 기초하여 상기 노멀 관통 비아(TSVn)를 통해 전송되도록 할당된 전송 신호(DI<n>)를 출력할 수 있다. 상기 드라이버 인에이블 회로(620)는 상기 출력 인에이블 신호(OE)가 인에이블되었을 때 상기 드라이버 인에이블 신호(ENTX<n>)를 인에이블시킬 수 있다. 상기 구동 제어신호 생성 회로(630)는 상기 전송 신호(DI<n>)에 기초하여 상기 풀업 신호(UP<n>) 및 상기 풀다운 신호(DN<n>)를 생성할 수 있다. 상기 전송 드라이버(461)는 상기 풀업 신호(UP<n>) 및 상기 풀다운 신호(DN<n>)에 기초하여 상기 노멀 관통 비아(TSVn)를 상기 제 1 및 제 2 전원전압(VDD, VSS) 중 하나로 구동할 수 있고, 상기 전송 신호(DI<n>)는 상기 노멀 관통 비아(TSVn)를 통해 전송될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치(7)의 구성을 보여주는 도면이다. 도 7에서, 상기 반도체 장치(7)는 복수의 칩을 포함하고, 상기 복수의 칩은 관통 비아를 통해 적층될 수 있다. 상기 반도체 장치(7)는 도 1에 도시된 제 1 및 제 2 반도체 장치(130, 140) 중 어느 하나로 적용될 수 있으나, 이하에서는 상기 반도체 장치(7)가 상기 제 2 반도체 장치(140)로 적용되는 경우를 예시하기로 한다. 상기 반도체 장치(7)는 복수의 채널을 포함할 수 있다. 상기 반도체 장치(7)는 복수의 채널로 구분되어 데이터 입출력 동작을 수행할 수 있다. 상기 복수의 채널은 서로 독립적으로 커맨드 신호 및 어드레스 신호를 수신할 수 있고, 클럭 신호와 데이터를 공통 사용할 수 있다. 따라서, 상기 복수의 채널의 데이터 입출력 동작은 서로 독립적으로 수행될 수 있다. 도 7에서, 상기 반도체 장치(7)는 제 1 채널(CH1) 및 제 2 채널(CH2)을 포함할 수 있고, 상기 제 1 및 제 2 채널(CH1, CH2)은 제 1 내지 제 2 데이터 라인(DQ<1>, DQ<2>)을 각각 포함할 수 있다. 상기 제 1 및 제 2 채널(CH1, CH2)의 제 1 내지 제 2 데이터 라인(DQ<1>, DQ<2>)은 외부 장치, 예를 들어, 도 1에 도시된 제 1 반도체 장치(130)와 연결되는 데이터 버스와 공통 연결될 수 있다. 도 7에서, 설명의 명확성을 위해 상기 반도체 장치(7)는 2개의 채널을 포함하고, 각각의 채널이 2개의 데이터 라인을 포함하는 것을 예시하였으나, 이에 한정하는 것은 아니며, 채널의 개수 및 데이터 라인의 개수는 적용 예에 따라 다양하게 변화될 수 있을 것이다.
상기 반도체 장치(7)는 제 1 내지 제 4 칩(710, 720, 730, 740)을 포함하고, 상기 제 1 내지 제 4 칩(710, 720, 730, 740)은 제 1 내지 제 5 관통 비아(TSV1, TSV2, TSV3, TSV4, TSV5)를 통해 전기적으로 연결될 수 있다. 상기 제 1 내지 제 5 관통 비아(TSV1, TSV2, TSV3, TSV4, TSV5)는 마이크로 범프(701)를 통해 하나의 칩과 다른 칩 사이를 각각 전기적으로 연결할 수 있다. 상기 제 1 관통 비아(TSV1)는 상기 제 1 채널(CH1)의 제 1 데이터 라인(DQ<1>)일 수 있고, 상기 제 2 관통 비아(TSV2)는 상기 제 1 채널(CH1)의 제 2 데이터 라인(DQ<2>)일 수 있다. 상기 제 3 관통 비아(TSV3)는 상기 제 2 채널(CH2)의 제 1 데이터 라인(DQ<1>)일 수 있고, 상기 제 4 관통 비아(TSV4)는 상기 제 2 채널(CH2)의 제 2 데이터 라인(DQ<2>)일 수 있다. 상기 제 1 내지 제 4 칩(710, 720, 730, 740)은 각각 복수의 전송 회로(TX) 및 복수의 수신 회로(RX)를 포함할 수 있다. 상기 제 1 내지 제 4 칩(710, 720, 730, 740)에서, 상기 복수의 전송 회로(TX) 및 상기 복수의 수신 회로(RX)는 상기 제 1 내지 제 4 관통 비아(TSV1, TSV2, TSV3, TSV4)와 각각 연결될 수 있다. 상기 복수의 전송 회로(TX)는 상기 제 1 내지 제 4 칩(710, 720, 730, 740)의 데이터를 상기 제 1 내지 제 4 관통 비아(TSV1, TSV2, TSV3, TSV4)로 각각 전송하고, 상기 복수의 수신 회로(RX)는 상기 제 1 내지 제 4 관통 비아(TSV1, TSV2, TSV3, TSV4)를 통해 전송된 신호를 각각 수신할 수 있다.
상기 제 5 관통 비아(TSV5)는 채널 인에이블 신호(ACH<1:2>)를 전송할 수 있다. 상기 채널 인에이블 신호(ACH<1:2>)는 외부 장치, 예를 들어, 도 1에 도시된 제 1 반도체 장치(130)로부터 전송된 커맨드 신호에 기초하여 생성될 수 있다. 상기 채널 인에이블 신호(ACH<1:2>)는 데이터 입출력 동작을 수행하는 채널을 선택할 수 있는 신호이다. 예를 들어, 제 1 채널 인에이블 신호(ACH<1>)가 인에이블되는 경우, 상기 제 1 채널(CH1)이 활성화되어 상기 제 1 채널(CH1)이 데이터 입출력 동작을 수행할 수 있다. 제 2 채널 인에이블 신호(ACH<2>)가 인에이블되는 경우, 상기 제 2 채널(CH2)이 활성화되어 상기 제 2 채널(CH2)이 데이터 입출력 동작을 수행할 수 있다. 상기 채널 인에이블 신호(ACH<1:2>)는 상기 복수의 전송 회로(TX)로 각각 입력될 수 있다. 상기 제 1 채널 인에이블 신호(ACH<1>)는 상기 제 1 및 제 2 관통 비아(TSV1, TSV2)와 각각 연결되는 복수의 전송 회로(TX)로 각각 입력될 수 있다. 상기 제 2 채널 인에이블 신호(ACH<2>)는 상기 제 3 및 제 4 관통 비아(TSV3, TSV4)와 각각 연결되는 복수의 전송 회로(TX)로 각각 입력될 수 있다.
상기 제 1 및 제 2 관통 비아(TSV1, TSV2)와 연결되는 복수의 전송 회로(TX)는 상기 제 1 채널 인에이블 신호(ACH<1>)에 기초하여 상기 제 1 및 제 2 관통 비아(TSV1, TSV2)로 데이터를 전송하거나 상기 제 1 및 제 2 관통 비아(TSV1, TSV2)를 전원전압으로 구동할 수 있다. 상기 제 1 및 제 2 관통 비아(TSV1, TSV2)와 연결되는 복수의 전송 회로(TX)는 상기 제 1 채널 인에이블 신호(ACH<1>)가 인에이블되었을 때 상기 제 1 내지 제 4 칩(710, 720, 730, 740)으로부터 출력되는 데이터에 기초하여 상기 제 1 및 제 2 관통 비아(TSV1, TSV2)를 구동할 수 있고, 상기 제 1 채널 인에이블 신호(ACH<1>)가 디스에이블되었을 때 상기 제 1 및 제 2 관통 비아(TSV1, TSV2)를 전원전압으로 구동할 수 있다. 상기 전원전압으로 구동된 제 1 및 제 2 관통 비아(TSV1, TSV2)는 추가적인 전원 라인으로 활용될 수 있고, 상기 제 2 채널(CH2)이 활성화되어 데이터 입출력 동작을 수행할 때, 상기 제 3 및 제 4 관통 비아(TSV3, TSV4)와 연결되는 복수의 전송 회로(TX) 및 수신 회로(RX)로 추가적인 전원을 제공할 수 있다.
상기 제 3 및 제 4 관통 비아(TSV3, TSV4)와 연결되는 복수의 전송 회로(TX)는 상기 제 2 채널 인에이블 신호(ACH<2>)에 기초하여 상기 제 3 및 제 4 관통 비아(TSV3, TSV4)로 데이터를 전송하거나 상기 제 3 및 제 4 관통 비아(TSV3, TSV4)를 전원전압으로 구동할 수 있다. 상기 제 3 및 제 4 관통 비아(TSV3, TSV4)와 연결되는 복수의 전송 회로(TX)는 상기 제 2 채널 인에이블 신호(ACH<2>)가 인에이블되었을 때 상기 제 1 내지 제 4 칩(710, 720, 730, 740)으로부터 출력되는 데이터에 기초하여 상기 제 3 및 제 4 관통 비아(TSV3, TSV4)를 구동할 수 있고, 상기 제 2 채널 인에이블 신호(ACH<2>)가 디스에이블되었을 때 상기 제 3 및 제 4 관통 비아(TSV3, TSV4)를 전원전압으로 구동할 수 있다. 상기 전원전압으로 구동된 제 3 및 제 4 관통 비아(TSV3, TSV4)는 추가적인 전원 라인으로 활용될 수 있고, 상기 제 1 채널(CH1)이 활성화되어 데이터 입출력 동작을 수행할 때, 상기 제 1 및 제 2 관통 비아(TSV1, TSV2)와 연결되는 복수의 전송 회로(TX) 및 수신 회로(RX)로 추가적인 전원을 제공할 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 장치(8)의 일부 구성을 상세하게 보여주는 도면이다. 도 8에서, 상기 반도체 장치(8)는 제 1 칩(810) 및 제 2 칩(820)을 포함하고, 제 1 채널(CH1) 및 제 2 채널(CH2)을 포함할 수 있다. 가로 점선을 기준으로 하부는 제 1 칩(810)의 구성을 보여주고, 상부는 제 2 칩(820)의 구성을 보여줄 수 있다. 세로 점선을 기준으로 좌측은 제 1 채널(CH1)의 구성을 보여주고, 우측은 제 2 채널(CH2)의 구성을 보여줄 수 있다. 상기 제 1 및 제 2 칩(810, 820)은 상기 제 1 및 제 2 칩(810, 820)을 연결하는 제 1 관통 비아(TSV1)를 포함할 수 있고, 상기 제 1 및 제 2 칩(810, 820)은 상기 제 1 관통 비아(TSV1)를 구동하기 위한 제 1 전송 회로(811, 821)를 포함할 수 있다. 상기 제 1 및 제 2 칩(810, 820)은 상기 제 1 및 제 2 칩(810, 820)을 연결하는 제 2 관통 비아(TSV2)를 포함할 수 있고, 상기 제 1 및 제 2 칩(810, 820)은 상기 제 2 관통 비아(TSV2)를 구동하기 위한 제 2 전송 회로(812, 822)를 포함할 수 있다. 상기 제 1 관통 비아(TSV1)는 제 1 채널(CH1)의 데이터 라인일 수 있고, 상기 제 2 관통 비아(TSV2)는 제 2 채널(CH2)의 데이터 라인일 수 있다.
상기 제 1 전송 회로(811, 821)는 상기 제 1 채널(CH1)이 활성화되었을 때 상기 제 1 관통 비아(TSV1)를 통해 데이터가 전송될 수 있도록 상기 제 1 전송 신호(DI1)에 기초하여 상기 제 1 관통 비아(TSV1)를 각각 구동할 수 있다. 상기 제 1 전송 회로(811, 821)는 상기 제 1 채널(CH1)이 비활성화되었을 때 상기 제 1 관통 비아(TSV1)를 전원전압으로 구동할 수 있다. 상기 제 1 전송 회로(811, 821)는 전송 제어 회로(831, 833) 및 전송 드라이버(841, 843)를 각각 포함할 수 있다. 상기 전송 제어 회로(831, 833)는 제 1 전송 신호(DI1), 보조 전원 제어신호(SPC) 및 제 1 채널 인에이블 신호(ACH<1>)를 수신할 수 있다. 상기 전송 제어 회로(831, 833)는 상기 제 1 채널 인에이블 신호(ACH<1>)에 따라 상기 제 1 전송 신호(DI1) 및 상기 보조 전원 제어신호(SPC) 중 하나에 기초하여 구동 제어신호(UP<1>, DN<1>)을 생성할 수 있다. 상기 전송 제어 회로(831, 833)는 상기 제 1 채널 인에이블 신호(ACH<1>)가 인에이블되었을 때 상기 제 1 전송 신호(DI1)에 기초하여 상기 구동 제어신호(UP<1>, DN<1>)를 생성할 수 있다. 상기 제 1 전송 제어 회로(831, 833)는 상기 제 1 채널 인에이블 신호(ACH<1>)가 디스에이블되었을 때 상기 보조 전원 제어신호(SPC)에 기초하여 상기 구동 제어신호(UP<1>, DN<1>)를 생성할 수 있다. 상기 전송 제어 회로(831, 833)는 출력 인에이블 신호(OE)를 각각 더 수신할 수 있다. 상기 전송 드라이버(841, 843)는 상기 구동 제어신호(UP<1>, DN<1>)에 기초하여 상기 제 1 관통 비아(TSV1)를 각각 구동할 수 있다. 상기 구동 제어신호는 풀업 신호(UP<n>) 및 풀다운 신호(DN<n>)를 포함할 수 있고, 상기 전송 드라이버(841, 843)는 풀업 드라이버(841-1, 843-1) 및 풀다운 드라이버(841-2, 843-2)를 각각 포함할 수 있다. 상기 풀업 드라이버(841-1, 843-1)는 상기 풀업 신호(UP<1>)가 인에이블되었을 때 상기 제 1 관통 비아(TSV1)를 제 1 전원전압(VDD)으로 구동하고, 상기 풀다운 드라이버(841-2, 843-2)는 상기 풀다운 신호(DN<1>)가 인에이블되었을 때 상기 제 1 관통 비아(TSV1)를 제 2 전원전압(VSS)으로 구동할 수 있다.
상기 제 2 전송 회로(812, 822)는 상기 제 2 채널(CH2)이 활성화되었을 때 상기 제 2 관통 비아(TSV2)를 통해 데이터가 전송될 수 있도록 상기 제 2 전송 신호(DI2)에 기초하여 상기 제 2 관통 비아(TSV2)를 구동할 수 있다. 상기 제 2 전송 회로(812, 822)는 상기 제 2 채널(CH2)이 비활성화되었을 때 상기 제 2 관통 비아(TSV2)를 전원전압으로 구동할 수 있다. 상기 제 2 전송 회로(812, 822)는 전송 제어 회로(832, 834) 및 전송 드라이버(842, 844)를 각각 포함할 수 있다. 상기 전송 제어 회로(832, 834)는 제 2 전송 신호(DI2), 상기 보조 전원 제어신호(SPC) 및 제 2 채널 인에이블 신호(ACH<2>)를 각각 수신할 수 있다. 상기 전송 제어 회로(832, 834)는 상기 제 2 채널 인에이블 신호(ACH<2>)에 따라 상기 제 2 전송 신호(DI2) 및 상기 보조 전원 제어신호(SPC) 중 하나에 기초하여 구동 제어신호(UP<2>, DN<2>)을 생성할 수 있다. 상기 전송 제어 회로(832, 834)는 상기 제 2 채널 인에이블 신호(ACH<2>)가 인에이블되었을 때 상기 제 2 전송 신호(DI2)에 기초하여 상기 구동 제어신호(UP<2>, DN<2>)를 각각 생성할 수 있다. 상기 전송 제어 회로(832, 834)는 출력 인에이블 신호(OE)를 각각 더 수신할 수 있다. 상기 전송 제어 회로(832, 834)는 상기 제 2 채널 인에이블 신호(ACH<2>)가 디스에이블되었을 때 상기 보조 전원 제어신호(SPC)에 기초하여 상기 구동 제어신호(UP<2>, DN<2>)를 각각 생성할 수 있다. 상기 전송 드라이버(842, 844)는 상기 구동 제어신호(UP<2>, DN<2>)에 기초하여 상기 제 2 관통 비아(TSV2)를 각각 구동할 수 있다. 상기 구동 제어신호는 풀업 신호(UP<2>) 및 풀다운 신호(PD<2>)를 각각 포함할 수 있고, 상기 전송 드라이버(842, 844)는 풀업 드라이버(842-1, 844-1) 및 풀다운 드라이버(842-2, 844-2)를 각각 포함할 수 있다. 상기 풀업 드라이버(842-1, 844-1)는 상기 풀업 신호(UP<2>)가 인에이블되었을 때 상기 제 2 관통 비아(TSV2)를 제 1 전원전압(VDD)으로 구동하고, 상기 풀다운 드라이버(842-2, 844-2)는 상기 풀다운 신호(DN<2>)가 인에이블되었을 때 상기 제 2 관통 비아(TSV2)를 제 2 전원전압(VSS)으로 구동할 수 있다.
상기 반도체 장치(8)는 활성화된 채널에서 관통 비아를 통해 전송 신호가 전송되도록 하고, 비활성화된 채널에서 관통 비아를 전원전압으로 구동시킬 수 있다. 따라서, 비활성화된 채널의 관통 비아를 통해 전원전압 단자로 추가적인 전원이 공급될 수 있고, 상기 반도체 장치(8)의 전원 분배 네트워크 특성이 향상될 수 있다. 또한, 비활성화된 채널의 관통 비아를 통해 전원 분배 네트워크 특성이 향상되어 활성화된 채널은 보다 정확하고 신뢰성 있는 신호 전송을 수행할 수 있다.
도 9는 도 8에 도시된 전송 제어 회로(831)의 구성을 보여주는 도면이다. 상기 전송 제어 회로(833)는 도 9에 도시된 상기 전송 제어 회로(831)와 실질적으로 동일한 구성을 가질 수 있고, 상기 전송 제어 회로(832, 834)도 제 1 채널 인에이블 신호(ACH<1>) 대신 제 2 채널 인에이블 신호(AHC<2>)를 수신하는 점을 제외하고 상기 전송 제어 회로(831)와 실질적으로 동일한 구성을 가질 수 있다. 도 9에서, 상기 전송 제어 회로(831)는 멀티플렉서(910), 드라이버 인에이블 회로(920) 및 구동 제어신호 생성 회로(930)를 포함할 수 있다. 상기 멀티플렉서(910)는 상기 제 1 채널 인에이블 신호(ACH1), 제 1 전송 신호(DI1) 및 상기 보조 전원 제어신호(SPC)를 수신하고, 상기 제 1 채널 인에이블 신호(ACH1)에 기초하여 상기 제 1 전송 신호(DI1) 및 상기 보조 전원 제어신호(SPC) 중 하나를 출력할 수 있다.
상기 드라이버 인에이블 회로(920)는 상기 제 1 채널 인에이블 신호(ACH<1>) 및 출력 인에이블 신호(OE)를 수신할 수 있다. 상기 드라이버 인에이블 회로(920)는 낸드 게이트(921)를 포함할 수 있다. 상기 낸드 게이트(921)는 상기 제 1 채널 인에이블 신호(ACH<1>) 및 상기 출력 인에이블 신호(OE)에 기초하여 드라이버 인에이블 신호(ENTX<1>)를 생성할 수 있다. 상기 드라이버 인에이블 회로(920)는 상기 제 1 채널 인에이블 신호(ACH<1>)가 하이 레벨로 인에이블되었을 때 상기 출력 인에이블 신호(OE)에 기초하여 상기 전송 인에이블 신호(ENTX<1>)를 하이 레벨로 인에이블 시킬 수 있다. 상기 드라이버 인에이블 회로(920)는 상기 제 1 채널 인에이블 신호(ACH<1>)가 로우 레벨로 디스에이블되었을 때, 상기 출력 인에이블 신호(OE)에 무관하게 상기 전송 인에이블 신호(ENTX<1>)를 하이 레벨로 인에이블시킬 수 있다.
상기 구동 제어신호 생성 회로(930)는 상기 멀티플렉서(910)의 출력 및 상기 드라이버 인에이블 신호(ENTX<1>)에 기초하여 상기 구동 제어신호(UP<1>, DN<1>)를 생성할 수 있다. 상기 구동 제어신호 생성 회로(930)는 낸드 게이트(931), 인버터(932) 및 앤드 게이트(933)를 포함할 수 있다. 상기 낸드 게이트(931)는 상기 멀티플렉서(910)의 출력 및 상기 드라이버 인에이블 신호(ENTX<1>)를 수신하여 상기 풀업 신호(UP<1>)를 생성할 수 있다. 상기 인버터(932)는 상기 멀티플렉서(910)의 출력을 반전시켜 출력할 수 있다. 상기 앤드 게이트(933)는 상기 인버터(932)의 출력 및 상기 드라이버 인에이블 신호(ENTX<1>)를 수신하여 상기 풀다운 신호(DN<1>)를 생성할 수 있다.
상기 전송 제어 회로(831) 및 전송 회로(811)는 다음과 같이 동작할 수 있다. 상기 제 1 채널 인에이블 신호(ACH<1>)가 하이 레벨로 인에이블되었을 때 상기 멀티플렉서(910)는 제 1 전송 신호(DI1)를 출력할 수 있다. 상기 드라이버 인에이블 회로(920)는 상기 출력 인에이블 신호(OE)가 로우 레벨로 인에이블될 때 상기 전송 인에이블 신호(ENTX<1>)를 하이 레벨로 인에이블시킬 수 있다. 상기 구동 제어신호 생성 회로(930)는 상기 전송 인에이블 신호(ENTX<1>)가 인에이블되었을 때 상기 멀티플렉서(910)로부터 출력된 상기 제 1 전송 신호(DI1)에 기초하여 풀업 신호(UP<1>) 및 풀다운 신호(DN<1>)를 인에이블시킬 수 있다. 상기 제 1 전송 신호(DI1)가 하이 레벨일 때 상기 풀업 신호(UP<1>)가 로우 레벨로 인에이블될 수 있고, 상기 풀다운 신호(DN<1>)가 로우 레벨로 디스에이블될 수 있다. 상기 전송 드라이버(841)의 풀업 드라이버(841-1)는 상기 풀업 신호(UP<1>)에 기초하여 상기 제 1 관통 비아(TSV1)를 제 1 전원전압(VDD)으로 구동하고, 하이 레벨의 제 1 전송 신호(DI1)가 상기 제 1 관통 비아(TSV1)를 통해 전송될 수 있다. 상기 제 1 전송 신호(DI1)가 로우 레벨일 때 상기 풀다운 신호(DN<1>)가 하이 레벨로 인에이블될 수 있고, 상기 풀업 신호(UP<1>)가 하이 레벨로 디스에이블될 수 있다. 상기 전송 드라이버(841)의 풀다운 드라이버(841-2)는 상기 풀다운 신호(DN<1>)에 기초하여 상기 제 1 관통 비아(TSV1)를 제 2 전원전압(VSS)으로 구동하고, 로우 레벨의 제 1 전송 신호(DI1)가 상기 제 1 관통 비아(TSV1)를 통해 전송될 수 있다.
상기 제 1 채널 인에이블 신호(ACH<1>)가 로우 레벨로 디스에이블되었을 때 상기 멀티플렉서(910)는 보조 전원 제어신호(SPC)를 출력하고, 상기 드라이버 인에이블 회로(920)는 상기 출력 인에이블 신호(OE)와 무관하게 상기 전송 인에이블 신호(ENTX<1>)를 인에이블시킬 수 있다. 상기 구동 제어신호 생성 회로(930)는 상기 보조 전원 제어신호(SPC)에 기초하여 상기 풀업 신호(UP<1>) 및 상기 풀다운 신호(DN<1>) 중 하나를 인에이블시킬 수 있고, 상기 제 1 관통 비아(TSV1)는 상기 제 1 전원전압(VDD) 및 제 2 전원전압(VSS) 중 하나로 구동될 수 있다. 따라서, 상기 제 1 채널(CH1)이 비활성화되었을 때 상기 제 1 관통 비아(TSV1)는 추가적인 전원 라인으로 활용될 수 있고, 활성화된 제 2 채널(CH2)에서는 보다 정확하고 신뢰성 있는 데이터 입출력 동작이 수행될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 제 1 칩과 제 2 칩을 연결하는 노멀 관통 비아 및 리던던시 관통 비아; 및
    상기 노멀 관통 비아에 결함이 존재할 때 상기 노멀 관통 비아를 통해 전송되도록 할당된 전송 신호를 상기 리던던시 관통 비아로 우회시키고, 상기 노멀 관통 비아에 결함이 존재하지 않을 때 상기 리던던시 관통 비아를 전원전압으로 구동하는 전송 회로를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 전송 회로는 관통 비아 결함 정보에 따라 상기 전송 신호 및 상기 보조 전원 제어신호 중 하나에 기초하여 구동 제어신호를 생성하는 리던던시 제어 회로; 및
    상기 구동 제어신호에 기초하여 상기 리던던시 관통 비아를 구동하는 전송 드라이버를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 리던던시 제어 회로는 전체 결함 정보에 기초하여 상기 전송 신호 및 상기 보조 전원 제어신호 중 하나를 출력하는 멀티플렉서;
    상기 전체 결함 정보에 기초하여 드라이버 인에이블 신호를 생성하거나 개별 결함 정보 및 출력 인에이블 신호에 기초하여 상기 드라이버 인에이블 신호를 생성하는 드라이버 인에이블 회로; 및
    상기 멀티 플렉서의 출력 및 상기 드라이버 인에이블 신호에 기초하여 풀업 신호 및 풀다운 신호를 생성하는 구동 제어신호 생성 회로를 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    전송 드라이버는 상기 풀업 신호에 기초하여 상기 리던던시 관통 비아를 제 1 전원전압으로 구동하는 풀업 드라이버; 및
    상기 풀다운 신호에 기초하여 상기 리던던시 관통 비아를 제 2 전원전압으로 구동하는 풀다운 드라이버를 포함하는 반도체 장치.
  5. 제 1 칩 및 제 2 칩을 연결하는 제 1 관통 비아, 제 2 관통 비아 및 리던던시 관통 비아; 및
    상기 제 1 및 제 2 관통 비아 중 어느 하나에 결함이 존재할 때 상기 제 2 관통 비아를 통해 전송되도록 할당된 제 2 전송 신호를 상기 리던던시 관통 비아로 우회시키고, 상기 제 1 및 제 2 관통 비아에 결함이 존재하지 않을 때 상기 리던던시 관통 비아를 전원전압을 구동하는 제 1 전송 회로를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 전송 회로는 관통 비아 결함 정보에 따라 상기 제 2 전송 신호 및 상기 보조 전원 제어신호 중 하나에 기초하여 구동 제어신호를 생성하는 리던던시 제어 회로; 및
    상기 구동 제어신호에 기초하여 상기 리던던시 관통 비아를 구동하는 전송 드라이버를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 리던던시 제어 회로는 전체 결함 정보에 기초하여 상기 제 2 전송 신호 및 상기 보조 전원 제어신호 중 하나를 출력하는 멀티플렉서;
    상기 전체 결함 정보에 기초하여 드라이버 인에이블 신호를 생성하거나 개별 결함 정보 및 출력 인에이블 신호에 기초하여 상기 드라이버 인에이블 신호를 생성하는 드라이버 인에이블 회로; 및
    상기 멀티 플렉서의 출력 및 상기 드라이버 인에이블 신호에 기초하여 풀업 신호 및 풀다운 신호를 생성하는 구동 제어신호 생성 회로를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    전송 드라이버는 상기 풀업 신호에 기초하여 상기 리던던시 관통 비아를 제 1 전원전압으로 구동하는 풀업 드라이버; 및
    상기 풀다운 신호에 기초하여 상기 리던던시 관통 비아를 제 2 전원전압으로 구동하는 풀다운 드라이버를 포함하는 반도체 장치.
  9. 제 5 항에 있어서,
    상기 제 1 관통 비아에 결함이 존재할 때 상기 제 1 관통 비아를 통해 전송되도록 할당된 제 1 전송 신호에 기초하여 상기 제 2 관통 비아를 구동하고, 상기 제 1 및 제 2 관통 비아에 결함이 존재하지 않을 때 상기 제 2 전송 신호에 기초하여 상기 제 2 관통 비아를 구동하는 제 2 전송 회로를 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 2 전송 회로는 관통 비아 결함 정보에 따라 상기 제 1 전송 신호 및 상기 제 2 전송 신호 중 하나에 기초하여 구동 제어 신호를 생성하는 전송 제어 회로; 및
    상기 구동 제어신호에 기초하여 상기 제 2 관통 비아를 구동하는 전송 드라이버를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 전송 제어 회로는 전체 결함 정보에 기초하여 상기 제 1 전송 신호 및 상기 제 2 전송 신호 중 하나를 출력하는 멀티플렉서;
    개별 결함 정보 및 출력 인에이블 신호에 기초하여 드라이버 인에이블 신호를 생성하는 드라이버 인에이블 회로; 및
    상기 멀티 플렉서의 출력 및 상기 드라이버 인에이블 신호에 기초하여 풀업 신호 및 풀다운 신호를 생성하는 구동 제어신호 생성 회로를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 전송 드라이버는 상기 풀업 신호에 기초하여 상기 제 2 관통 비아를 제 1 전원전압을 구동하는 풀업 드라이버; 및
    상기 풀다운 신호에 기초하여 상기 제 2 관통 비아를 제 2 전원전압으로 구동하는 풀다운 드라이버를 포함하는 반도체 장치.
  13. 제 1 채널에 구비되고, 제 1 칩 및 제 2 칩을 연결하는 제 1 관통 비아;
    상기 제 1 채널이 활성화되었을 때 상기 제 1 관통 비아를 제 1 전송 신호에 기초하여 구동하고, 상기 제 1 채널이 비활성화되었을 때 상기 제 1 관통 비아를 전원전압으로 구동하는 제 1 전송 회로;
    제 2 채널에 구비되고, 상기 제 1 칩 및 상기 제 2 칩을 연결하는 제 2 관통 비아; 및
    상기 제 2 채널이 활성화되었을 때 상기 제 2 관통 비아를 제 2 전송 신호에 기초하여 구동하고, 상기 제 2 채널이 비활성화되었을 때 상기 제 2 관통 비아를 전원전압으로 구동하는 제 2 전송 회로를 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 1 전송 회로는 제 1 채널 인에이블 신호에 따라 상기 제 1 전송 신호 및 보조 전원 제어신호 중 하나에 기초하여 구동 제어신호를 생성하는 제 1 전송 제어 회로; 및
    상기 구동 제어신호에 기초하여 상기 제 1 관통 비아를 구동하는 전송 드라이버를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 전송 제어 회로는 상기 제 1 채널 인에이블 신호에 기초하여 상기 제 1 전송 신호 및 상기 보조 전원 제어신호 중 하나를 출력하는 멀티플렉서;
    상기 제 1 채널 인에이블 신호 및 출력 인에이블 신호에 기초하여 드라이버 인에이블 신호를 생성하는 드라이버 인에이블 회로; 및
    상기 멀티플렉서의 출력 및 상기 드라이버 인에이블 신호에 기초하여 풀업 신호 및 풀다운 신호를 생성하는 구동 제어신호 생성 회로를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 전송 드라이버는 상기 풀업 신호에 기초하여 상기 제 1 관통 비아를 제 1 전원전압을 구동하는 풀업 드라이버; 및
    상기 풀다운 신호에 기초하여 상기 제 1 관통 비아를 제 2 전원전압으로 구동하는 풀다운 드라이버를 포함하는 반도체 장치.
  17. 제 13 항에 있어서,
    상기 제 2 전송 회로는 제 2 채널 인에이블 신호에 따라 상기 제 2 전송 신호 및 보조 전원 제어신호 중 하나에 기초하여 구동 제어신호를 생성하는 전송 제어 회로; 및
    상기 구동 제어신호에 기초하여 상기 제 2 관통 비아를 구동하는 전송 드라이버를 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 전송 제어 회로는 상기 제 2 채널 인에이블 신호에 기초하여 상기 제 2 전송 신호 및 상기 보조 전원 제어신호 중 하나를 출력하는 멀티플렉서;
    상기 제 2 채널 인에이블 신호 및 출력 인에이블 신호에 기초하여 드라이버 인에이블 신호를 생성하는 드라이버 인에이블 회로; 및
    상기 멀티플렉서의 출력 및 상기 드라이버 인에이블 신호에 기초하여 풀업 신호 및 풀다운 신호를 생성하는 구동 제어신호 생성 회로를 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 전송 드라이버는 상기 풀업 신호에 기초하여 상기 제 2 관통 비아를 제 1 전원전압을 구동하는 풀업 드라이버; 및
    상기 풀다운 신호에 기초하여 상기 제 2 관통 비아를 제 2 전원전압으로 구동하는 풀다운 드라이버를 포함하는 반도체 장치.
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