KR20190002278A - 핀 커패시턴스를 감소시키는 제어 스위치를 포함하는 반도체 장치 - Google Patents

핀 커패시턴스를 감소시키는 제어 스위치를 포함하는 반도체 장치 Download PDF

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KR20190002278A
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스넝 마
친-티엔 치우
치-친 랴오
예 바이
야저우 장
옌원 바이
양밍 류
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샌디스크 인포메이션 테크놀로지 (상하이) 컴퍼니, 리미티드
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Abstract

본 발명은 반도체 다이의 스택 중의 반도체 다이를 인에이블링하여 신호를 송신하거나 수신하고, 아울러 다이 스택 중의 나머지의 다이를 전기적으로 절연시키는 제어 스위치를 포함하는 반도체 장치를 개시한다. 다이 스택 중의 인에이블링되지 않은 반도체 다이를 전기적으로 절연시켜, 기생 핀 커패시턴스를 감소시키거나 방지한다.

Description

핀 커패시턴스를 감소시키는 제어 스위치를 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING CONTROL SWITCHES TO REDUCE PIN CAPACITANCE}
본 기술은 핀 커패시턴스(pin capacitance)를 감소시키는 제어 스위치를 포함하는 반도체 장치에 관한 것이다.
휴대용 소비 전자 장치의 수요의 급증함에 따라 대용량 저장 장치에 대한 수요가 증가하고 있다. 비휘발성 반도체 메모리 장치(예컨대 플래시 메모리 카드)는 디지털 정보 저장 및 교환에 대한 나날이 증가하는 수요를 충족시키기 위해 널리 사용되고 있다. 이들의 휴대성, 다기능성 및 견고한 다자인, 및 높은 신뢰성과 대용량으로 인해 이러한 메모리 장치는 디지털 카메라, 디지털 뮤직 플레이어, 비디오 게임 제어기, 개인용 정보 단말기(PDA), 및 휴대 전화 등 많은 전자 장치에 이상적이다.
다양한 패키징 구성이 알려져 있지만, 일반적으로 플래시 메모리 카드는 시스템 인 패키지(SiP, system in package) 또는 멀티칩 모듈(MCM, multipip module)로 제조되고, 여기서 복수의 다이(die)는 소형 풋 프린트(footprint) 기판에 장착되고 서로 연결된다. 기판은 전체적으로 일측 또는 양측이 식각된 도전층을 구비하는 강성 유전체 베이스를 포함할 수 있다. 전기적 연결은 다이와 (하나 또는 복수의) 도전층 사이는 전기적으로 연결되고, (하나 또는 복수의) 도전층은 다이를 호스트(host) 장치에 연결시키기 위한 전기 리드선(electric lead) 구조를 제공한다. 일단 다이와 기판 사이가 전기적 연결되면, 어셈블리는 보호성 패키지를 제공하는 몰드 화합물(mold compound)에 전형적으로 매입된다.
패키지 풋 프린트(footprint)를 가장 효율적으로 사용하기 위해, 기판에 반도체 다이를 상하로 적층시키는 것이 알려져있다. 반도체 다이의 본드 패드에 대한 액세스(access)를 제공하기 위해, 다이는 적층되거나, 인접한 다이 사이에 간격층을 이용하여 서로를 완전히 덮거나, 오프셋(offset)를 이용한다. 오프셋 구성에서, 다이를 다른 하나의 다이의 최상부에 적층시켜 하부 다이의 본드 패드가 노출되도록 한다. 그 후, 예를 들어 스택 중의 각 다이의 대응되는 다이 패드에 와이어 본드의 수직 컬럼(vertical column)을 사용하여, 다이를 서로 와이어 본딩시키고 기판에 와이어 본딩시킨다. 예를 들어, 스택 중의 다이의 모든 다이 본드 패드에, 와이어 본드의 수직 컬럼을 사용하여 스택 중의 각 다이의 핀(P0)을 서로 와이어 본딩시키고 기판에 와이어 본딩시키고, 스택 중의 각 다이의 핀(P1)을 서로 와이어 본딩시키고 기판에 와이어 본딩시키는 등이다.
통상적으로, 제어기 다이를 통해 신호를 특정된 다이의 특정된 핀에 송신하고, 제어기 다이는 선택된 와이어 본드의 수직 컬럼을 따라 신호를 다이 스택에 송신하여, 스택 중의 모든 다이의 대응되는 핀이 신호를 수신하도록 한다. 제어기는 칩 인에이블(enable) 신호를 더 송신하고, 이는 다이 스택 중의 다이의 하나를 인에이블링하고, 스택 중의 다른 모든 다이는 대기를 유지하여 신호가 인에이블링된 다이의 선택된 핀에서만 통신하도록 한다.
상기 통상적인 반도체 장치의 구조 및 작동에 대한 하나의 문제점은 대기 시에 수신한 신호의 다이 스택의 핀은 "핀 커패시턴스”라고도 지칭하는 기생 커패시턴스를 야기한다. 상기 핀 커패시턴스는 불필요한 전원 소모를 야기하고 입력/출력(I/O) 신호의 전송 속도를 제한한다. 현재 다이 스택 중의 다이의 개수가 지속적으로 증가함에 따라, 핀 커패시턴스와 관련된 문제는 점점 심각해지고 있다.
종합해보면, 하나의 예시에서, 본 기술은 반도체 장치에 관한 것으로 복수의 반도체 적층된 다이 및 복수의 제어 스위치를 포함하고, 상기 복수의 적층된 반도체 다이의 각각의 반도체 다이는 복수의 다이 본드 패드를 포함하며, 상기 복수의 제어 스위치는 제어 스위치의 제1그룹, 제1제어 트레이스(trace), 제어 스위치의 제2그룹 및 제2제어 트레이스를 포함하고, 상기 제어 스위치의 제1그룹은 상기 복수의 반도체 다이 중 제1 반도체 다이에 전기적으로 연결되며, 상기 제1 제어 트레이스는 상기 제어 스위치의 제1 그룹과 관련되어, 상기 제1제어 트레이스를 전압이 통과하는지 여부에 따라, 상기 제어 스위치의 제1 그룹 중의 각 제어 스위치를 개방하거나 폐쇄하고, 상기 제어 스위치의 제2 그룹은 상기 복수의 반도체 다이 중의 제2 반도체 다이에 전기적으로 연결되며, 상기 제2 제어 트레이스는 상기 제어 스위치의 제2 그룹과 관련되어, 상기 제2제어 트레이스를 전압이 통과하는지 여부에 따라, 상기 제어 스위치의 제2 그룹 중의 각 제어 스위치를 개방하거나 폐쇄하는 복수의 제어 스위치를 포함하는 반도체 장치에 관한 것이다.
다른 하나의 예시에서, 본 기술은 반도체 장치에 관한 것으로, 기판, 복수의 반도체 다이, 상기 기판 상의 복수의 제어 스위치 및 복수의 제어 트레이스를 포함하고, 상기 기판은 복수의 접촉 패드를 포함하며, 상기 복수의 접촉 패드는 접촉 패드의 제1 그룹과 접촉 패드의 제2 그룹을 포함하며, 상기 복수의 반도체 다이는 상기 기판에 적층되고, 제1 반도체 다이는 상기 접촉 패드의 제1 그룹에 전기적으로 커플링되며, 제2 반도체 다이는 상기 접촉 패드의 제2 그룹에 전기적으로 커플링되고, 상기 복수의 제어 스위치는 상기 접촉 패드의 제1 그룹과 관련된 제어 스위치의 제1 그룹 및 상기 접촉 패드의 제2 그룹과 관련된 제어 스위치의 제2 그룹을 포함하며, 상기 복수의 제어 트레이스는 상기 기판에 위치하고 상기 제어 스위치의 제1 그룹과 관련된 제1 제어 트레이스 및 상기 기판에 위치하고 상기 제어 스위치의 제2 그룹과 관련된 제2 제어 트레이스를 포함한다.
또 다른 하나의 예시에서, 본 기술은 제어기 다이의 제어 하에서 동작하는 반도체 장치에 관한 것으로, 기판, 복수의 반도체 다이, 복수의 와이어 본드, 상기 기판 상의 복수의 제어 스위치 및, 복수의 제어 트레이스를 포함하고, 상기 기판은 복수의 접촉 패드를 포함하며, 상기 복수의 접촉 패드는 접촉 패드의 제1 그룹과 접촉 패드의 제2 그룹을 포함하고, 상기 복수의 반도체 다이는 상기 기판에 적층되며, 와이어 본드의 제1 그룹은 제1 반도체 다이를 상기 접촉 패드의 제1 그룹에 전기적으로 연결시키고, 와이어 본드의 제2 그룹은 제2 반도체 다이를 상기 접촉 패드의 제2 그룹에 전기적으로 연결시키며, 상기 복수의 제어 스위치는 상기 접촉 패드의 제1 그룹과 관련된 제어 스위치의 제1 그룹, 및 상기 접촉 패드의 제2 그룹과 관련된 제어 스위치의 제2 그룹을 포함하고, 상기 복수의 제어 트레이스는 상기 기판에 위치하고 상기 제어 스위치의 제1 그룹과 관련된 제1 제어 트레이스 및 상기 제어 스위치의 제2 그룹과 관련된 제2 제어 트레이스를 포함하며, 상기 제1 제어 트레이스 및 상기 제2 제어 트레이스는 상이한 시간에 상기 제어기로부터 칩 인에이블 신호를 수신하도록 구성되고, 상기 제1 제어 트레이스에서 상기 칩 인에이블 신호를 수신하면 상기 제어 스위치의 제1 그룹을 폐쇄시키고 상기 제1 반도체 다이를 인에이블링하며, 아울러 상기 제어 스위치의 제2 그룹이 개방을 유지하도록 구성되는 복수의 제어 트레이스를 포함한다.
또 다른 하나의 예시에서, 본 기술은 반도체 장치에 관한 것으로서, 기판 수단, 복수의 반도체 다이, 신호 스위칭 수단 및 신호 스위칭 제어 수단을 포함하고, 상기 기판 수단은 복수의 접촉 패드를 포함하며, 상기 복수의 접촉 패드는 접촉 패드의 제1 그룹과 접촉 패드의 제2 그룹을 포함하고, 상기 복수의 반도체 다이는 상기 기판 기구에 적층되며 제1 반도체 다이는 상기 접촉 패드의 제1 그룹에 전기적으로 커플링되며, 제2 반도체 다이는 상기 접촉 패드의 제2 그룹에 전기적으로 커플링되고, 상기 신호 스위칭 수단은 상기 접촉 패드의 제1 그룹과 관련된 신호 스위칭 수단의 제1 그룹, 및 상기 접촉 패드의 제2 그룹과 연결된 신호 스위칭 수단의 제2 그룹을 포함하며, 상기 신호 스위칭 제어 수단은 신호 스위칭 수단의 제1 그룹과 관련된 제1 신호 스위칭 제어 수단 및 상기 신호 스위칭 수단의 제2 그룹과 관련된 제2 신호 스위칭 제어 수단을 포함한다.
도1은 본 기술의 실시예에 따른 반도체 장치의 전체적인 제조 과정의 흐름도이다.
도2는 본 기술의 실시예에 따른 제조 과정에서의 제1 단계의 반도체 장치의 기판의 측면도이다.
도3은 본 기술의 실시예에 따른 제조 과정에서의 제2 단계의 반도체 장치의 기판의 평면도이다.
도4는 기판의 표면에 제어 스위치를 형성하는 단계202의 다른 세부사항을 도시한 흐름도이다.
도5a 내지 도5i는 제어 스위치가 제조의 각 단계에서의 측면도와 사시도이다.
도6은 본 기술의 실시예에 따른 제어 스위치를 포함하는 기판의 측면도이다.
도7은 본 기술의 반도체 장치에 사용되는 반도체 다이의 사시도이다.
도8은 본 기술의 실시예에 따른 기판에 장착된 복수의 반도체 다이의 측면도이다.
도9는 본 기술의 실시예에 따른 기판에 장착된 복수의 반도체 다이의 사시도이고, 제어 스위치를 도시한다.
도10은 도9와 유사한 사시도이지만, 본 기술의 실시예의 별도 와이어 본드에 따라, 별도 와이어 본드를 형성하여 반도체 다이를 기판에 와이어 본딩시키는 것을 더 도시한다.
도11은 도9와 유사한 측면도이지만, 본 기술의 실시예의 별도 와이어 본드에 따라, 별도 와이어 본드를 형성하여 반도체 다이를 기판에 와이어 본딩시키는 것을 더 도시한다.
도12는 본 기술의 실시예에 따른 완성된 반도체 장치의 측면도이다.
도13은 본 기술의 실시예의 작동을 도시하는 회로도이다.
도14는 인터페이스 칩에 집적된 제어 스위치를 포함하는 본 기술의 대체 가능한 실시예의 사시도이다.
도15는 도14의 실시예의 작동을 도시하는 회로도이다.
도16은 인터페이스 칩 및 한 쌍의 다이 스택을 포함하는 본 기술의 다른 대체 가능한 실시예의 측면도이다.
도17 내지 도22는 블록의 노출된 가장자리에 제어 스위치를 구비하는 반도체 다이의 블록을 포함하는 본 기술의 또 다른 대체 가능한 실시예를 도시하는 사시도이다.
이하, 도면을 참조하여 본 기술을 설명하고, 이는 실시예에서, 반도체 다이의 스택 중의 반도체 다이를 인에이블링하여 신호를 송신하거나 수신하며, 아울러 다이 스택 중의 나머지의 다이를 전기적으로 절연시키는 제어 스위치를 포함하는 반도체 장치에 관한 것이다. 다이 스택 중의 인에이블링되지 않은 반도체 다이를 전기적으로 절연시켜, 기생 핀 커패시턴스를 감소시키거나 방지한다. 실시예에서, 제어 스위치는 다이 스택을 지지하는 기판의 초소형 전자 기계 시스템(MEMS; microelectromechanical system) 장치로 형성될 수 있다. 제어 스위치는 또한 반도체 다이의 3차원 블록의 측벽의 MEMS 장치로 형성될 수 있다. 다른 실시예에서, 제어 스위치는 인터페이스 칩의 집적 회로로 합병될 수 있다.
본 기술은 많은 상이한 형태로 실시될 수 있고, 여기에 언급된 실시예에 한정되는 것으로 이해하여서는 안된다. 반면, 이러한 실시예는 본 개시가 철저하고 완전하도록 제공되며, 본 기술을 본 기술분야의 통상의 기술자에게 완전히 전달할 것이다. 실제로, 본 기술은 첨부되는 청구범위에 의해 한정된 본 기술의 범위 및 사상에 포함되는 이러한 실시예의 다양한 대안 형태, 보정된 형태 및 등가물을 포함하도록 의도된다. 또한, 본 기술에 대한 하기 상세한 설명에서, 본 기술의 완전한 이해를 제공하기 위해 많은 구체적인 세부사항이 제시된다. 그러나, 본 기술은 이러한 구체적인 세부사항 없이도 실시될 수 있다는 것은 본 기술분야의 통상의 기술자에게 자명한 것이다.
본 명세서에서 사용될 수 있는 용어 "최상부"와 "저부", "상부"와 "하부", 및 "수직"과 "수평"은 예시적 및 서술적으로 설명하기 위한 목적일 뿐 본 기술의 설명을 한정하려는 것이 아니되, 참고된 사항은 위치와 방향에서 교환될 수 있기 때문이다. 이 외에, 본 명세서에서 사용되는 용어 "실질적으로", "유사" 및/또는 "약"은 지정된 사양 또는 파라미터가 주어진 적용에 대한 허용 가능한 제조 공차 내에서 변할 수 있다는 것을 의미한다. 하나의 실시 예에서, 허용 가능한 제조 공차는 ±0.25 %이다.
아래 도1 및 도4의 흐름도, 및 도2 ~ 도3 및 도5a 내지 도22의 평면도, 측면도 및 사시도를 참조하여 본 기술의 실시예를 설명한다. 도면은 별도의 반도체 장치(100) 및 그 일부분을 도시하나, 장치(100)는 규모의 경제성을 실현하기 위해 기판 패널의 복수의 다른 패키지와 일괄(batch) 처리될 수 있다는 것을 이해하여야 한다. 기판 패널의 장치(100)의 행 및 열의 개수는 변화 가능하다.
반도체 장치(100)의 제조를 위한 기판 패널은 복수의 기판(102)(다시, 도2 ~ 도3에서 이러한 기판을 도시함)으로 시작된다. 기판(102)은 인쇄 회로 기판(PCB), 리드 프레임 또는 테이프 자동화 접착(TAB) 테이프를 포함하는 다양한 상이한 칩 캐리어 매체일 수 있다. 기판(102)이 PCB일 경우, 도2에 도시된 바와 같이 기판은 최상부 도전층(105)과 저부 도전층(107)을 구비하는 코어(103)로 형성될 수 있다. 코어(103)는 예컨대 폴리이미드 라미네이트(polyimide laminate), FR4 및 FR5를 포함하는 에폭시 수지(epoxy resin), 비스말레이미드 트리아진(BT, bismaleimide triazine) 등 다양한 유전체 재료로 형성될 수 있다. 코어는 40 ㎛ 내지 200 ㎛ 사이의 두께를 구비할 수 있지만, 대체 가능한 실시예에서, 코어의 두께는 상기 범위 밖에서 변화할 수 있다. 대체 가능한 실시예에서, 코어(103)는 세라믹 또는 유기일 수 있다.
코어를 둘러싸는 도전층(105, 107)은 구리 또는 구리 합금, 구리 도금 또는 구리 합금 도금, 합금42(42Fe/58Ni), 구리 도금 스틸, 또는 기판 패널에 적용되는 다른 금속 또는 재료로 형성될 수 있다. 도전층은 약 10 ㎛ 내지 25 ㎛의 두께를 구비할 수 있지만, 대체 가능한 실시예에서, 층의 두께는 상기 범위를 벗어나 변화할 수 있다.
도1은 본 기술의 실시예에 따른 반도체 장치(100)의 제조 과정을 형성하기 위한 흐름도이다. 단계200에서, 기판(102)에서 통공(through-hole via)(104)을 한정하기 위하여, 제1 반도체 장치(100)의 기판(102)을 천공할 수 있다. 도시된 통공(104)은 예시적인 것이고, 기판(102)은 도면에 도시된 것보다 더 많은 통공(104)을 포함할 수 있으며, 이들은 도면에 도시된 것과 상이한 위치에 있을 수 있다. 다음으로, 단계202에서 도전 패턴을 최상부 도전층 및 저부 도전층 중 하나 또는 양자에 형성한다. 도2 및 도3에 도시된 바와 같이, (하나 또는 복수의) 도전 패턴은 전기 트레이스(106), 기판의 최상부 표면의 접촉 패드(109), 및 기판의 저부 표면의 접촉 패드(108)를 포함할 수 있다. 트레이스(106)와 접촉 패드(109, 108)(여기서 일부만 도면에 표기됨)는 예시적인 것이고, 기판(102)은 도시된 것보다 더 많은 트레이스 및/또는 접촉 패드를 포함할 수 있으며, 이들은 도면에 도시된 것과 상이한 위치에 있을 수 있다.
본 기술의 양태에 있어서, 단계202에서 기판의 표면에 복수의 제어 스위치(110)를 MEMS 장치로 한정할 수도 있다. 도3에 도시된 바와 같이 이러한 제어 스위치(110)는 도4의 흐름도 및 도5a 내지 도5i의 도면을 참조하여 더 상세히 설명된다. 실시예에서, 기판(102)에 형성된 각 접촉 패드(109)와 관련된 제어 스위치(110)가 존재한다. 기판(102)은 사용되지 않은(즉, 하기에 설명된 바와 같이, 반도체 다이에 와이어 본딩되지 않음) 접촉 패드(109)를 포함하는 것을 예기할 수 있다. 이러한 실시예에서, 반도체 다이에 와이어 본딩된 각 접촉 패드(109)와 관련된 제어 스위치(110)가 존재할 수 있다.
도2는 두 행의 접촉 패드(109) 및 관련된 두 행의 제어 스위치(110)를 도시하고, 이는 접촉 패드(109)와 제어 스위치(110) 사이가 일대일되는 대응성을 구비한다. 다른 실시예에서, 다양한 다른 구성으로 접촉 패드(109) 및 제어 스위치(110)를 제공할 수 있다. 하나의 예시에서, 하기에서 설명되는 바와 같이, 기판에 장착된 반도체 다이의 스택 중의 다이의 본드 패드와 같은 개수의 접촉 패드(109) 및 제어 스위치(110)가 존재한다. 이 밖에, 다른 실시예에서, 제어 스위치(110)는 관련된 접촉 패드(109)와 직접 인접할 필요가 없다.
도4의 흐름도를 참조하면, 단계250에서, 스위치(110)의 베이스층(120)은 도5a의 측면도에 도시된 바와 같이 도전 패턴에 한정된다. 상술한 바와 같이, 도전 패턴은 포토리소그래피(photolithographic) 방식으로 기판(102)의 표면의 금속층(105)에 형성될 수 있다. 단계252에서, 포토레지스트(photoresist)층(122)은 도5b의 측면도에 도시된 바와 같이 기판(102)의 베이스층(120)의 상부에 형성될 수 있다. 포토레지스트층(122)은 기판(102)의 전체 표면의 상부에 형성되거나, 기판(102)이 제어 스위치(110)를 포함할 영역에만 형성될 수 있다.
단계256에서, 포토레지스트층(122)(도5c)의 표면의 개구(125)를 한정하도록 포토레지스트의 부분을 식각하고, 단계258(도5d)에서 도전성 재료(126)(예컨대 구리 또는 구리 합금)로 상기 개구를 충진할 수 있다. 단계250에서, 최상부층(130)은 도5e의 측면도에 도시된 바와 같이 포토레지스트층(122)의 표면에 형성되어, 도전성 재료(126)의 부분을 연결할 수 있다. 단계264에서, 포토레지스트층(122)을 도5f의 측면도 및 도5g의 사시도에 도시된 바와 같이 화학적으로 제거한다.
도5f 내지 도5g에 도시된 바와 같이, 도전성 재료(126)의 부분(특히 도전성 재료 부분(126a))은 베이스층(120)의 부분(120a)과 접촉하도록 연장되지 않는다. 실시예에서, 부분(126a)의 단부는 부분(120a)의 상방향에서 1 ㎛ 내지 3 ㎛이격될 수 있다. 이는 스위치(110)의 가요성 캔틸레버(cantilever) 부분(133)을 한정한다. 실시예에서, 최상부층(130)은 기판(102)의 표면 상방향 5 ~ 10 ㎛에 위치할 수 있다.
도5a 내지 도5g는 단일 제어 스위치(110)를 도시하지만, 기판(102)의 표면의 모든 제어 스위치(110)는 상기 단계에서 동시에 일괄(batch) 처리될 수 있음을 이해하여야 한다. 도5g의 사시도에서 가장 잘 알 수 있듯이, 베이스층(120)의 부분(특히 부분(120b))은 복수의 스위치(110)를 통과하여 기판(102)의 표면 상방향의 최상부층(130)의 하방향에 현가될 수 있다.
후술하는 바와 같이, 부분(120b)은 모든 제어 스위치(110)를 활성화/비활성화하기 위한 제어 트레이스를 형성할 수 있고, 제어 트레이스(120b)는 모든 제어 스위치(110)를 통과해 진행한다. 특히, 전류가 특정된 방향에서 제어 트레이스(120b)를 통과해 진행하도록 하고, 트레이스(120b)와 캔틸레버 부분(133) 사이에 자기장을 생성한다. 캔틸레버 부분(133)은 가요성인 것이므로, 자기력은 캔틸레버 부분(133)을 트레이스(120)로 끌어 당겨, 도전성 재료 부분(126a)과 베이스 부분(120a) 사이의 접촉을 일으킴으로써, 제어 스위치(110)를 폐쇄시키고, 신호와 다른 전압이 스위치(110)를 통과하도록 허용한다.
도시된 실시예에서, 스위치가 비편중된(unbiased) 위치(즉, 제어 트레이스(120b)를 따른 전압이 없는 경우)에서 열림 상태에 있도록 부분(126a)과 부분(120a)은 이격된다. 대체 가능한 실시예에서, 부분(126a)이 비편중된 상태에서 부분(120a)에 인접하는 것을 예기할 수 있다. 상기 대체 가능한 실시예에서, 제어 스위치(110)는 비편중된 위치에서 폐쇄 상태에 있게 된다. 트레이스(120b)의 적절한 방향에 따른 전압은 캔틸레버 부분(133)을 편중(bias)시켜 제어 트레이스(120b)로부터 이탈하도록 하여, 제어 스위치(110)를 개방한다. 상기 대체 가능한 실시예에서, 하기에서 서술되는 스택 중의 하나의 다이를 인에이블링하는 칩 인에이블 신호를 트리거링(triggering)한다.
다시 도4의 흐름도를 참조하면, 제어 스위치(110)는 도5h의 측면도와 도5i의 사시도에 도시된 바와 같이 커버(136)에 캡슐화될 수 있다. 커버(136)는 예컨대 실리콘, 이산화규소 또는 일부 다른 유전체 재료와 같은 전기적 절연 재료로 형성될 수 있다. 접착제(예컨대 다이 부착 필름)를 사용하여 커버(136)를 기판(102)의 표면에 고정시킬 수 있다. 제어 스위치(110)의 부분(본 명세서에서 I/O 핀(138)이라고 지칭함)은 커버(136)의 외부로 연장된다. 제어 스위치의 제1측의 I/O 핀(138)은 접촉 패드(109)에 전기적으로 연결된다. 스위치의 제2측의 I/O 핀(138)은 기판(102)을 통하여 하기에서 설명되는 바와 같이 제어 다이에 전기적으로 연결되도록 라우팅(routing)된다.
하나의 실시예에서, 기판(102)은 기판의 단일 가장자리에 따라 하나의 행 또는 복수의 행의 접촉 패드(109) 및 제어 스위치(110)를 포함할 수 있다. 다른 실시예에서, 기판(102)의 상반되는 가장자리의 접촉 패드(109) 및 제어 스위치(110)의 행이 존재할 수 있다. 다른 실시예에서, 기판의 세 개의 가장자리 또는 모든 네 개의 가장자리 둘레에 접촉 패드(109) 및 제어 스위치(110)를 제공할 수 있다. 다른 실시예는 최상부 표면 및/또는 저부 표면의 상기 도전 패턴 이외에 내부 도전 패턴을 포함하는 다층 기판을 사용할 수 있다.
도3과 같은 도면은 이들과 관련된 접촉 패드(109)에 직접 인접한 제어 스위치(110)를 도시하지만, 기판(102)의 상부, 하부 및/또는 내부에 형성된 도전 패턴은 제어 스위치(110)가 기판(102) 상의 이와 관련된 접촉 패드(109)로부터 상기와 같이 이격되도록 허용할 수 있다는 것을 이해하여야 한다. 이러한 실시예에서, 제어 스위치(110)는 이와 관련된 접촉 패드(109)와 기판(102)의 동일한 표면에 있거나, 제어 스위치(110)와 이와 관련된 접촉 패드(109)는 기판(102)의 상반되는 표면에 있을 수 있다.
다양한 실시예에서, 완성된 반도체 장치는 BGA(Ball Grid Array) 패키지로 사용될 수 있다. 이러한 실시예에 있어서, 기판(102)의 하부 표면은 솔더볼(solder ball)을 수용하기 위한 접촉 패드(108)를 포함할 수 있다. 다양한 실시예에서, 완성된 반도체 장치(180)는 호스트 장치 내부에서 완성된 장치(180)를 제거 가능하게 커플링하기 위한 접촉 핑거(contact finger)를 포함하는 LGA(Land Grid Array) 패키지일 수 있다. 이러한 실시예에서, 하부 표면은 솔더볼을 수용하는 접촉 패드 대신 접촉 핑거를 포함할 수 있다. 기판(102)의 최상부 표면 및/또는 저부 표면의 도전 패턴은 예를 들어 다양한 포토리소그래피 공정과 같은 다양한 적절한 공정을 통해 형성될 수 있다.
다시 도1을 참조하면, 다음으로 단계204에서 기판(102)을 검사할 수 있다. 상기 단계는 자동 광학 검사(AOI, automatic optical inspection)를 포함할 수 있다. 일단 검사되면, 단계206에서 솔더 마스크(112)(도6)를 기판의 상부 표면 및/또는 하부 표면에 인가할 수 있다. 솔더 마스크를 인가한 후, 예컨대 단계208에서, 공지된 전기 도금 또는 박막 증착 공정을 통하여, Ni/Au, 합금42 등으로 접촉 패드 및 도전 패턴의 임의의 다른 피용접 영역을 도금할 수 있다. 다음으로 단계210에서, 기판(102)은 조작 테스트를 받을 수 있다. 상기 단계는 전술한 바와 같이 기판(102)에 형성된 제어 스위치(110) 중의 각각의 테스트를 포함할 수 있다. 단계212에서, 기판을 오염, 스크래치 및 변색을 검사하기 위한 예컨대 자동화 시각 검사(AVI, automated visual inspection) 및 최종 시각 검사(FVI, final visual inspection)를 포함하는 시각 검사로 검사할 수 있다. 이러한 단계에서 하나 또는 복수의 단계를 생략하거나 상이한 순서로 수행할 수 있다.
기판(102)이 검사(제어 스위치(110)의 작동을 포함)를 통과한다고 가정하면, 다음으로 단계214에서 수동(passive) 부재(114)(도3)를 기판(102)에 고정시킬 수 있다. 하나 또는 복수의 수동 부재는 예컨대 하나 또는 복수의 캐패시터(capacitor), 저항기 및/또는 인덕터(inductor)를 포함할 수 있고, 다른 부재도 예기할 수 있다. 도시된 수동 부재(114)는 단지 예시적인 것으로, 다른 실시예에서, 개수, 유형 및 위치는 변화할 수 있다.
단계220에서, 다음으로 복수의 반도체 다이를 기판(102)에 적층시킬 수 있다. 도7은 사용 가능한 반도체 다이(124)의 예시를 도시한다. 반도체 다이(124)는 예를 들어 NAND 플래시 메모리 다이와 같은 메모리 다이일 수 있지만, 다른 유형의 다이(124)를 사용할 수 있다. 이러한 다른 유형의 반도체 다이는 제어기 다이(예컨대 ASIC) 또는 RAM(예컨대 SDRAM)를 포함하지만 이에 한정되지 않는다. 반도체 다이(124)는 대체 가능하게 장치(100)를 스위치 또는 정류기(rectifier)와 같은 전력 반도체 장치로 형성할 수 있다.
각 반도체 다이(124)는 반도체 다이(124)의 가장자리(124a) 또는 근처에 형성된 복수의 다이 본드 패드(132)를 포함할 수 있다. 가장자리(124a)에 다이 본드 패드(132)를 형성하기 위하여, 웨이퍼의 표면에 웨이퍼 스크라이브 라인(scribe line)을 한정하여, 다이 본드 패드(132)를 횡방향 커팅(intersect)시킨다. 스크라이브 라인을 따라 웨이퍼를 다이싱(dicing)할 경우, 각 반도체 다이의 다이 본드 패드를 통과하여 절단하여, 다이 본드 패드(132)가 반도체 다이(124)의 가장자리에서 정지하도록 한다, 스크라이브 라인은 대체 가능하게 다이 본드 패드(132)의 풋 프린트 외부에 형성될 수 있고, 이 경우, 웨이퍼를 다이싱할 경우, 다이 본드 패드는 가장자리(124a)에서 약간 이격될 수 있다.
실시예에서, 각 다이 본드 패드(132)는 약 70 ㎛의 길이와 폭을 구비할 수 이지만, 다른 실시예에서 길이와 폭은 비례하거나 비례하지 않게 변화될 수 있다. 도7에 도시된 것보다 더 많은 다이 본드 패드(132)가 존재할 수 있고, 다른 실시예에서 반도체 다이(124)의 하나 이상의 가장자리를 따라 다이 본드 패드를 형성할 수 있다. 예를 들어 연마 전 스텔스 다이싱(stealth dicing before grinding), 톱질, 레이저 또는 워터 제트 커팅(waterjet cutting) 등 방법을 포함하는 다양한 다이싱 기술 중 임의의 기술을 통하여 반도체 다이(124)를 웨이퍼로부터 다이싱할 수 있다. 연마 전 스텔스 다이싱 단계에서, 레이저는 웨이퍼의 표면의 하방에 핀포인트 홀(pinpoint hole)을 형성하고, 상기 홀은 크랙을 야기하며, 웨이퍼를 정확하게 다이싱하기 위하여 크랙은 예를 들어 웨이퍼 백 그라인딩(backgrinding) 단계에서 웨이퍼의 상부 표면 및 하부 표면에 전파된다. 다른 실시예에서 다른 방법을 통해 웨이퍼를 다이싱하여 반도체 다이(124)를 제조할 수 있다는 것을 이해하여야 한다.
복수의 반도체 다이(124)를 포함하는 경우, 반도체 다이(124)는 도8에 도시된 바와 같은 다이 스택(140)을 형성하기 위해 오프셋 계단식 구성으로 상하 적층될 수 있다. 도8 내지 도11의 스택(140) 중의 다이(124)의 개수는 단지 예시적인 것으로, 실시예는 스택(140) 중의 예컨대 1개, 2개, 4개, 8개, 16개, 32개 또는 64개의 다이인 상이한 개수의 반도체 다이를 포함할 수 있다. 다른 실시예에서, 다른 개수의 다이가 존재할 수 있다. 하나 이상의, 상반되는 방향에서 계단식으로 교번 적층되는 스택을 구비하는 다이 스택(140)이 존재할 수 있다, 이러한 실시예에서, 스택 사이에 인터포저(interposer)층(미도시)을 제공하여, 인접한 다이 스택의 다이 본드 패드를 전기적으로 연결할 수 있다. 하기에서 설명되는 바와 같이, 도16은 기판(102)에 서로 마주하는 두 개의 분리된 다이 스택을 구비하는 다른 실시예를 도시한다.
다이 부착 필름을 사용하여 다이를 기판에 및/또는 서로에 고정시킬 수 있다. 하나의 예시로서, 다이 부착 필름은 B단계로 경화시켜 다이(124)를 스택(140)에 초보적으로 고정시킨 후, 다이(124)를 스택(140)에 영구적으로 고정시키도록 최종 C단계로 경화시킨다.
단계224에서, 다이 스택(140) 중의 반도체 다이는 서로 전기적으로 연결되면서 기판(102)에 전기적으로 연결될 수 있다. 본 기술의 일면에 따르면, 스택(140) 중의 각 반도체 다이(124)의 각 접촉 패드(132)는 별도로 기판(102)의 대응되는 접촉 패드(109)에 와이어 본딩된다. 도9는 스택(140) 중 네 개의 반도체 다이(124)를 포함하는 반도체 장치(100)의 실시예의 사시도이다. 언급된 바와 같이, 예시를 통하여 네 개의 다이를 도시하고, 다른 실시예에서, 다이 스택(104)는 더 많거나 더 적은 다이를 포함할 수 있다.
도9에 도시된 바와 같이, 다이 스택(140) 중의 각 다이 본드 패드(132)에 있어서, 기판(102)의 분리된 접촉 패드(109)가 존재하고, 각 접촉 패드(109)는 관련된 제어 스위치(110)를 포함한다. 언급된 바와 같이, 각 제어 스위치(110)는 접촉 패드(109)에 연결된 제1 I/O 핀(스위치의 일측에 있음), 및 하기에서 설명되는 제어기 다이(15)까지 기판(102)을 라우팅 통과하는 통공에서 정지하는 제2 I/O 핀(스위치의 상반되는 측에 있음)을 구비하도록 도시된다. 각 행의 제어 스위치(110)는 제어 행의 스위치를 통과하는 제어 트레이스(120b)(상술한 바와 같음)를 더 구비한다. 제어 트레이스(120b) 중 각 행은 일단을 제어 트레이스 접촉 패드(109a, 109b, 109c, 109d)에 고정시킨다. 나아가 제어 트레이스 접촉 패드(109a, 109b, 109c, 109d)는 하기에서 설명되는 와이어 본드를 통하여 제어기 다이에 순서대로 전기적으로 연결된다. 제어 트레이스 접촉 패드(109a, 109b, 109c, 109d)의 대안으로, 상응한 제어 트레이스(120b)는 기판(102)을 라우팅 통과하여 기판(102)의 하부 표면의 접촉 패드(108)의 상이한 솔더볼에 연결된다. 이러한 솔더볼 연결은 나아가 제어기 다이에 전기적으로 연결된다.
도9의 반도체 장치(100)는 도10의 사시도 및 도11의 측면도에 도시된 바와 같이 와이어 본딩될 수 있다. 일반적으로, 와이어 본드 캐피러리(capillary)(미도시)를 통해 도전 범프(bump)(142)를 다이 본드 패드(132)에 침적(deposit)시킬 수 있다. 전자 화염 멸화(electronic flame off, EFO)를 통하여, 와이어 본드 캐피러리는 와이어 본드 캐피러리 내부의 와이어의 팁(tip)에 용융된 볼을 형성할 수 있다. 다음, 상기 용융된 볼을 상승된 온도와 초음파 진동을 사용하여 다이 본드 패드(132)에 가압하여 도전 범프(142)를 형성한다. 다음 와이어 본드 캐피러리는 와이어를 송출하여 도전 범프(142)(및 상부에 도전 범프(142)를 형성한 다이 본드 패드(132))를 기판(102)의 접촉 패드(109)에 전기적으로 연결시켜, 도10과 도11에 도시된 독립적인 와이어 본드(144)를 형성할 수 있다.
도10에 도시된 바와 같이, 와이어 본드(144)는 각 다이 본드 패드(132)를 상응한 접촉 패드(109)에 전기적으로 연결시킨다. 스택 중의 최하부의 다이(124)의 다이 본드 패드(132)는 기판의 접촉 패드(109)의 제1행에 와이어 본딩된다. 이어서 스택 중의 다음 인접한 다이(124)의 다이 본드 패드(132)는 접촉 패드(109)의 다음 행에 와이어 본딩되며, 이와 같은 방법으로 스택(140) 중의 모든 다이의 접촉 패드(132)가 기판(102)의 접촉 패드(109)에 와이어 본딩될 때까지 계속된다.
도9 내지 도11에 도시된 실시예에서, 스택(140) 중의 각 반도체 다이(124)에 있어서, 접촉 패드(109)의 분리된 행이 존재한다. 그러나, 언급된 바와 같이, 다양한 패턴(또한 도9 및 도10에 도시된 바와 같이, 직선 행이거나 각 다이는 하나의 행일 필요가 없음) 중 어느 하나로 기판(102)의 접촉 패드(109) 및 제어 스위치(110)를 설치할 수 있다. 그러나, 실시예에서, 동일한 다이(124)의 모든 접촉 패드(109)에 와이어 본딩되어 제어 스위치(110)를 단일, 공통의 제어 트레이스(120b)에 연결시키고, 상기 제어 트레이스(120b)는 제어 스위치(110)를 통과한다. 이러한 각 제어 트레이스(120b)는 제어 트레이스 접촉 패드(109a, 109b, 109c, 109d)에서 정지한다.
따라서, 접촉 패드(109) 및 제어 스위치(110)의 배치에 관계없이, 최하부의 다이의 모든 다이 본드 패드는, 예컨대 제어 트레이스 접촉 패드(109a)에 연결된 관련된 제어 스위치를 구비하는 기판 접촉 패드에 연결될 수 있다. 다음 인접한 다이의 모든 다이 본드 패드는 예컨대 제어 트레이스 접촉 패드(109b)에 연결된 관련된 제어 스위치를 구비하는 기판 접촉 패드에 연결될 수 있다. 다음 인접한 다이의 모든 다이 본드 패드는 예컨대 제어 트레이스 접촉 패드(109c)에 연결된 관련된 제어 스위치를 구비하는 기판 접촉 패드에 연결될 수 있다. 또한 다음 인접한(최상부) 다이의 모든 다이 본드 패드는 예컨대 제어 트레이스 접촉 패드(109)에 연결된 관련된 제어 스위치를 구비하는 기판 접촉 패드에 연결될 수 있다.
와이어 본드(144)를 통하여 다이(124)를 기판(102)에 전기적으로 연결시킨 후, 단계234에서 반도체 장치(100)를 도12에 도시된 바와 같이 몰드 화합물(146)에 캡슐화시킨다. 반도체 장치를 상부 몰드판 및 하부 몰드판을 포함하는 성형 몰드(미도시)에 안착시킬 수 있다. 다음, 용융된 몰드 화합물(146)을 몰드 체이스(mold chase)에 주입하여, 예를 들어 압축 몰드 공정에서 반도체 장치(100)의 부재를 보호성 케이스에 캡슐화시킨다. 몰드 화합물(146)은 예컨대 고체 에폭시 수지, 페놀 수지(Phenol resin), 용융 실리카(fused silica), 결정질 실리카(crystalline silica), 카본 블랙 및/또는 금속 수산화물 등을 포함할 수 있다. 다른 제조 업체의 다른 몰드 화합물을 예기할 수 있다. FFT(Flow Free Thin) 몰드, 트랜스퍼 몰드 또는 사출 몰드 기술을 포함하는 다른 공지된 공정을 통해 몰드 화합물을 인가할 수 있다.
반도체 장치(100)를 호스트 장치(예컨대 인쇄 회로 기판(PCB))에 영구적으로 고정시키는 실시예에서, 단계236에서 솔더볼(미도시)을 장치(100)의 기판(102)의 하부 표면의 접촉 패드(108)에 고정시킬 수 있다. 반도체 장치(100)를 LGA(Land Grid Array) 반도체 패키지로 사용하는 실시예에서, 솔더볼(144)을 생략할 수 있다.
상기로부터 알 수 있듯이, 반도체 장치(100)는 기판의 패널에 형성될 수 있다. 장치(100)의 형성 및 캡슐화 후, 도12에 도시된 바와 같이 단계240에서 장치(100)를 서로 개별화시켜, 완성된 반도체 장치(100)를 형성할 수 있다. 톱질, 워터 제트 커팅, 레이저 커팅, 워터 가이드 레이저 커팅(water guided laser cutting), 건식 매체 커팅, 및 다이아몬드 코팅 와이어 커팅을 포함하는 다양한 절단 방식 중 임의의 방식을 통하여 반도체 장치(100)를 개별화시킬 수 있다. 직선 절단은 일반적으로 직사각형 또는 정사각형의 반도체 장치(100)를 한정하지만, 본 기술의 다른 실시예에서, 반도체 장치(100)는 직사각형 및 정사각형을 제외한 형상을 구비할 수 있다.
도13의 회로도를 참조하여 본 기술의 실시예의 작동을 설명한다. 기판(102)의 접촉 패드(109) 및 전기 트레이스는 ASIC와 같은 제어기 다이(150)에 전기적으로 연결될 수 있다. 제어기 다이(150)는 기판(102)에 장착되거나, 호스트 장치(예컨대 PCB)에 장착될 수 있고, 반도체 장치(100)도 상기 호스트 장치에 고정된다. 제어기(150)는 신호를 스택(140) 중의 다이(124)의 상응한 다이 본드 패드(132)에 송신하고 이로부터 신호를 수신한다.
특정된 다이의 특정된 다이 본드 패드(132)와 왕복으로 신호를 송신/수신하기 위하여, 제어기(150)는 상기 다이의 제어 스위치(110)를 폐쇄시켜 다이 스택 중의 상기 다이를 인에이블링하고, 다음 I/O 신호를 인에이블링한 다이의 선택된 다이 본드 패드에 송신하고 및/이로부터 I/O 신호를 수신한다. 본 기술에 따르면, 인에이블링되지 않은(non-enabled) 다이와 관련된 제어 스위치(110)는 개방된 것이므로, 전압은 다이 스택 중의 다른 인에이블링되지 않은 다이에 흐르지 않는다. 이는 기생 핀 커패시턴스를 감소시키거나 방지하고, 이에 따른 출력 소모의 감소 및 I/O 신호 전송 속도의 증가를 허용한다. 본 기술은 수반되는 증가한 핀 커패시턴스가 없는 경우에도, 다이 스택(140)에서 대량의 다이로 스케일링된다.
예를 들어 도13에 도시된 바와 같이, 제어기가 다이(D2)의 핀(P3)에 대응되는 다이 본드 패드(132)(도13에서 원으로 도시됨)에 액세스한다고 가정한다. 제어기(150)는 라인(CE2)에서 칩 인에이블 신호를 송신한다. 라인(CE2)은 제어 트레이스 접촉 패드(109)(예를 들어, 도10의 109c)에 커플링된다. 칩 인에이블 신호는 트레이스 접촉 패드(109c)에 연결된 제어 트레이스(120b)를 따라 이동하여, 와이어 본드(144)를 통해 다이(D2)에 전기적으로 커플링된 모든 제어 스위치(110)를 폐쇄시킨다. 다음, 제어기는 와이어 본드(144)를 통해 다이(D2)의 선택된 다이 본드 패드에 커플링된 핀(P3)에서 I/O 신호를 송신/수신할 수 있다. 전압이 다른 칩 인에이블 라인(상기 예시에서, CE0, CE1 및 CE3)에 따라 이동하지 않으므로, 상기 칩 인에이블 라인에 연결된 제어 스위치는 개방 상태를 유지한다. 도13에 도시된 레이아웃 및 선택된 다이 본드 패드는 단지 예시적인 것이고, 상기 작동을 실시할 경우 크게 변화될 수 있다.
상기 실시예에서, 제어 스위치(110)는 기판(102)의 MEMS 장치로 형성된다. 다른 실시예에서, 제어 스위치는 반도체 다이 내의 집적 회로로 구성될 수 있다. 도14는 이러한 실시예의 예시를 도시한다. 도14는 기판(102)의 표면에 장착된 인터페이스 칩(160)을 포함한다. 인터페이스 칩(160)은 다이 본드 패드(162)를 포함하고, 하나의 다이 본드 패드(162)는 각 다이 스택(140) 중의 각 다이 본드 패드(132)에 사용된다. 상기 와이어 본드(144)를 사용하여 각 다이 본드 패드(132)를 상응한 다이 본드 패드(162)에 와이어 본딩시킬 수 있다.
스페이서(spacer)(164)에서 다이 스택(140)를 기판(102)에 지지시킬 수 있다. 스페이서(164)이 기판 상방향에서의 두께는 인터페이스 칩(160)의 두께보다 크기에, 와이어 본드를 인터페이스 칩(160)과 기판(102) 사이에 형성시킬 수 있도록 하여, 도시된 인터페이스 칩(160)과 같이 다이 스택(140)의 하방의 뒷 가장자리(trailing edge)에서 이탈하도록 한다. 인터페이스 칩(160)의 다양한 가장자리(인터페이스 칩(160)을 이탈한, 뒷 가장자리와 상반되는 앞 가장자리(leading edge)를 포함)를 이탈한 와이어 본드를 이용하여 인터페이스 칩(160)을 기판(102)에 와이어 본딩시킬 수 있다는 것을 이해하여야 한다. 다른 실시예에서, 인터페이스 칩(160)에는 칩(미도시)의 하부 표면의 솔더볼이 형성되어, 인터페이스 칩이 물리적 및 전기적으로 플립 칩(flip-chip) 부착 장치의 기판에 연결될 수 있도록 한다.
도15는 인터페이스 칩(160)을 포함하는 실시예의 작동의 회로도이다. 도15의 실시예는 번호가 D0, Dl, D2 및 D3인 네 개의 반도체 다이(126)를 도시한다. 각 반도체 다이는 핀 개수가 P0, P1 …… Pn인 n개의 다이 본드 패드(132)를 구비한다. 이러한 핀은 I/O 트레이스(점선으로 도시됨)를 통하여 제어기 다이(150)의 핀(P0, P1 …… Pn)에 연결된다. 설명의 편리를 위해, 기판(102)에는 단지 I/O 트레이스의 단일 집합인 핀(P0)에 연결된 트레이스를 도시한다. 그러나, 후술하는 바와 같이 각각의 다이로부터의 각 핀은 집적 회로 제어 스위치(165)의 집합과 함께 이들을 제어기 다이에 연결시키는 I/O 트레이스를 구비할 수도 있음을 이해하여야 한다.
인터페이스 칩(160)은 인터페이스 칩(160) 내의 집적 회로로 제조된 제어 스위치(165), 및 각각의 제어 스위치(165)와 관련된 제어 트레이스(166)를 포함할 수 있다. 집적 회로 제어 스위치(165)는 제어 트레이스(166)와 함께 작동되어 다이 스택(140) 중 단일 다이를 인에이블링할 수 있고, 아울러 전술한 바와 같이, 전압이 스택(140) 중 인에이블링되지 않은 다이의 다이 본드 패드로 이동하지 않도록 방지한다. 특히, 제어기로부터의 칩 인에이블 신호는 인터페이스 칩(160)을 통과하여, 단일 반도체 다이를 인에이블링할 수 있다. 도시된 실시예에서, 인터페이스 칩(160)은 비교적 적은 칩 인에이블 핀(CE0, CE1)을 사용하여 제어 트레이스(166)(CT0, CT1, CT2 또는 CT3) 중 하나를 인에이블링하는 후술하는 스위치 디코더 회로(witch decoder circuit)를 더 포함할 수 있다. 그러나, 다른 실시예에서, 스위치 디코더 회로(190)를 생략할 수 있고, 제어 트레이스와 동일한 개수의 칩 인에이블 핀이 존재할 수 있다.
신호를 특정된 다이의 특정된 다이 본드 패드(132)에 전송하거나/이로부터 신호를 전송하기 위하여, 제어기(150)는 칩 인에이블 신호를 인터페이스 칩(160)에 송신하여, 다이 스택 중의 상기 다이를 인에이블링한다. 나아가 인터페이스 칩(160)은 지정된 제어 트레이스(166)에서 전압을 발생하고, 나아가 지정된 제어 트레이스(166)는 선택된 다이와 관련된 모든 제어 스위치(165)를 폐쇄시킨다. 다른 유휴(idle) 다이의 제어 트레이스는 전압을 공급받지 않으므로, 상기 유휴 다이와 관련된 상기 제어 스위치는 개방 상태를 유지한다. 따라서, 인터페이스 칩의 작동에 의해, 전압은 다이 스택 중의 다른 인에이블링되지 않은 다이에 흐르지 않는다. 이는 기생 핀 커패시턴스를 감소시키거나 방지하고, 이에 따른 출력 소모의 감소 및 I/O 신호 전송 속도의 증가를 허용한다.
언급한 바와 같이, I/O 트레이스 및 관련된 제어 스위치(165)는 각 다이의 단일 핀(P0)에 대해서만 도시한다. 그러나, 각 다이는 다이의 각 핀에 대하여 I/O 트레이스 및 관련된 제어 스위치(165)를 구비한다. 다이(D0)의 제어 스위치(165)의 집합은 제어 트레이스(CT0)을 통하여 활성화된다(예를 들어, 폐쇄). 다이(D1)의 제어 스위치(165)의 집합은 제어 트레이스(CT1)를 통하여 활성화된다. 다이(D2)의 제어 스위치(165)의 집합은 제어 트레이스(CT2)를 통하여 활성화된다. 또한 다이(D3)의 제어 스위치(165)의 집합은 제어 트레이스(CT3)를 통하여 활성화된다. 전술한 바와 같이, 다른 실시예에는 더 많은 또는 더 적은 다이가 존재할 수 있다.
도16은 도14에 도시된 바와 유사한, 인터페이스 칩(160)을 포함하는 실시예의 측면도이다. 도16의 실시예에서, 제2 다이 스택(170)(제1 다이 스택(140)와 미러 형상을 형성)은 기판(102)에 장착될 수 있다. 제2 다이 스택(170)는 다이 스택(140)에 대하여 전술한 바와 같이 인터페이스 칩(160)에 와이어 본딩될 수 있다. 상기 실시예에서, 인터페이스 칩은 다이 스택(140 및 170) 중 다이 본드 패드(132)의 각각에 충분한 다이 본드 패드(162)를 포함할 수 있다. 제1 스페이서(164)(상술한 바와 같음) 및 인터페이스 칩(160)을 다이 스택(140)에 지지시킨 제2 스페이서(174)을 사용하여 다이 스택(140)를 기판에 지지시킬 수 있다. 유사하게 제1 스페이서(164) 및 제2 스페이서(174)을 사용하여 다이 스택(170)를 지지할 수 있다. 도14에 도시된 실시예는 유사하게 다이 스택(140)의 앞 가장자리를 인터페이스 칩(160)의 최상부에 지지시키는 제2 스페이서(174)을 포함할 수 있다.
단일 다이 스택(140) 및 MEMS 제어 스위치(110)를 포함하는 도11의 실시예는 도16에 도시된 바와 같은 제2 다이 스택(170)(인터페이스 칩(160)가 없음)을 포함할 수 있다는 것을 이해하여야 한다. 이러한 실시예에서, 스택(140) 및 스택(170) 양자 중 각 다이 본드 패드(132)에는 하나의 상기 MEMS 제어 스위치(110)가 존재할 수 있다. 이러한 실시예는 스페이서(164, 174)을 구비하거나 구비하지 않도록 제조될 수 있다.
상기 실시예에서, MEMS제어 스위치는 와이어 본딩된 반도체 장치(100)의 기판에 형성된다. 본 기술에 따른 반도체 장치의 다른 실시예는 기판 또는 와이어 본드가 없는 반도체 입방체로 제조될 수 있다. 아래 도17 ~ 도22를 참조하여 이러한 실시예를 설명한다. 도17은 상하로 적층된 복수의 반도체 다이(124)를 포함하는 반도체 장치(300)를 도시한다. 각 다이의 다이 본드 패드(132)는 장치의 가장자리 표면(302)에서 노출된다. 예시는 장치(300)의 네 개의 다이(124)를 도시하지만, 반도체 장치(300)의 다이(124)의 개수는 네 개 보다 크거나 작다. 솔더볼(304)은 호스트 장치(예를 들어 제어기를 포함하는 PCB)에 전기적으로 연결되기 위한 반도체 장치(300)의 상부 표면에 형성될 수 있다.
도17은 반도체 장치(300)의 상부 표면에 형성된 재배선층(306)을 도시한다. 재배선층(306)은 다이 스택의 최상부의 반도체 다이(124)의 상부 표면을 커퍼하는 패시베이션층(passivation layer) 및 패시베이션층에 형성된 도전 패턴을 포함할 수 있다. 후술하는 바와 같이, 재배선층은 표면(302)에 형성된 제어 스위치의 I/O 핀을 솔더볼(304)에 전기적으로 연결시키고, 표면(302)에 형성된 제어 트레이스를 솔더볼에 전기적으로 연결시킨다. 재배선층의 도전 패턴의 일부만 도시되고, 도시된 부분은 단지 예시적인 것이며, 다른 실시예에서 변화될 수 있다.
도18은 노출된 가장자리 표면(302)에 형성된 복수의 MEMS 제어 스위치(310)를 도시하고, 하나의 제어 스위치(310)는 노출된 가장자리(302)의 각 다이 본드 패드(132)에 사용된다. 도18은 제어 트레이스(320a, 320b, 320c 및 320d)를 더 도시하고, 각각은 분리된 반도체 다이의 제어 스위치의 각각을 통해 이동한다. 제어 스위치 및 제어 트레이스는 예컨대 상기 도4의 흐름도의 단계에 따라 형성될 수 있고, 예컨대 도5f 및 도5g에 도시된 MEMS 제어 스위치(110)(다른 실시예에서, 이들은 상이하게 보일 수 있음)와 유사하게 보일 수 있다. 각 제어 트레이스(320a, 320b, 320c 및 320d)는 y방향에서 표면(302)을 이탈하면서 수직으로 연장되는 제어 트레이스 핀(322)에서 정지할 수 있다. 실시예에서, 각 제어 스위치(310)의 일측은 이와 관련된 다이 본드 패드(132)에 전기적으로 연결된 I/O 핀을 포함한다. 스위치의 타측은 y방향에서 수직으로 연장되어 노출된 가장자리(302)를 이탈하는 I/O 핀(314)을 포함할 수 있다.
제어 스위치(310) 및 제어 트레이스(320)를 형성한 후, 제어 스위치(310)의 캔틸레버 부분은 도19에 도시된 바와 같이 커버(324)에 캡슐화될 수 있다. 커버(136)는 예컨대 실리콘, 이산화규소 또는 일부 다른 유전체 재료와 같은 전기적 절연 재료로 형성될 수 있다. 다이 본드 패드에 연결된 I/O 핀 및 I/O 핀(314)은 커버(136) 외부에서 연장될 수 있다.
제어 스위치 및 제어 트레이스를 형성한 후, 도20에 도시된 바와 같이 가장자리 표면(302)에 유전체층(328)을 형성할 수 있다. I/O 핀(314) 및 제어 트레이스 핀(322) 이외에 유전체층은 제어 스위치(310)를 커버하고, I/O 핀(314) 및 제어 트레이스 핀(322)은 유전체층(328)의 표면을 통하여 노출될 수 있다. 전술한 바와 같이, 커버(136)는 유전체층(328) 내에 매설된 제어 스위치의 캔틸레버 부분을 보호하고, 상기 부분들이 이동하여 제어 트레이스(320a, 320b, 320c 및 320d)의 전압의 제어하에서 제어 스위츠를 개방 및 폐쇄하도록 허용한다.
도21에 도시된 바와 같이, 다음으로 도전층을 유전체층의 최상부에 형성시킬 수 있고, 도전층을 포토리소그래피 방법을 통하여 가장자리 표면(302)의 도전 패턴으로 형성되도록 식각할 수 있다. 도전 패턴은 I/O 핀(314)을 장치(300)의 상부 표면의 재배선층의 트레이스에 전기적으로 연결시키는 I/O 트레이스(318)를 포함한다. 따라서, 제어 스위치 및 I/O 트레이스(318)를 통하여, 각 다이의 각 다이 본드 패드(132)를 솔더볼(304)에 커플링시킨다. 도전 패턴은 제어 트레이스 핀(322)의 상응한 하나에 연결된 외부 제어 트레이스(330)를 더 포함한다. 외부 제어 트레이스(330)는 제어 트레이스 핀(322) 및 제어 트레이스(320a, 320b, 320c 및 320d)를 재배선층(306)의 트레이스에 연결시키고, 나아가 재배선층(306)의 트레이스는 솔더볼(304)에 커플링된다.
전술한 바와 같이, 제어 트레이스(320)에 따른 전압(외부 제어 트레이스(330)를 통과함)은 주어진 반도체 다이(124)와 관련된 모든 제어 스위치(310)를 폐쇄시킴으로써, 상기 반도체 다이를 인에이블링한다. 따라서, 예를 들어 최외부의 외부 제어 트레이스(330)(표기됨) 및 관련된 제어 트레이스(320d)에 따른 전압은 다이 스택 중의 제4(또는 최하부의) 반도체 다이를 인에이블링한다. 다른 제어 트레이스(320a, 320b 및 320c)에 전압이 공급되지 않는다. 따라서, 상기 제어 트레이스와 관련된 제어 스위치(310)는 개방 상태를 유지한다. 따라서, 상기 제어 스위치(310)와 관련된 다이 본드 패드(132)는 전압을 공급받지 않음으로써, 핀 커패시턴스를 방지한다.
반도체 장치(300)는 도3의 회로도에 대하여 서술한 바와 같이 작동될 수 있다. 특히, 반도체 장치(300)는 제어기 다이(예를 들어 ASIC)와 함께 PCB에 장착될 수 있다. 제어기 다이는 제어 트레이스(320a, 320b, 320c 또는 320d) 중 하나에 커플링되는 칩 인에이블 신호를 송신하여, 전압을 수신하는 제어 트레이스와 관련된 반도체 다이를 인에이블링한다. 다음 제어기는 I/O 트레이스(326) 및 I/O 핀(316)을 통하여 신호를 인에이블링된 다이의 선택된 I/O 핀에 송신하고/이로부터 신호를 접수한다. 인에이블링되지 않은 반도체 다이의 다이 본드 패드는 전압을 공급받지 않고, 핀 커패시턴스는 최소화된다. 도17 ~ 도20에 도시된 실시예에서, 제어 스위치(310)는 가장자리 표면(302)에 형성되고, 솔더볼(304)은 최상부 다이(124)의 상부 표면에 형성된다.
도22에 도시된 다른 실시예에서, 솔더볼(304)은 제어 스위치(310) 및 제어 트레이스(322)와 함께 가장자리 표면(302)에 형성될 수 있다. 상기 실시예에서, 전술한 바와 같이 제어 스위치(310)를 제조할 수 있다. 상기 실시예에서, I/O 트레이스(318)의 각 열은 관련된(I/O) 솔더볼(304)을 구비할 수 있다. 각 제어 트레이스 핀(322)은 관련된(제어) 솔더볼(304)을 구비할 수 있다. 전술한 바와 같이, I/O 솔더볼(304) 중 하나 및 제어 솔더볼(304) 중 하나의 전압은 단일 다이의 단일 핀을 인에이블링할 수 있다. 솔더볼은 도시된 바와 같이 볼 그리드 패턴으로 제공될 수 있다. 장치(300) 및 이의 장착 장치(300)인 호스트 장치 사이의 다른 전기적 연결에 있어서, I/O 솔더볼을 제외한 일부 솔더볼을 제공할 수 있다. 다른 솔더볼은 더미(dummy) 솔더볼일 수 있다.
상기 각 실시예에서, 제어기 다이에 다이 스택 중의 반도체 다이(124)와 동일한 개수의 칩 인에이블 핀이 존재할 수 있다. 네 개의 다이를 포함하는 실시예는 네 개의 칩 인에이블 핀을 포함할 수 있다. 여덟 개의 다이를 포함하는 실시예는 여덟 개의 칩 인에이블 핀을 포함할 수 있다. 이러한 방식으로 유추한다. 다른 실시예에서, 제어기(150) 또는 인터페이스 칩(160)(도15)은 스위치 디코더 회로를 사용할 수 있고, 이는 n개의 비트만 필요하며, 여기서 2n=반도체 장치의 다이의 개수이다. 이러한 n개의 비트는 제어기로부터의 n개의 칩 인에이블 핀에 지지될 수 있다. 따라서, 예를 들어, 도15에 도시된 바와 같이, 네 개의 반도체 다이(124)를 포함하는 반도체 장치(100)는 두 개의 칩 인에이블 핀(CE0, CE1)을 포함하는 제어기에 의해 서비스될 수 있다. 여덟 개의 반도체 다이(124)를 포함하는 반도체 장치는 세 개의 칩 인에이블 핀을 포함하는 제어기에 의해 서비스될 수 있다. N개의 비트는 스위치 디코딩 회로(190)의 n개의 칩 인에이블 핀 및 트레이스에 지지될 수 있고, 스위치 디코딩 회로(190)는 n개의 비트를 디코딩하고 인에이블링할 장치(100, 300)의 반도체 다이를 결정한다.
본 기술의 전술한 상세한 설명은 서술 및 설명을 목적으로 제시된 것이다. 본 기술을 공개된 정확한 형태로 소진하거나 제한하려는 것이 아니다. 상기 교시에 감안하여, 여러 가지 수정 및 변경이 가능하다. 설명된 실시예는 본 기술의 원리 및 그 실제적인 응용을 가장 잘 설명하기 위해 선택되어, 다른 본 기술분야의 통상의 기술자가 다양한 실시예와 고려되는 특정 용도에 적합한 다양한 보정으로 본 기술을 가장 잘 이용할 수 있도록 한다. 본 기술의 범위는 첨부되는 청구항에 의해 한정된다.

Claims (15)

  1. 반도체 장치로서,
    복수의 반도체 적층된 다이 - 상기 복수의 반도체 다이의 각각의 반도체 다이는 복수의 다이 본드 패드를 포함함 -; 및
    복수의 제어 스위치를 포함하고,
    상기 복수의 제어 스위치는,
    상기 복수의 반도체 다이 중 제1 반도체 다이에 전기적으로 연결된 제어 스위치의 제1 그룹,
    상기 제어 스위치의 제1 그룹과 연관된 제1 제어 트레이스 - 상기 제어 스위치의 제1 그룹 내의 각각의 제어 스위치는, 상기 제1 제어 트레이스를 통해 전압이 통과하는지 여부에 따라, 개방 또는 폐쇄됨 -,
    상기 복수의 반도체 다이 중 제2 반도체 다이에 전기적으로 연결된 제어 스위치의 제2 그룹, 및
    상기 제어 스위치의 제2 그룹과 연관된 제2 제어 트레이스 - 상기 제어 스위치의 제2 그룹 내의 각각의 제어 스위치는, 상기 제2 제어 트레이스를 통해 전압이 통과하는지 여부에 따라, 개방 또는 폐쇄됨 -
    를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제어 스위치는 MEMS 제어 스위치인 반도체 장치.
  3. 제1항에 있어서, 상기 제어 스위치는 집적 회로 제어 스위치인 반도체 장치.
  4. 제1항에 있어서, 상기 복수의 제어 스위치는 제1 및 제2 제어 트레이스들을 통한 전압이 없는 경우에 개방되고, 상기 제1 제어 트레이스를 통한 전압은 상기 제어 스위치의 제1 그룹을 폐쇄하는 반도체 장치.
  5. 제1항에 있어서, 기판을 추가로 포함하고, 상기 복수의 반도체 다이는 상기 기판 상에 지지되고, 상기 기판은 복수의 접촉 패드를 포함하고, 상기 복수의 제어 스위치는 상기 기판 상의 MEMS 스위치를 포함하는 반도체 장치.
  6. 제1항에 있어서, 상기 반도체 다이는 상기 다이 본드 패드 각각이 상기 반도체 다이의 스택의 가장자리에서 노출되도록 적층되는 반도체 장치.
  7. 제1항에 있어서, 상기 복수의 제어 스위치는 상기 다이 본드 패드를 포함하는 상기 반도체 다이의 스택의 가장자리 상의 MEMS 스위치인 반도체 장치.
  8. 제1항에 있어서, 상기 복수의 반도체 다이는 플래시 메모리 다이인 반도체 장치.
  9. 반도체 장치로서,
    복수의 접촉 패드를 포함하는 기판 - 상기 복수의 접촉 패드는 접촉 패드의 제1 그룹 및 접촉 패드의 제2 그룹을 포함함 -;
    상기 기판 상에 적층된 복수의 반도체 다이 - 상기 접촉 패드의 제1 그룹에는 제1 반도체 다이가 전기적으로 커플링되고, 상기 접촉 패드의 제2 그룹에는 제2 반도체 다이가 전기적으로 커플링됨 -;
    상기 기판 상의 복수의 제어 스위치 - 상기 복수의 제어 스위치는 상기 접촉 패드의 제1 그룹와 연관된 제1 그룹의 제어 스위치 및 상기 접촉 패드의 제2 그룹와 연관된 제2 그룹의 제어 스위치를 포함함 -; 및
    복수의 제어 트레이스 - 상기 복수의 제어 트레이스는 상기 제어 스위치의 제1 그룹과 연관된 상기 기판 상의 제1 제어 트레이스 및 상기 제어 스위치의 제2 그룹과 연관된 상기 기판 상의 제2 제어 트레이스를 포함함 -
    을 포함하는 반도체 장치.
  10. 제9항에 있어서, 상기 제어 스위치는 마이크로-전기기계식 제어 스위치인 반도체 장치.
  11. 제9항에 있어서, 복수의 와이어 본드를 추가로 포함하고, 상기 복수의 와이어 본드의 각각의 와이어 본드는 상기 복수의 접촉 패드의 접촉 패드와 상기 복수의 반도체 다이 각각 상의 복수의 다이 본드 패드 각각 사이에서 연장되는 반도체 장치.
  12. 제어기 다이의 제어 하에서 동작하는 반도체 장치로서,
    복수의 접촉 패드를 포함하는 기판 - 상기 복수의 접촉 패드는 접촉 패드의 제1 그룹 및 접촉 패드의 제2 그룹을 포함함 -;
    상기 기판 상에 적층된 복수의 반도체 다이;
    복수의 와이어 본드 - 와이어 본드의 제1 그룹은 제1 반도체 다이를 상기 접촉 패드의 제1 그룹에 전기적으로 커플링시키고, 와이어 본드의 제2 그룹은 반도체 다이를 상기 접촉 패드의 제2 그룹에 전기적으로 커플링시킴 -;
    상기 기판 상의 복수의 제어 스위치 - 상기 복수의 제어 스위치는 상기 접촉 패드의 제1 그룹과 연관된 제어 스위치의 제1 그룹, 및 상기 접촉 패드의 제2 그룹과 연관된 제어 스위치의 제2 그룹을 포함함 -; 및
    복수의 제어 트레이스 - 상기 복수의 제어 트레이스는 상기 제어 스위치의 제1 그룹과 연관된 상기 기판 상의 제1 제어 트레이스, 및 상기 제어 스위치의 제2 그룹과 연관된 제2 제어 트레이스를 포함하고, 상기 제1 및 제2 제어 트레이스는 상이한 시간에 상기 제어기로부터 칩 인에이블 신호를 수신하도록 구성되고, 상기 제1 제어 트레이스에서 상기 칩 가동 신호를 수신하면, 상기 제어 스위치의 제2 그룹이 개방된 채로 있는 동안에, 상기 제어 스위치의 제1 그룹을 폐쇄시키고 상기 제1 반도체 다이를 인에이블시킴 -
    을 포함하는 반도체 장치.
  13. 제12항에 있어서, 상기 복수의 와이어 본드의 모든 와이어 본드는 반도체 다이의 다이 본드 패드와 상기 기판 상의 접촉 패드 사이에 있는 반도체 장치.
  14. 제12항에 있어서, 상기 복수의 접촉 패드는 적어도 복수의 다이 본드 패드 내의 다이 본드 패드들만큼의 접촉 패드들을 포함하는 반도체 장치.
  15. 반도체 장치로서,
    복수의 접촉 패드를 포함하는 기판 수단 - 상기 복수의 접촉 패드는 접촉 패드의 제1 그룹 및 접촉 패드의 제2 그룹을 포함함 -;
    상기 기판 수단 상에 적층된 복수의 반도체 다이 - 상기 접촉 패드의 제1 그룹에는 제1 반도체 다이가 전기적으로 커플링되고, 상기 접촉 패드의 제2 그룹에는 제2 반도체 다이가 전기적으로 커플링됨 -;
    상기 기판 수단 상의 신호 스위칭 수단 - 상기 신호 스위칭 수단은 상기 접촉 패드의 제1 그룹과 연관된 신호 스위칭 수단의 제1 그룹, 및 상기 접촉 패드의 제2 그룹과 연관된 신호 스위칭 수단의 제2 그룹을 포함함 -; 및
    신호 스위칭 제어 수단 - 상기 신호 스위칭 제어 수단은 상기 신호 스위칭 수단의 제1 그룹과 연관된 제1 신호 스위칭 제어 수단, 및 상기 신호 스위칭 수단의 제2 그룹과 연관된 제2 신호 스위칭 제어 수단을 포함함 -
    을 포함하는 반도체 장치.
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