JPH0620109B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0620109B2 JPH0620109B2 JP58243905A JP24390583A JPH0620109B2 JP H0620109 B2 JPH0620109 B2 JP H0620109B2 JP 58243905 A JP58243905 A JP 58243905A JP 24390583 A JP24390583 A JP 24390583A JP H0620109 B2 JPH0620109 B2 JP H0620109B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体集積回路装置（以下ＩＣ称す）に関し、
主として相補型ＭＯＳ半導体集積回路装置（ＣＭＯＳ・
ＩＣ）を対象とする。
主として相補型ＭＯＳ半導体集積回路装置（ＣＭＯＳ・
ＩＣ）を対象とする。
一つの半導体基体にデジタル（又は論理）回路を単独
に、又はアナログ（又はリニア）回路を共存させて設け
るＩＣにおいて、デジタル回路に低消費電力の相補形Ｍ
ＯＳ電解効果トランジスタ（ＣＭＯＳＦＥＴ）が使われ
ることが多い。これら回路を動作させるためには電源配
線（Ｖcc）と接地配線（ＧＮＤ）が必要であり、第１図
に示すようにこれら配線Ｖcc，ＧＮＤ間にいくつかの回
路Ａ１，Ａ２…を並列接続するのが普通である。
に、又はアナログ（又はリニア）回路を共存させて設け
るＩＣにおいて、デジタル回路に低消費電力の相補形Ｍ
ＯＳ電解効果トランジスタ（ＣＭＯＳＦＥＴ）が使われ
ることが多い。これら回路を動作させるためには電源配
線（Ｖcc）と接地配線（ＧＮＤ）が必要であり、第１図
に示すようにこれら配線Ｖcc，ＧＮＤ間にいくつかの回
路Ａ１，Ａ２…を並列接続するのが普通である。
ところで、ＩＣチップが大形化し、ＣＭＯＳＦＥＴのゲ
ート数が多くなってくると上記並列回路は長くなり、電
圧変動によるゲート駆動電圧の不安定化が問題となって
くることが発明者によりあきらかとされた。
ート数が多くなってくると上記並列回路は長くなり、電
圧変動によるゲート駆動電圧の不安定化が問題となって
くることが発明者によりあきらかとされた。
電源電圧安定の対策としては電源配線接地配線を太くす
ること及び配線間に容量（コンデンサ）を入れることが
考えられるがいずれの場合も大量のスペースが必要であ
り、集積化されたＩＣでは実現困難である。容量の場
合、これまで第１図に示すように外付けのコンデンサＣ
が使われていた。しかし、外付け容量を用いた場合に
も、デジタル回路で大量の電力が消費された時に、配線
抵抗Ｒが大きいため電源（外部接続端子）から離隔され
た末端の回路（Ａｎ）のゲートの駆動電圧が変動し、素
子動作に悪影響を与えるということが本発明者によりあ
きらかとされた。
ること及び配線間に容量（コンデンサ）を入れることが
考えられるがいずれの場合も大量のスペースが必要であ
り、集積化されたＩＣでは実現困難である。容量の場
合、これまで第１図に示すように外付けのコンデンサＣ
が使われていた。しかし、外付け容量を用いた場合に
も、デジタル回路で大量の電力が消費された時に、配線
抵抗Ｒが大きいため電源（外部接続端子）から離隔され
た末端の回路（Ａｎ）のゲートの駆動電圧が変動し、素
子動作に悪影響を与えるということが本発明者によりあ
きらかとされた。
本発明は上記した問題を解決するためになされたもので
ある。すなわち発明の一つの目的はＣＭＯＳ・ＩＣにお
いて内部駆動電圧の変動を少なくすることである。
ある。すなわち発明の一つの目的はＣＭＯＳ・ＩＣにお
いて内部駆動電圧の変動を少なくすることである。
発明の他の一つの目的はＣＭＯＳ・ＩＣにおいて外部コ
ンデンサを不用とし、電源配線、接地配線を細かくする
ことである。
ンデンサを不用とし、電源配線、接地配線を細かくする
ことである。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基体の一主面にＣＭＯＳＦＥＴよりな
るデジタル回路を有し、この回路を動作させるための電
源配線と接地配線とを設けたＩＣにおいて、上記基体１
内の上記回路周辺領域、基体（チップ）の四隅領域直下
又は外部接続端子領域直下等に上記デジタル回路のゲー
ト駆動電圧安定のための容量を形成し前記電源配線と前
記接地配線間に配設するもので、これにより、電源配線
等を細かくできＣＭＯＳ・ＩＣにおける内部駆動電圧の
変動を少なくし、これにより前記発明の目的を達成する
ものである。
るデジタル回路を有し、この回路を動作させるための電
源配線と接地配線とを設けたＩＣにおいて、上記基体１
内の上記回路周辺領域、基体（チップ）の四隅領域直下
又は外部接続端子領域直下等に上記デジタル回路のゲー
ト駆動電圧安定のための容量を形成し前記電源配線と前
記接地配線間に配設するもので、これにより、電源配線
等を細かくできＣＭＯＳ・ＩＣにおける内部駆動電圧の
変動を少なくし、これにより前記発明の目的を達成する
ものである。
第２図は本発明の一実施例を示すものであって、ＣＭＯ
ＳＦＥＴよりなるデジタル回路を有するＩＣの概略平面
図である。
ＳＦＥＴよりなるデジタル回路を有するＩＣの概略平面
図である。
１は半導体基体（チップ）、Ａ１，Ａ２はＣＭＯＳＦＥ
Ｔよりなる論理回路、２は接続用端子（パッド）、Ｖcc
は電源用配線、ＧＮＤは接地用配線、Ｃ１，Ｃ２はチッ
プ内の上記論理回路の形成された周辺部、配線領域や外
部接続端子領域の直下等で配線Ｖcc・ＧＮＤ間に形成さ
れた容量（コンデンサ）である。
Ｔよりなる論理回路、２は接続用端子（パッド）、Ｖcc
は電源用配線、ＧＮＤは接地用配線、Ｃ１，Ｃ２はチッ
プ内の上記論理回路の形成された周辺部、配線領域や外
部接続端子領域の直下等で配線Ｖcc・ＧＮＤ間に形成さ
れた容量（コンデンサ）である。
第３図は、第２図をさらに具体化した実施例でバイポー
ラＣＭＯＳＩＣよりなるゲートアレイの一部拡大平面図
である。
ラＣＭＯＳＩＣよりなるゲートアレイの一部拡大平面図
である。
同図において、３はバイポーラトランジスタからなり、
ＴＴＬレベルからＣＭＯＳレベルに電圧をおとすために
入出力バッファ回路である。４はＣＭＯＳＦＥＴからな
る論理回路である。２は外部接続用端子（ボンディング
パッド）である。同図に破線で囲まれ、斜線ハッチング
で示す部分５は、上記ＭＯＳＦＥＴのゲート駆動電圧安
定のための容量（コンデンサ）を形成した部分である。
外容量は電源用配線Ｖcc と接地用配線ＧＮＤとの間に
ポリシコン配線１５，１６を介して、介挿される。
ＴＴＬレベルからＣＭＯＳレベルに電圧をおとすために
入出力バッファ回路である。４はＣＭＯＳＦＥＴからな
る論理回路である。２は外部接続用端子（ボンディング
パッド）である。同図に破線で囲まれ、斜線ハッチング
で示す部分５は、上記ＭＯＳＦＥＴのゲート駆動電圧安
定のための容量（コンデンサ）を形成した部分である。
外容量は電源用配線Ｖcc と接地用配線ＧＮＤとの間に
ポリシコン配線１５，１６を介して、介挿される。
第４図は第３図におけるＡ−Ａ′切断断面図である。同
図において、１はｐ−型シリコン基板（サブストレー
ト）、６は基板の上にエピタキシャル成長させたｎ−型
シリコン層でこの層６と基板１との間にｎ＋型埋込型が
形成されている。このｎ−型シリコン層６の表面の一領
域にｐ＋型ソース・ドレイン（Ｓ１，Ｄ１）及び絶縁ゲ
ートＧ１とでｐチヤネルＭＯＳＦＥＴが形成され、同じ
く他領域のｐ型ウエル７表面にｎ＋型ソース・ドレイン
（Ｓ２，Ｄ２）及び絶縁ゲートＧ２とでｎチャネルＭＯ
ＳＦＥＴが形成され、これらによってＣＭＯＳＦＥＴを
単位とする論理回路が構成される。
図において、１はｐ−型シリコン基板（サブストレー
ト）、６は基板の上にエピタキシャル成長させたｎ−型
シリコン層でこの層６と基板１との間にｎ＋型埋込型が
形成されている。このｎ−型シリコン層６の表面の一領
域にｐ＋型ソース・ドレイン（Ｓ１，Ｄ１）及び絶縁ゲ
ートＧ１とでｐチヤネルＭＯＳＦＥＴが形成され、同じ
く他領域のｐ型ウエル７表面にｎ＋型ソース・ドレイン
（Ｓ２，Ｄ２）及び絶縁ゲートＧ２とでｎチャネルＭＯ
ＳＦＥＴが形成され、これらによってＣＭＯＳＦＥＴを
単位とする論理回路が構成される。
８はアイソレーション（素子分離）部となる厚い酸化膜
でこの上に電源配線Ｖcc 等が形成される。この厚い酸
化膜の直下の半導体層にｐ＋型埋込層１０とｎ型埋込層
１１が形成されこれらの間でｐｎ接合容量Ｃ１が構成さ
れる。１６は上記酸化膜周辺部で上記ｐ＋型埋込層１０
にコンタクトするポリシリコン配線、１５は上記ｎ型埋
込層１１にｎ＋型層１３を介してコンタクトするポリシ
リコン配線でその一単側はｎチャネルＭＯＳＦＥＴに接
続される。さらに他端では接地配線ＧＮＤに接したポリ
シリコン配線１６がｐ＋型埋込層１０に接続されて容量
を形成している。図示されないが基体周辺部に設けられ
た外部接続用端子（ボンディングパッド）２の形成され
た厚い酸化膜直下にもｐ＋型埋込層１０及びｎ型埋込層
１１との間でｐｎ接合容量Ｃが構成される。容量Ｃ１，
Ｃ２等の各電極は電源用端子Ｖcc 及び接地用配線ＧＮ
Ｄの間に介挿され、第２図に示すようにＣＭＯＳＩＣか
らなる論理回路に並列し、これら回路のゲート駆動電圧
安定化を図るように形成される。
でこの上に電源配線Ｖcc 等が形成される。この厚い酸
化膜の直下の半導体層にｐ＋型埋込層１０とｎ型埋込層
１１が形成されこれらの間でｐｎ接合容量Ｃ１が構成さ
れる。１６は上記酸化膜周辺部で上記ｐ＋型埋込層１０
にコンタクトするポリシリコン配線、１５は上記ｎ型埋
込層１１にｎ＋型層１３を介してコンタクトするポリシ
リコン配線でその一単側はｎチャネルＭＯＳＦＥＴに接
続される。さらに他端では接地配線ＧＮＤに接したポリ
シリコン配線１６がｐ＋型埋込層１０に接続されて容量
を形成している。図示されないが基体周辺部に設けられ
た外部接続用端子（ボンディングパッド）２の形成され
た厚い酸化膜直下にもｐ＋型埋込層１０及びｎ型埋込層
１１との間でｐｎ接合容量Ｃが構成される。容量Ｃ１，
Ｃ２等の各電極は電源用端子Ｖcc 及び接地用配線ＧＮ
Ｄの間に介挿され、第２図に示すようにＣＭＯＳＩＣか
らなる論理回路に並列し、これら回路のゲート駆動電圧
安定化を図るように形成される。
以上実施例で述べた本発明によれば、ＣＭＯＳＩＣのデ
ッドスペース、例えばＭＯＳ回路の形成されない周辺
部、配線領域の直下、外部接続端子領域の直下を利用し
てＶCC −ＧＮＤ間に大容量コンデンサを挿入したもの
であって下記の理由でその効果が得られる。
ッドスペース、例えばＭＯＳ回路の形成されない周辺
部、配線領域の直下、外部接続端子領域の直下を利用し
てＶCC −ＧＮＤ間に大容量コンデンサを挿入したもの
であって下記の理由でその効果が得られる。
すなわち、ＣＭＯＳＩＣは駆動時にのみ電力消費をする
ので第５図に示すように駆動時には電源配線Ｖcc とそ
れに近接したコンデンサＣより電力を供給することにな
る。
ので第５図に示すように駆動時には電源配線Ｖcc とそ
れに近接したコンデンサＣより電力を供給することにな
る。
そして駆動し終るとコンデンサＣに再び充電する。この
ようにコンデンサを有する場合の電源配線に流れる電流
に第６図のＩＡのようにコンデンサのない場合の電流Ｉ
Ｂに比して平滑化し、したがってゲート電圧が安定す
る。
ようにコンデンサを有する場合の電源配線に流れる電流
に第６図のＩＡのようにコンデンサのない場合の電流Ｉ
Ｂに比して平滑化し、したがってゲート電圧が安定す
る。
なお、ゲートアレイでは配線領域は配線以外には使われ
ておらず、大容量コンデンサとして使用することができ
る。又、外部接続用端子（ボンデイングパット）及び基
体周辺部（四隅）についても同様のことがいえる。内蔵
コンデンサの場合、外付接続コンデンサに比してより駆
動部分に近いのでより効率よく平滑化ができる。
ておらず、大容量コンデンサとして使用することができ
る。又、外部接続用端子（ボンデイングパット）及び基
体周辺部（四隅）についても同様のことがいえる。内蔵
コンデンサの場合、外付接続コンデンサに比してより駆
動部分に近いのでより効率よく平滑化ができる。
したがって本発明によれば、電源配線を太くすることな
く、細いままでスペースをとることなく内部回路の駆動
電圧の安定化ができ、誤動作をなくし、信頼性ある製品
を提供できる。
く、細いままでスペースをとることなく内部回路の駆動
電圧の安定化ができ、誤動作をなくし、信頼性ある製品
を提供できる。
(1) コンデンサを、チップ内部の半導体回路駆動部分
近傍に配設することにより、効率よく電源電流を平滑化
することができ、内部駆動電圧が安定化できる。
近傍に配設することにより、効率よく電源電流を平滑化
することができ、内部駆動電圧が安定化できる。
(2) チップ内にコンデンサを作くりこむことにより外
部コンデンサを不用とすことができる。
部コンデンサを不用とすことができる。
(3) (1)より、電源配線を細くすることが出来る。
(4) コンデンサを作成するために新たなプロセスを必
要としないため、従来のプロセスを使用してコンデンサ
を作成するため、簡単なプロセスで内部駆動電圧の安定
なＣＭＳＩＣを作ることができる。
要としないため、従来のプロセスを使用してコンデンサ
を作成するため、簡単なプロセスで内部駆動電圧の安定
なＣＭＳＩＣを作ることができる。
(5) コンデンサをＰＡＤ直下、Ａｌ配線領域直下等の
デッドスペースに形成することにより、チップ面積を増
加させることがないことより、微細化が達成できる。
デッドスペースに形成することにより、チップ面積を増
加させることがないことより、微細化が達成できる。
(6) (4)と(5)の相乗効果より、低コスト化が達成でき
る。
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定さるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば論理回路は、Ｃ
ＭＯＳＩＣばかりではなく、バイポーラ論理回路であっ
ても同様な効果が得られる。
具体的に説明したが、本発明は上記実施例に限定さるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば論理回路は、Ｃ
ＭＯＳＩＣばかりではなく、バイポーラ論理回路であっ
ても同様な効果が得られる。
さらに容量においても、接合容量だけに限定されるもの
ではなく、酸化膜を使用したＭＯＳ容量を設けてもよ
い。あるいは、ポリシリコン配線上に層間絶縁膜を配設
しさらにその上にＡｌ配線を配設し、ポリシリコン配線
とＡｌ配線間に容量を形成してもよい。
ではなく、酸化膜を使用したＭＯＳ容量を設けてもよ
い。あるいは、ポリシリコン配線上に層間絶縁膜を配設
しさらにその上にＡｌ配線を配設し、ポリシリコン配線
とＡｌ配線間に容量を形成してもよい。
本発明はＭＯＳＩＣを含む半導体集積回路装置（ＩＣ，
ＬＳＩ）一般に適用することができる。
ＬＳＩ）一般に適用することができる。
本発明は特に高集積化されたバイポーラＣＭＯＳからな
るゲートアレイに適用して有効である。
るゲートアレイに適用して有効である。
第１図は外付けコンデンサを有するＭＯＳＩＣの例を示
す概略平面図である。 第２図は本発明の原理的構造を示すＭＯＳＩＣの概略平
面図である。 第３図は本発明の一実施例を示すものであってゲートア
レイの形成された半導体装置の一部拡大平面図、 第４図は第３図におけるＡ−Ａ′断面図である。 第５図は本発明の原理を説明するためのＣＭＯＳ回路の
一部を示す回路図である。 第６図は電流の平滑化を説明するための曲線図である。 １……半導体基体（ｐ−型Ｓｉ基板）、２……外部接続
用端子（ボンデイングパッド）、３……バイポーラトラ
ンジスタからなる入出力バッファ回路、４……ＣＭＯＳ
ＦＥＴからなる論理回路、５……容量（コンデンサ）、
６……エピタキシャルｎ型層、７……ｐ型ウエル、８…
…アイソレーション部となる酸化膜、１０……ｐ＋型埋
込層、１１……ｎ型埋込層、１３……ｎ＋型層、１４…
…フィールド酸化膜、１５，１６……ポリシリコン配
線。
す概略平面図である。 第２図は本発明の原理的構造を示すＭＯＳＩＣの概略平
面図である。 第３図は本発明の一実施例を示すものであってゲートア
レイの形成された半導体装置の一部拡大平面図、 第４図は第３図におけるＡ−Ａ′断面図である。 第５図は本発明の原理を説明するためのＣＭＯＳ回路の
一部を示す回路図である。 第６図は電流の平滑化を説明するための曲線図である。 １……半導体基体（ｐ−型Ｓｉ基板）、２……外部接続
用端子（ボンデイングパッド）、３……バイポーラトラ
ンジスタからなる入出力バッファ回路、４……ＣＭＯＳ
ＦＥＴからなる論理回路、５……容量（コンデンサ）、
６……エピタキシャルｎ型層、７……ｐ型ウエル、８…
…アイソレーション部となる酸化膜、１０……ｐ＋型埋
込層、１１……ｎ型埋込層、１３……ｎ＋型層、１４…
…フィールド酸化膜、１５，１６……ポリシリコン配
線。
Claims (1)
- 【請求項１】半導体基体内にＣＭＯＳＦＥＴで構成され
た複数の論理回路が設けられ、それら論理回路が電源配
線と接地配線との間に並列接続された半導体集積回路装
置であって、前記電源配線および前記接地配線は半導体
基体主面に選択的に設けられたアイソレーション用の厚
い酸化膜上に配設され、そのアイソレーション用の厚い
酸化膜下の半導体基体内にｐｎ接合容量を構成すべくｐ
型埋込層およびｎ型埋込層が設けられ、そのｐ型埋込層
およびｎ型埋込層はポリシリコン配線を介して前記電源
配線および前記接地配線にそれぞれ電気的に接続されて
成ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243905A JPH0620109B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243905A JPH0620109B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136364A JPS60136364A (ja) | 1985-07-19 |
| JPH0620109B2 true JPH0620109B2 (ja) | 1994-03-16 |
Family
ID=17110739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243905A Expired - Lifetime JPH0620109B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620109B2 (ja) |
-
1983
- 1983-12-26 JP JP58243905A patent/JPH0620109B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136364A (ja) | 1985-07-19 |
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