JPH04144280A - Ｄｒａｍ内蔵型半導体集積回路 - Google Patents
Ｄｒａｍ内蔵型半導体集積回路Info
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- JPH04144280A JPH04144280A JP2268965A JP26896590A JPH04144280A JP H04144280 A JPH04144280 A JP H04144280A JP 2268965 A JP2268965 A JP 2268965A JP 26896590 A JP26896590 A JP 26896590A JP H04144280 A JPH04144280 A JP H04144280A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- 239000010703 silicon Substances 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 14
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＲＡＭ内蔵型半導体集積回路に関し、特にＰ
型基板を用いｎＭＯｓ ＤＲＡＭを内蔵した半導体集
積回路に関する。
型基板を用いｎＭＯｓ ＤＲＡＭを内蔵した半導体集
積回路に関する。
図面を参照して従来例を説明する。第３図（ａ）はＰ型
シリコン基板３０１に作られたｎＭ○Ｓ ＤＲＡＭ内
蔵型半導体集積回路を示すブロック図、第３図（ｂ）は
部分断面図、第３図（ｃ）は出力回路の回路図である。
シリコン基板３０１に作られたｎＭ○Ｓ ＤＲＡＭ内
蔵型半導体集積回路を示すブロック図、第３図（ｂ）は
部分断面図、第３図（ｃ）は出力回路の回路図である。
ここで３０２はｎＭＯｓ ＤＲＡＭ、３０３は周辺回
路、３０８はポンディングパッド、３１４は入出力回路
、３１３は負電位（ＶａＢ、基板電位）発生回路である
。負電位発生回路３１３は、Ｐ型シリコン基板３０１に
ｎＭＯｓ ＤＲＡＭを作るときにデータ破壊を防止す
るために必要であるが、同時に拡散層の接合容量を減ら
して高速化に有効なものである。ｎＭＯｓ ＤＲＡＭ
のデータ破壊は、入出力回路のＮ型拡散層３０６につな
がるピン（ポンディングパッド３０８ンが負電位になっ
たとき（アンダーシュート）、Ｎ型拡散層３０６とＰ型
シリコン基板３０１が順バイアスとなってＰ型シリコン
基板３０１中に注入された電子○がＤＲＡＭセルに飛び
こむことによって引き起こされる（第３図（ｂ））ので
、あらかじめＰ型シリコン基板３０１を負電位（ＶＢＢ
）とすることによって順バイアスとなるのを防いでいる
。一方、負電位発生回路を用いると電源投入時に基板電
位が不安定になる。従って、Ｎウェル方式のＣＭＯ３を
同じＰ型シリコン基板に搭載すると、ラッチアップ耐量
が低くなるので、入出力回路をＣＭＯＳ構成にすること
はできない そこで、例えば、出力回路は第３図（ｃ）
に示すように、ｎ Ｍ ＯＳ トランジスタＭｌ、Ｍ２
及びインバータＩＶで構成している。
路、３０８はポンディングパッド、３１４は入出力回路
、３１３は負電位（ＶａＢ、基板電位）発生回路である
。負電位発生回路３１３は、Ｐ型シリコン基板３０１に
ｎＭＯｓ ＤＲＡＭを作るときにデータ破壊を防止す
るために必要であるが、同時に拡散層の接合容量を減ら
して高速化に有効なものである。ｎＭＯｓ ＤＲＡＭ
のデータ破壊は、入出力回路のＮ型拡散層３０６につな
がるピン（ポンディングパッド３０８ンが負電位になっ
たとき（アンダーシュート）、Ｎ型拡散層３０６とＰ型
シリコン基板３０１が順バイアスとなってＰ型シリコン
基板３０１中に注入された電子○がＤＲＡＭセルに飛び
こむことによって引き起こされる（第３図（ｂ））ので
、あらかじめＰ型シリコン基板３０１を負電位（ＶＢＢ
）とすることによって順バイアスとなるのを防いでいる
。一方、負電位発生回路を用いると電源投入時に基板電
位が不安定になる。従って、Ｎウェル方式のＣＭＯ３を
同じＰ型シリコン基板に搭載すると、ラッチアップ耐量
が低くなるので、入出力回路をＣＭＯＳ構成にすること
はできない そこで、例えば、出力回路は第３図（ｃ）
に示すように、ｎ Ｍ ＯＳ トランジスタＭｌ、Ｍ２
及びインバータＩＶで構成している。
〔発明が解決しようとする課題〕
従来のＰ型シリコン基板にｎＭＯｓ ＤＲＡＭを形成
したＤＲＡＭ内蔵型半導体集積回路では、基板電位供給
用の負電位発生回路により、ＤＲＡＭのデータ破壊を防
止し、又基板電位によるＣＭＯ８回路のラッチアップ耐
量の低下を回避するなめ入出力回路をｎＭＯ３構成にし
ているので、次に述べるような問題点があった。
したＤＲＡＭ内蔵型半導体集積回路では、基板電位供給
用の負電位発生回路により、ＤＲＡＭのデータ破壊を防
止し、又基板電位によるＣＭＯ８回路のラッチアップ耐
量の低下を回避するなめ入出力回路をｎＭＯ３構成にし
ているので、次に述べるような問題点があった。
まず第１に、出力回路をｎＭＯｓ構成にしているので、
出力電圧が電源電圧ＶＤＤよりｎＭＯｓトランジスタＭ
１のしきい電圧だけ低くなり、そのままではＣＭＯ３回
路とのインタフェースがとれない。
出力電圧が電源電圧ＶＤＤよりｎＭＯｓトランジスタＭ
１のしきい電圧だけ低くなり、そのままではＣＭＯ３回
路とのインタフェースがとれない。
第２に、負電位発生回路の発生電位（ＶＢＢ）は回路動
作中変動するので基板電位の変化によりｎ Ｍ ＯＳ
）ランジスタのしきい値が変動するので、周辺回路にア
ナログ回路を含んでいる場合、特性上の制約を受ける。
作中変動するので基板電位の変化によりｎ Ｍ ＯＳ
）ランジスタのしきい値が変動するので、周辺回路にア
ナログ回路を含んでいる場合、特性上の制約を受ける。
本発明は、Ｐ型半導体基板にｎ Ｍ ＯＳ ）ランジス
タを含むＤＲＡＭセル及び入出力回路を設けてなるＤＲ
ＡＭ内蔵型半導体集積回路において、前記入出力回路を
構成するｎＭＯＳトランジスタは、前記ＤＲＡＭセルを
構成するｎＭＯＳトランジスタのＮ型拡散層と電気的に
絶縁されたＰウェルに設けられているというものである
。
タを含むＤＲＡＭセル及び入出力回路を設けてなるＤＲ
ＡＭ内蔵型半導体集積回路において、前記入出力回路を
構成するｎＭＯＳトランジスタは、前記ＤＲＡＭセルを
構成するｎＭＯＳトランジスタのＮ型拡散層と電気的に
絶縁されたＰウェルに設けられているというものである
。
ＰウェルはＤＲＡＭセルと電気的に絶縁されているので
Ｐウェル内のＮ型拡散層から注入された電子はＤＲＡＭ
セルに達することは阻止される。
Ｐウェル内のＮ型拡散層から注入された電子はＤＲＡＭ
セルに達することは阻止される。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例を示すブロック図、第
１図（ｂ）は拡大してその一部を示すレイアウト図、第
１図（ｃ）は第１図（ａ）のＡ−Ａ線相当部の半導体チ
ップの断面図である。
１図（ｂ）は拡大してその一部を示すレイアウト図、第
１図（ｃ）は第１図（ａ）のＡ−Ａ線相当部の半導体チ
ップの断面図である。
Ｐ型シリコン基板１０１にｎＭＯｓ ＤＲＡＭセル２
、周辺回路１０３を持つ半導体集積回路において、半導
体チップ周辺にリング状に５〜６μｍの深さのＮウェル
１０４またはその内側に３〜４μｍの深さの独立したＰ
ウェル１０５を設ける。入出力回路をＣＭＯＳ構成とし
、Ｎ型拡散層１０６−１を独立したＰウェル１０６に、
Ｐ型拡散層１０７はリング状のＮウェル１０４にそれぞ
れ設ける。このとき独立したＰウェル１０５はＰウェル
コンタクト１０９を介して接地端子に接続され、Ｐ型シ
リコン基板１０１は基板コンタクト１１１を介して接地
端子に接続され、Ｎウェル１０４はＮウェルコンタクト
１１０を介して電源端子ＶＤＤに接続されている。なお
、Ｎ型拡散層１０６−２ Ｐウェル１０５によるＰＮ接
合は保護用ダイオードである。
、周辺回路１０３を持つ半導体集積回路において、半導
体チップ周辺にリング状に５〜６μｍの深さのＮウェル
１０４またはその内側に３〜４μｍの深さの独立したＰ
ウェル１０５を設ける。入出力回路をＣＭＯＳ構成とし
、Ｎ型拡散層１０６−１を独立したＰウェル１０６に、
Ｐ型拡散層１０７はリング状のＮウェル１０４にそれぞ
れ設ける。このとき独立したＰウェル１０５はＰウェル
コンタクト１０９を介して接地端子に接続され、Ｐ型シ
リコン基板１０１は基板コンタクト１１１を介して接地
端子に接続され、Ｎウェル１０４はＮウェルコンタクト
１１０を介して電源端子ＶＤＤに接続されている。なお
、Ｎ型拡散層１０６−２ Ｐウェル１０５によるＰＮ接
合は保護用ダイオードである。
入出力回路のＮ型拡散層１０６−１をＶＤＤ電位のＮウ
ェル１０４に囲まれた独立したＰウェル１０５に作るの
で、Ｎ型拡散層１０６−１から注入された電子がＮウェ
ル１０４で吸収されＰ型シリコン基板に到達しない。こ
のため、Ｐ型シリコン基板１０１に電子が注入されない
ようにするための従来の負電位発生回路が不必要で、Ｐ
型シリコン基板１０１を接地電位に固定できる。従って
Ｐ型シリコン基板１０１に作られる周辺回路１０３は通
常の半導体集積回路と同じ設計ができ、アナログ回路の
特性が向上する。また、完全に回路を停止したときの消
費電流を低減できる。さらに、出力回路の基板（Ｐウェ
ル１０５）が接地電位なのでラッチアップ耐量を低下さ
せず出力をＣＭＯ８楕遣にすることができる。
ェル１０４に囲まれた独立したＰウェル１０５に作るの
で、Ｎ型拡散層１０６−１から注入された電子がＮウェ
ル１０４で吸収されＰ型シリコン基板に到達しない。こ
のため、Ｐ型シリコン基板１０１に電子が注入されない
ようにするための従来の負電位発生回路が不必要で、Ｐ
型シリコン基板１０１を接地電位に固定できる。従って
Ｐ型シリコン基板１０１に作られる周辺回路１０３は通
常の半導体集積回路と同じ設計ができ、アナログ回路の
特性が向上する。また、完全に回路を停止したときの消
費電流を低減できる。さらに、出力回路の基板（Ｐウェ
ル１０５）が接地電位なのでラッチアップ耐量を低下さ
せず出力をＣＭＯ８楕遣にすることができる。
第２図（ａ）は本発明の第２の実施例のブロック図、第
２図（ｂ）はその一部を拡大して示すレイアウト図、第
２図（ｃ）は第２図（ａ）のＡ−Ａ線相当部で切断した
半導体チップの断面図である。
２図（ｂ）はその一部を拡大して示すレイアウト図、第
２図（ｃ）は第２図（ａ）のＡ−Ａ線相当部で切断した
半導体チップの断面図である。
Ｐ型シリコン基板２０１にｎＭＯｓ ＤＲＡＭ２０２
、周辺回路２０３、負電位（ＶＢＢ）発生回路２１３を
持つ半導体集積回路においてチップ周辺にリング状に５
〜６μｍの深さのＮウェル２０４またその内側に３〜４
μｍの深さの独立したＰウェル２０５を設ける。入出力
回路をＣＭＯＳ構成とし、ｎＭＯＳトランジスタのＮ型
拡散層２０６−１を独立したＰウェル２０５に、ｐＭＯ
ｓトランジスタのＰ型拡散層２０７をリング状のＮウェ
ル２０４に設ける。このとき独立したＰウェル２０５は
接地端子、リング状のＮウェル２０４は電源端子ＶＤＤ
、Ｐ型シリコン基板２０１は負電位端子−ＶＢＢに接続
されている。
、周辺回路２０３、負電位（ＶＢＢ）発生回路２１３を
持つ半導体集積回路においてチップ周辺にリング状に５
〜６μｍの深さのＮウェル２０４またその内側に３〜４
μｍの深さの独立したＰウェル２０５を設ける。入出力
回路をＣＭＯＳ構成とし、ｎＭＯＳトランジスタのＮ型
拡散層２０６−１を独立したＰウェル２０５に、ｐＭＯ
ｓトランジスタのＰ型拡散層２０７をリング状のＮウェ
ル２０４に設ける。このとき独立したＰウェル２０５は
接地端子、リング状のＮウェル２０４は電源端子ＶＤＤ
、Ｐ型シリコン基板２０１は負電位端子−ＶＢＢに接続
されている。
周辺回路にアナログ回路が含まれる場合には、そのアナ
ログ回路のＮＰＮトランジスタ又はｎＭＯＳトランジス
タを、ＶＤＤに接続されたＮウェル内のＰウェル（接地
端子に接続されている）に設けることにより、Ｐ型シリ
コン基板を負電位端子ＶＢＨに接続してあってもそのた
めにアナログ回路の特性が影響をうけることはない。
ログ回路のＮＰＮトランジスタ又はｎＭＯＳトランジス
タを、ＶＤＤに接続されたＮウェル内のＰウェル（接地
端子に接続されている）に設けることにより、Ｐ型シリ
コン基板を負電位端子ＶＢＨに接続してあってもそのた
めにアナログ回路の特性が影響をうけることはない。
この実施例では、ＤＲＡＭの動作速度を損なうことなく
、入出力回路のＣＭＯＳ化及びアナログ回路の特性向上
を図れる利点がある。
、入出力回路のＣＭＯＳ化及びアナログ回路の特性向上
を図れる利点がある。
以上説明したように本発明は、Ｐ型半導体基板と電気的
に絶縁されたＰウェルに入出力回路のｎＭＯｓ）−ラン
ジスタを形成することによりＤＲＡＭのデータ破壊を防
ぎ、アナログ回路の特性の向上を図ることができ、又、
ＰウェルをＮウェル内に設けるならば、入出力回路のＣ
ＭＯＳ化が可能となり、ＣＭＯ３回路とのインタフェー
スが容易となるという効果がある。
に絶縁されたＰウェルに入出力回路のｎＭＯｓ）−ラン
ジスタを形成することによりＤＲＡＭのデータ破壊を防
ぎ、アナログ回路の特性の向上を図ることができ、又、
ＰウェルをＮウェル内に設けるならば、入出力回路のＣ
ＭＯＳ化が可能となり、ＣＭＯ３回路とのインタフェー
スが容易となるという効果がある。
第１図（′ｃＬ）は本発明の第１の実施例を示すブロッ
ク図、第１図（ｂ）は第１図（ａ）の一部を拡大して示
すレイアウト図、第１図（ｃ）は第１図（ａ）のＡ−Ａ
線相当部で切断した半導体チップの断面図、第２図（ａ
）は第２の実施例を示すブロック図、第２図（ｂ）は第
２図（ａ）の一部を拡大して示すレイアウト図、第２図
（ｃ）は第２図（ａ）のＡ−Ａ線相当部で切断した半導
体チップの断面図、第３図（ａ）、（ｂ）は従来例を示
すブロック図、断面図、第３図（Ｃ）は従来例における
出力回路の回路図である。 １０１．２０１，３０１・・・Ｐ型シリコン基板、１０
２．２０２，３０２−−−ｎＭＯｓ ＤＲＡＭ、１０
３．２０３，３０３・・・周辺回路、１０４゜２０４・
・・Ｎウェル、１０５，２０５・・・Ｐウェル、１０６
−１ １０６−２ ２０６−１，２０６−２．３０
６・・・Ｎ型拡散層、１０７，２０７・・・Ｐ型拡散層
、１０８，２０８，３０８・・・ポンディングパッド、
１０９，２０９・・・Ｐウェルコンタクト、１１１．２
１０・・・Ｎウェルコンタクト、１１１２１１・・・基
板コンタクト、１１２，２１２・・・ゲート電極、２１
３，３１３・・・負電位発生回路、３１４・・・入出力
回路。 代理人 弁理士 ・内 原 晋 乃 ツ １θｑρウエ１しコンタフト 第 図 力 ？ 図 東 ？ 図
ク図、第１図（ｂ）は第１図（ａ）の一部を拡大して示
すレイアウト図、第１図（ｃ）は第１図（ａ）のＡ−Ａ
線相当部で切断した半導体チップの断面図、第２図（ａ
）は第２の実施例を示すブロック図、第２図（ｂ）は第
２図（ａ）の一部を拡大して示すレイアウト図、第２図
（ｃ）は第２図（ａ）のＡ−Ａ線相当部で切断した半導
体チップの断面図、第３図（ａ）、（ｂ）は従来例を示
すブロック図、断面図、第３図（Ｃ）は従来例における
出力回路の回路図である。 １０１．２０１，３０１・・・Ｐ型シリコン基板、１０
２．２０２，３０２−−−ｎＭＯｓ ＤＲＡＭ、１０
３．２０３，３０３・・・周辺回路、１０４゜２０４・
・・Ｎウェル、１０５，２０５・・・Ｐウェル、１０６
−１ １０６−２ ２０６−１，２０６−２．３０
６・・・Ｎ型拡散層、１０７，２０７・・・Ｐ型拡散層
、１０８，２０８，３０８・・・ポンディングパッド、
１０９，２０９・・・Ｐウェルコンタクト、１１１．２
１０・・・Ｎウェルコンタクト、１１１２１１・・・基
板コンタクト、１１２，２１２・・・ゲート電極、２１
３，３１３・・・負電位発生回路、３１４・・・入出力
回路。 代理人 弁理士 ・内 原 晋 乃 ツ １θｑρウエ１しコンタフト 第 図 力 ？ 図 東 ？ 図
Claims (1)
- 【特許請求の範囲】 １、Ｐ型半導体基板にｎＭＯＳトランジスタを含むＤＲ
ＡＭセル及び入出力回路を設けてなるＤＲＡＭ内蔵型半
導体集積回路において、前記入出力回路を構成するｎＭ
ＯＳトランジスタは、前記ＤＲＡＭセルを構成するｎＭ
ＯＳトランジスタのＮ型拡散層と電気的に絶縁されたＰ
ウェルに設けられていることを特徴とするＤＲＡＭ内蔵
型半導体集積回路。 ２、ＰウェルはＰ型半導体基板に設けられたＮウェル内
に設けられ、前記ＰウェルとＰ型半導体基板及びＮウェ
ルはそれぞれ接地端子及び正電源端子に接続されている
請求項１記載のＤＲＡＭ内蔵型半導体集積回路。 ３、ＰウェルはＰ型半導体基板に設けられたＮウェル内
に設けられ、前記Ｐウェル、Ｐ型半導体基板及びＮウェ
ルはそれぞれ接地端子、負電源端子及び正電源端子に接
続されている請求項１記載のＤＲＡＭ内蔵型半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268965A JPH04144280A (ja) | 1990-10-05 | 1990-10-05 | Ｄｒａｍ内蔵型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268965A JPH04144280A (ja) | 1990-10-05 | 1990-10-05 | Ｄｒａｍ内蔵型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144280A true JPH04144280A (ja) | 1992-05-18 |
Family
ID=17465764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268965A Pending JPH04144280A (ja) | 1990-10-05 | 1990-10-05 | Ｄｒａｍ内蔵型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999000846A1 (fr) * | 1997-06-27 | 1999-01-07 | Hitachi, Ltd. | Dispositif a circuit integre a semi-conducteurs |
-
1990
- 1990-10-05 JP JP2268965A patent/JPH04144280A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999000846A1 (fr) * | 1997-06-27 | 1999-01-07 | Hitachi, Ltd. | Dispositif a circuit integre a semi-conducteurs |
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