JPH04151856A - ゲートアレイ型半導体集積回路装置 - Google Patents
ゲートアレイ型半導体集積回路装置Info
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- JPH04151856A JPH04151856A JP2276056A JP27605690A JPH04151856A JP H04151856 A JPH04151856 A JP H04151856A JP 2276056 A JP2276056 A JP 2276056A JP 27605690 A JP27605690 A JP 27605690A JP H04151856 A JPH04151856 A JP H04151856A
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- cell
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 2
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- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0554—External layer
- H01L2224/0555—Shape
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Engineering & Computer Science (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレイ型半導体集積回路装置に関する
。
。
第４図は従来の一例を示すゲートアレイ型半導体集積回
路装置のチップ上のレイアウト図、第５図は第４図の部
分拡大図である。従来、この種のゲートアレイ型半導体
集積回路装置は、例えば、第４図に示すように、半導体
基板であるチップ８上に、論理回路をなす内部セル１が
多数並べて形成される内部セル領域２と、この内部セル
領域２を囲む入出力セルであるＩＯセルフが並べて形成
される入出力回路領域３と、この入出力回路領域３の外
周囲には内部セル１及びＩＯセルに接続される信号線と
これらセルに電源を供給する電源線と接続するポンディ
ングパッド４とが設けられている。
路装置のチップ上のレイアウト図、第５図は第４図の部
分拡大図である。従来、この種のゲートアレイ型半導体
集積回路装置は、例えば、第４図に示すように、半導体
基板であるチップ８上に、論理回路をなす内部セル１が
多数並べて形成される内部セル領域２と、この内部セル
領域２を囲む入出力セルであるＩＯセルフが並べて形成
される入出力回路領域３と、この入出力回路領域３の外
周囲には内部セル１及びＩＯセルに接続される信号線と
これらセルに電源を供給する電源線と接続するポンディ
ングパッド４とが設けられている。
また、このゲートアレイ型半導体集積回路装置の供給電
源線については、第５図に示すように、入出力回路領域
内にＩＯセルフから上に２番目の層に形成される２層■
ＥＥ配線６と２層グランド配線５で仕さどっている。す
なわち、この２層ＶＢＢ配線６は外部電源とポンディン
グパッド４と接続し、内部セル１及びＩＯセルフとを１
層Ｖ、配線１４ａと２層Ｖオ配線１５ａでスル・−ホー
ル９ｂを介して接続されている。さらに、２層グランド
配線５は、外部電源と接続するポンディングパッド４に
一層目に形成された１層グランド配線５ａとスルーポー
ル９ｃを介して接続され、内部セル１及びＩＯセルフに
ついては、前者は２層グランド配線５に２層グランド配
線１６ａを介して接続されており、後者は２層グランド
配線５に直接コンタクトを介して接続されている。
源線については、第５図に示すように、入出力回路領域
内にＩＯセルフから上に２番目の層に形成される２層■
ＥＥ配線６と２層グランド配線５で仕さどっている。す
なわち、この２層ＶＢＢ配線６は外部電源とポンディン
グパッド４と接続し、内部セル１及びＩＯセルフとを１
層Ｖ、配線１４ａと２層Ｖオ配線１５ａでスル・−ホー
ル９ｂを介して接続されている。さらに、２層グランド
配線５は、外部電源と接続するポンディングパッド４に
一層目に形成された１層グランド配線５ａとスルーポー
ル９ｃを介して接続され、内部セル１及びＩＯセルフに
ついては、前者は２層グランド配線５に２層グランド配
線１６ａを介して接続されており、後者は２層グランド
配線５に直接コンタクトを介して接続されている。
このように、内部セルも■０セルも共通の電源線より同
電位の電源が供給されていた。
電位の電源が供給されていた。
しかしながら、上述した従来のゲートアレイ半導体集積
回路装置では、入出力回路の論理レベルによって使用す
る電源電位が限定されてしまうという欠点がある。すな
わち、ここで、例えば、内部セルを駆動電位の低いＣＭ
ＯＳ型素子あるいはＢ ｉ −ＣＭ ＯＳ型素子で回路
を形成した場合、必要以上の高電圧が供給されるために
消費電力が増大したり、この高電位及び高周波の動作に
より金属配線にエレクトロマイグレーションをより発生
したりする問題を生ずる。また、低い電圧で駆動すれば
、遅延時間が長くなるという問題がある。
回路装置では、入出力回路の論理レベルによって使用す
る電源電位が限定されてしまうという欠点がある。すな
わち、ここで、例えば、内部セルを駆動電位の低いＣＭ
ＯＳ型素子あるいはＢ ｉ −ＣＭ ＯＳ型素子で回路
を形成した場合、必要以上の高電圧が供給されるために
消費電力が増大したり、この高電位及び高周波の動作に
より金属配線にエレクトロマイグレーションをより発生
したりする問題を生ずる。また、低い電圧で駆動すれば
、遅延時間が長くなるという問題がある。
さらに、このように駆動電圧が制限されるため、設計の
自由度がないという問題もある。
自由度がないという問題もある。
本発明は、かかる欠点を解消し、人出回路の論理レベル
と内部セルの論理レベルとの整合を図れるとともに設計
の自由度のあるゲートアレイ型半導体集積回路装置を提
供することにある。
と内部セルの論理レベルとの整合を図れるとともに設計
の自由度のあるゲートアレイ型半導体集積回路装置を提
供することにある。
本発明のゲートアレイ型半導体集積回路装置は、半導体
基板であるチップ上にＣＭＯＳ型素子あるいはＢ ｉ
−ＣＭ ＯＳ型素子でなる回路のセルを多数並べて形成
される内部セル領域と、この内部セル領域を囲むととも
に前記セルと接続する人出力セルが形成される入出力回
路領域とを有し、この入出力回路領域内に前記入出力セ
ルに供給する第１の電源線とは別に前記セルに供給する
第２の電源線を設け、かつこれら供給する電源電位が異
なることを特徴としている。
基板であるチップ上にＣＭＯＳ型素子あるいはＢ ｉ
−ＣＭ ＯＳ型素子でなる回路のセルを多数並べて形成
される内部セル領域と、この内部セル領域を囲むととも
に前記セルと接続する人出力セルが形成される入出力回
路領域とを有し、この入出力回路領域内に前記入出力セ
ルに供給する第１の電源線とは別に前記セルに供給する
第２の電源線を設け、かつこれら供給する電源電位が異
なることを特徴としている。
次に、本発明について図面を参照して説明する。
第１１図は本発明の一実施例を示すゲートアレイ型半導
体集積回路装置のチップ上のレイアウト図、第２図は第
１図の部分拡大図である。このゲートアレイ型半導体集
積回路装置は、後述するようが、内部セル１ａをＢ ｉ
−ＣＭ ＯＳ型の素子で回路を形成し、人出回路領域
の１０セルをＥＣＬ回路で形成した場合である。また、
このゲートアレイ型半導体集積回路のチップ上のレイア
ウトは、第１図に示すように、２層目の２層グランド配
線を内部セル用グランド配線１０と１０セル用グランド
配線１１とに分離して入出力回路領域３ａ内に形成した
ことである。このことにより、内部セル１ａに供給され
る電位と入出力回路領域に供給される電位を異なって供
給することである。
体集積回路装置のチップ上のレイアウト図、第２図は第
１図の部分拡大図である。このゲートアレイ型半導体集
積回路装置は、後述するようが、内部セル１ａをＢ ｉ
−ＣＭ ＯＳ型の素子で回路を形成し、人出回路領域
の１０セルをＥＣＬ回路で形成した場合である。また、
このゲートアレイ型半導体集積回路のチップ上のレイア
ウトは、第１図に示すように、２層目の２層グランド配
線を内部セル用グランド配線１０と１０セル用グランド
配線１１とに分離して入出力回路領域３ａ内に形成した
ことである。このことにより、内部セル１ａに供給され
る電位と入出力回路領域に供給される電位を異なって供
給することである。
さらに、これら入出力回路領域３ａと内部セルへの電源
配線は、第２図に示すように、分離された■０セル用グ
ランド配線１１を、ポンディングパッド４と１層■０セ
ル用グランド配線１２を介して接続し、２層目の１０セ
ル用グランド配線内でＩＯセルフとコンタクトを介して
接続している。
配線は、第２図に示すように、分離された■０セル用グ
ランド配線１１を、ポンディングパッド４と１層■０セ
ル用グランド配線１２を介して接続し、２層目の１０セ
ル用グランド配線内でＩＯセルフとコンタクトを介して
接続している。
一方、内部セル用グランド配線１０を、内部セル１ａと
コンタクトする２層グランド配線１６に接続している。
コンタクトする２層グランド配線１６に接続している。
第３図（ａ）及び（ｂ）は■０セルであるＥＣＬ回路と
内部セルであるＢｉ−ＣＭＯＳのインバータをそれぞれ
を示す回路図である。まず、入出力回路領域のＩＯセル
は、第３図（ａ）に示すように、Ｑｌ 、Ｑ２ 、Ｑ３
のＮＰＮ）ランジスタと、Ｒ，、Ｒ２の抵抗素子と、定
電流源２３と、基準ベース電圧発生回路２２と、定電流
源用定電圧発生回路２１とから構成され、入力端子１７
、出力端子１８、グランド端子１９及びＶＢＢ端子２０
をもっている。また、内部セルは、例えば、第３図（ｂ
）に示すように、インバータ回路で構成され、ＮＰＮ）
ランシタであるＱ４、Ｑ５と、ＰチャンネルＭＯ３）ラ
ンジスタであるＭｌと、ＮチャンネルＭＯ８）ランジス
タであるＭ２及びＭ３と、抵抗素子Ｒ３とをもっている
。さらに、入力端子２４と、出力端子２７をもっている
。
内部セルであるＢｉ−ＣＭＯＳのインバータをそれぞれ
を示す回路図である。まず、入出力回路領域のＩＯセル
は、第３図（ａ）に示すように、Ｑｌ 、Ｑ２ 、Ｑ３
のＮＰＮ）ランジスタと、Ｒ，、Ｒ２の抵抗素子と、定
電流源２３と、基準ベース電圧発生回路２２と、定電流
源用定電圧発生回路２１とから構成され、入力端子１７
、出力端子１８、グランド端子１９及びＶＢＢ端子２０
をもっている。また、内部セルは、例えば、第３図（ｂ
）に示すように、インバータ回路で構成され、ＮＰＮ）
ランシタであるＱ４、Ｑ５と、ＰチャンネルＭＯ３）ラ
ンジスタであるＭｌと、ＮチャンネルＭＯ８）ランジス
タであるＭ２及びＭ３と、抵抗素子Ｒ３とをもっている
。さらに、入力端子２４と、出力端子２７をもっている
。
ここで、上述したインバータ回路のトランジスタＭ２及
びＭ３のバックゲートに接続される端子２６をチップ内
の最低電位と接続ので、この端子２６はＥＣｌ−回路の
ＶＥＲ端子と同電位となる。また、端子２５は、ＥＣＬ
回路のグランド端子１９とは、前述したように分離して
別々の配線と接続されるので、入出力回路領域に供給す
る電位とは異なる電位を内部セル領域に供給し、回路駆
動を行なうことが出来る。
びＭ３のバックゲートに接続される端子２６をチップ内
の最低電位と接続ので、この端子２６はＥＣｌ−回路の
ＶＥＲ端子と同電位となる。また、端子２５は、ＥＣＬ
回路のグランド端子１９とは、前述したように分離して
別々の配線と接続されるので、入出力回路領域に供給す
る電位とは異なる電位を内部セル領域に供給し、回路駆
動を行なうことが出来る。
このように、内部セル領域と入出力領域とを異なる電源
電圧で回路動作が出来ることは、内部セルを低電位で動
作が出来るので、消費電力を抑制し、金属配線のエレク
トロマイグレーションの発生を解消し、かつ使用回路周
波数の向上も図れるという利点がある。また、内部セル
を高電圧にて駆動させれば、より高速動作が得られとい
う利点がある。
電圧で回路動作が出来ることは、内部セルを低電位で動
作が出来るので、消費電力を抑制し、金属配線のエレク
トロマイグレーションの発生を解消し、かつ使用回路周
波数の向上も図れるという利点がある。また、内部セル
を高電圧にて駆動させれば、より高速動作が得られとい
う利点がある。
なお、この実施例では内部セルとしてＢｉ−ＣＭＯＳ型
の回路で説明したが、通常のＣＭＯＳ型の回路でも適用
出来る。また、入出力回路としてＥＣｌ−回路で説明し
たが、これに限定されることなく、他の論理レベルある
いは複数の論理レベルを組合せた場合でも可能である、 〔発明の効果〕 以上説明したように本発明は、内部セル領域に電源電圧
を供給する電源線と、入出力回路領域に電源電圧を供給
する電源線とを分離して設けることによって、内部セル
領域と入出力回路領域とに供給する電源電圧を異なる電
位にて回路構成にすることが出来るので、内部セルの論
理レベルを入出力回路の論理レベルに限定されることな
く、内部セルをより高電位あるいは低電位で駆動するこ
とによって、遅延時間を解消したり、あるいは低電位駆
動により消費電流を小さくし、かつエレクトロマイグレ
ーションを抑制し、使用周波数及び消費電力の問題を解
消する効果が得られる。さらに、回路構成の制限が緩和
され、設計の自由度が増すという効果がある。
の回路で説明したが、通常のＣＭＯＳ型の回路でも適用
出来る。また、入出力回路としてＥＣｌ−回路で説明し
たが、これに限定されることなく、他の論理レベルある
いは複数の論理レベルを組合せた場合でも可能である、 〔発明の効果〕 以上説明したように本発明は、内部セル領域に電源電圧
を供給する電源線と、入出力回路領域に電源電圧を供給
する電源線とを分離して設けることによって、内部セル
領域と入出力回路領域とに供給する電源電圧を異なる電
位にて回路構成にすることが出来るので、内部セルの論
理レベルを入出力回路の論理レベルに限定されることな
く、内部セルをより高電位あるいは低電位で駆動するこ
とによって、遅延時間を解消したり、あるいは低電位駆
動により消費電流を小さくし、かつエレクトロマイグレ
ーションを抑制し、使用周波数及び消費電力の問題を解
消する効果が得られる。さらに、回路構成の制限が緩和
され、設計の自由度が増すという効果がある。
第１図は本発明の一実施例を示すゲートアレイ型半導体
集積回路装置のチップ上のレイアウト図、第２図は第１
図の部分拡大図、第３図（ａ）及び（ｂ）はＩＯＯセル
あるＥＣＬ回路と内部セルであるＢｉ−ＣＭＯＳのイン
バータをそれぞれを示す回路図、第４図は従来の一例を
示すゲートアレイ型半導体集積回路装置のチップ上のレ
イアウト図、第５図は第４図の部分拡大図である。 １．１ａ・・・内部セル、２．２ａ・・・内部セル領域
、３．３ａ・・・入出力回路領域、４・・・ポンディン
グパッド、５・・・２層グランド配線、５ａ・・−１層
グランド配線、６・・・２層ＶＥＥ配線、７・・・■０
セル、８・・・チップ、９ａ、９ｂ、９Ｃ５９ｄ、９
ｅ−＝スルーホール、１０・・・内部セル用グランド配
線、１１・・−ＩＯセル用ダグランド配線１２・・・１
層ＩＯセル用グランド配線、１３・・・１層内部セル用
グランド配線、１４．１４ａ−１層ＶＥＥ配線、１５．
１５ａ・・−２層Ｖオ配線、１６．１６ａ・・・２層グ
ランド配線。
集積回路装置のチップ上のレイアウト図、第２図は第１
図の部分拡大図、第３図（ａ）及び（ｂ）はＩＯＯセル
あるＥＣＬ回路と内部セルであるＢｉ−ＣＭＯＳのイン
バータをそれぞれを示す回路図、第４図は従来の一例を
示すゲートアレイ型半導体集積回路装置のチップ上のレ
イアウト図、第５図は第４図の部分拡大図である。 １．１ａ・・・内部セル、２．２ａ・・・内部セル領域
、３．３ａ・・・入出力回路領域、４・・・ポンディン
グパッド、５・・・２層グランド配線、５ａ・・−１層
グランド配線、６・・・２層ＶＥＥ配線、７・・・■０
セル、８・・・チップ、９ａ、９ｂ、９Ｃ５９ｄ、９
ｅ−＝スルーホール、１０・・・内部セル用グランド配
線、１１・・−ＩＯセル用ダグランド配線１２・・・１
層ＩＯセル用グランド配線、１３・・・１層内部セル用
グランド配線、１４．１４ａ−１層ＶＥＥ配線、１５．
１５ａ・・−２層Ｖオ配線、１６．１６ａ・・・２層グ
ランド配線。
Claims (1)
- 半導体基板であるチップ上にＣＭＯＳ型素子あるいは
Ｂｉ−ＣＭＯＳ型素子でなる回路のセルを多数並べて形
成される内部セル領域と、この内部セル領域を囲むとと
もに前記セルと接続する入出力セルが形成される入出力
回路領域とを有し、この入出力回路領域内に前記入出力
セルに供給する第１の電源線とは別に前記セルに供給す
る第２の電源線を設け、かつこれら供給する電源電位が
異なることを特徴とするゲートアレイ型半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2276056A JPH04151856A (ja) | 1990-10-15 | 1990-10-15 | ゲートアレイ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2276056A JPH04151856A (ja) | 1990-10-15 | 1990-10-15 | ゲートアレイ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04151856A true JPH04151856A (ja) | 1992-05-25 |
Family
ID=17564181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2276056A Pending JPH04151856A (ja) | 1990-10-15 | 1990-10-15 | ゲートアレイ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04151856A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191050A (ja) * | 1985-02-20 | 1986-08-25 | Fujitsu Ltd | 集積回路 |
| JPH01137647A (ja) * | 1987-11-25 | 1989-05-30 | Hitachi Ltd | 半導体集積回路装置 |
-
1990
- 1990-10-15 JP JP2276056A patent/JPH04151856A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191050A (ja) * | 1985-02-20 | 1986-08-25 | Fujitsu Ltd | 集積回路 |
| JPH01137647A (ja) * | 1987-11-25 | 1989-05-30 | Hitachi Ltd | 半導体集積回路装置 |
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