TWI509771B - 積體電感結構以及積體電感結構製造方法 - Google Patents

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Description

積體電感結構以及積體電感結構製造方法
本發明係有關於一種積體電感結構以及一種積體電感結構製造方法，特別是有關於具有創新的圖案式接地防護(Patterned Ground Shield，PGS)的一種積體電感結構以及一種積體電感結構製造方法。
隨著IC製造朝系統單晶片(SoC)方向發展，積體電感(integrated inductor)等被動元件已被廣泛整合製作在高頻積體電路中。由於IC製造一般採用矽基底(silicon substrate)的結構，積體電感因為基底損耗而存在著低品質因子(Q-factor)問題。
因此，有人提出利用多晶矽(polysilicon)金屬構成的圖案式接地防護層(Patterned Ground Shield，PGS)，來降低積體電感的電磁渦電流(eddy current)，藉以提高品質因子，舉例來說，請參考第1圖，第1圖所繪示的係為美國專利第8106479號所揭露之一積體電感結構50的一剖面示意圖。如第1圖所示，圖案式接地防護22係形成於電感30與閘極氧化層24之間，然而，這樣的圖案式接地防護22對於形成於半導體基底10中深層的電磁渦電流之阻斷效果很差，而且第1圖中的圖案式接地防護22的材質是多晶矽，無法有效地降低電磁渦電流。
有鑑於此，本發明之主要目的在提供一種積體電感結構以及一種 積體電感結構製造方法，其具有創新的圖案式接地防護(Patterned Ground Shield，PGS)，可以降低電磁渦電流(eddy current)並且提高品質因子(Q-factor)。
根據本發明之申請專利範圍，其係揭露一種積體電感結構，該積體電感結構包含有：一半導體基底、一電感以及一重分佈金屬層(redistribution layer，RDL)。該電感係形成於該半導體基底上方，以及該重分佈金屬層係形成於該電感上方並具有一特定圖案，以形成一圖案式接地防護(Patterned Ground Shield，PGS)。
根據本發明之申請專利範圍，其係揭露一種積體電感結構製造方法，該積體電感結構製造方法包含有：形成一半導體基底；於該半導體基底上方形成一電感；以及於該電感上方形成具有一特定圖案之一重分佈金屬層(redistribution layer，RDL)，以形成一圖案式接地防護(Patterned Ground Shield，PGS)。
綜上所述，相較於先前技術，由於本發明所揭露的積體電感結構以及積體電感結構製造方法具有創新的圖案式接地防護(Patterned Ground Shield，PGS)，可以阻隔半導體基底中深層的電磁渦流(eddy current)的形成，並且能阻斷電磁渦流可能發生的路徑，阻絕效果更徹底，並且提高品質因子(Q-factor)。
10‧‧‧半導體基底
22‧‧‧圖案式接地防護
24‧‧‧閘極氧化層
30‧‧‧電感
50‧‧‧積體電感結構
200‧‧‧積體電感結構
202‧‧‧半導體基底
204‧‧‧深溝槽
206‧‧‧電感
208‧‧‧圖案式接地防護
500‧‧‧積體電感結構
502‧‧‧半導體基底
504‧‧‧直通矽晶穿孔
506‧‧‧電感
508‧‧‧圖案式接地防護
510‧‧‧遮蔽金屬層
700‧‧‧積體電感結構
702‧‧‧半導體基底
704‧‧‧重分佈金屬層
706‧‧‧電感
708‧‧‧圖案式接地防護
720‧‧‧第一晶片
730‧‧‧第二晶片
900‧‧‧積體電感結構
902‧‧‧半導體基底
904‧‧‧直通矽晶穿孔
906‧‧‧電感
908‧‧‧圖案式接地防護
910‧‧‧背面重分佈金屬層
920‧‧‧三維晶片
930‧‧‧第一晶片
940‧‧‧矽插件
950‧‧‧第二晶片
1120‧‧‧三維晶片
1130‧‧‧第一晶片
1140‧‧‧矽插件
1150‧‧‧第二晶片
第1圖所繪示的係為美國專利第8106479號所揭露之一積體電感結構的一剖面示意圖。
第2圖所繪示的係為依據本發明之一第一實施例的一種積體電感結構之一剖 面示意圖。
第3圖係為本發明之第一實施例的積體電感結構之一結構俯視圖。
第4圖所繪示的係為依據本發明之第一實施例的積體電感結構來概述本發明之積體電感結構製造方法之一第一實施例的流程圖。
第5圖所繪示的係為依據本發明之一第二實施例的一種積體電感結構之一剖面示意圖。
第6圖係為本發明之第二實施例的積體電感結構之一結構俯視圖。
第7圖所繪示的係為依據本發明之一第三實施例的一種積體電感結構之一剖面示意圖。
第8圖係為本發明之第二實施例的積體電感結構之一結構俯視圖。
第9圖所繪示的係為依據上述本發明之第二實施例的積體電感結構來概述本發明之積體電感結構製造方法之一第二實施例的流程圖。
第10圖所繪示的係為依據本發明之一第四實施例的一種積體電感結構之一剖面示意圖。
第11圖係為本發明之第四實施例的積體電感結構之一結構俯視圖。
第12圖所繪示的係為依據本發明之第四實施例的積體電感結構應用於覆晶技術之一簡化示意圖。
第13圖所繪示的係為依據本發明之第四實施例的積體電感結構來概述本發明之積體電感結構製造方法之一第四實施例的流程圖。
第14圖所繪示的係為依據本發明之一第五實施例的一種積體電感結構900之一剖面示意圖。
第15圖係為本發明之第五實施例的積體電感結構之一結構底部俯視圖。
第16圖所繪示的係為依據本發明之第五實施例的積體電感結構應用於一三維晶片之一簡化示意圖。
第17圖所繪示的係為依據本發明之第五實施例的積體電感結構來概述本發明之積體電感結構製造方法之一第五實施例的流程圖。
第18圖所繪示的係為依據本發明之實施例的積體電感結構應用於一三維晶片之一簡化示意圖。
請參考第2圖，第2圖所繪示的係為依據本發明之一第一實施例的一種積體電感結構200之一剖面示意圖。如第2圖所示，積體電感結構200包含有：一半導體基底202、複數個深溝槽(deep trench)204以及一電感206。該些深溝槽204係形成於半導體基底202中並排列成一特定圖案(舉例來說，如第3圖所示，第3圖係為積體電感結構200之一結構俯視圖，但本發明不限於此)，且該些深溝槽204中係填充一金屬材料(例如銅、鋁或金或其合金等)，以形成一圖案式接地防護(Patterned Ground Shield，PGS)208，其中該些深溝槽204之寬度係可小於20微米，且該些深溝槽204之深度可為如小於100微米但大於20微米，以及電感206係形成於半導體基底202上方。另外，在本發明中，電感206與半導體基底202之間可不具有其他任何多餘的圖案式接地防護。請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，圖案式接地防護208也可以另外接地，以進一步降低電磁渦電流(eddy current)並且提高品質因子(Q-factor)。見第2、3圖，較佳地，其中圖案式接地防護208實質上在該電感206下方與其正交(垂直)。
與過去不同，由於目前的先進半導體製程技術可以製作出寬度極小的深溝槽，因此本發明可以藉此在半導體基底200中製作具有該特定圖案之深溝槽204，並且於深溝槽204中填充該金屬材料，以形成創新的圖案式接地防護，用於取代傳統技術中以多晶矽設置於電感與閘極氧化層之間的圖案式接地防護(請參考第1圖)。
請參考第4圖，第4圖所繪示的係為依據上述的積體電感結構200 來概述本發明之積體電感結構製造方法之一第一實施例的流程圖，假如大體上可以得到相同的結果，則流程中的步驟不一定需要照第4圖所示的順序來執行，也不一定需要是連續的，也就是說，這些步驟之間係可以插入其他的步驟。本發明的積體電感結構製造方法之第一實施例包含有下列步驟：
步驟400：形成一半導體基底。
步驟402：於該半導體基底中形成複數個深溝槽，並將該些深溝槽排列成一特定圖案。
步驟404：於該些深溝槽中填充一金屬材料，以形成一圖案式接地防護。
步驟406：於該半導體基底上方形成一電感。
請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，本發明的積體電感結構製造方法之步驟可以另包含有：將該圖案式接地防護接地。較佳地，其中該圖案式接地防護實質上在該電感下方與其正交(垂直)。
請參考第5圖，第5圖所繪示的係為依據本發明之一第二實施例的一種積體電感結構500之一剖面示意圖。如第5圖所示，積體電感結構500包含有：一半導體基底502、複數個直通矽晶穿孔(Through Silicon Via，TSV)504以及一電感506。該些直通矽晶穿孔504係形成於半導體基底500中並排列成一特定圖案(舉例來說，如第6圖所示，第6圖係為積體電感結構500之一結構俯視圖，但本發明不限於此)，且該些直通矽晶穿孔504中係填充一金屬材料(例如銅、鋁或金等)，以形成一圖案式接地防護(Patterned Ground Shield，PGS)508，其中該些直通矽晶穿孔504之寬度係可小於20微米，以及電感506係形成於半導體基底502上方。請注意，在本發明中，電感506 與半導體基底502之間可不具有其他任何多餘的圖案式接地防護。此外，本發明之積體電感結構500可以作應用於一三維晶片(3D IC)中的一矽插件(Si Interposer)。請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，圖案式接地防護508也可以另外接地，以更大幅地降低電磁渦電流(eddy current)並且提高品質因子(Q-factor)。此外，在本發明之一第三實施例中，積體電感結構500還可以另包含有：一遮蔽金屬層510，根據該特定圖案連接該些直通矽晶穿孔504，如第7圖所示，並且該遮蔽金屬層510也可以與該些直通矽晶穿孔504共同形成圖案式接地防護508，如第8圖所示；而較佳地，圖案式接地防護508之遮蔽金屬層510實質上在該電感506下方與其正交(垂直)。其中，該金屬層例如可以用半導體製程中的第一層金屬(metal 1)來形成。
與過去不同，由於目前的先進半導體製程技術可以製作出寬度極小的直通矽晶穿孔，因此本發明可以藉此在半導體基底500中製作具有該特定圖案之直通矽晶穿孔504，並且於直通矽晶穿孔504中填充該金屬材料，以形成創新的圖案式接地防護，用於取代傳統技術中以多晶矽設置於電感與閘極氧化層之間的圖案式接地防護(請參考第1圖)。
請參考第9圖，第9圖所繪示的係為依據上述的積體電感結構500來概述本發明之積體電感結構製造方法之一第二實施例的流程圖，假如大體上可以得到相同的結果，則流程中的步驟不一定需要照第9圖所示的順序來執行，也不一定需要是連續的，也就是說，這些步驟之間係可以插入其他的步驟。本發明的積體電感結構製造方法之第二實施例包含有下列步驟：
步驟600：形成一半導體基底。
步驟602：於該半導體基底中形成複數個直通矽晶穿孔，並將該 些直通矽晶穿孔排列成一特定圖案。
步驟604：於該些直通矽晶穿孔中填充一金屬材料，以形成一圖案式接地防護。
步驟606：於該半導體基底上方形成一電感。
請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，本發明的積體電感結構製造方法之步驟可以另包含有：將該圖案式接地防護接地。此外，在本發明之一第三實施例中，本發明的積體電感結構製造方法可以另包含有：根據該特定圖案將一遮蔽金屬層連接於該些直通矽晶穿孔。而較佳地，該圖案式接地防護之該複數個遮蔽金屬層實質上在該電感下方與其正交(垂直)。其中，該金屬層例如可以用半導體製程中的第一層金屬(metal 1)來形成。
請參考第10圖，第10圖所繪示的係為依據本發明之一第四實施例的一種積體電感結構700之一剖面示意圖。如第10圖所示，積體電感結構700包含有：一半導體基底702、一重分佈金屬層(redistribution layer，RDL)704以及一電感706。電感706係形成於半導體基底702上方；以及重分佈金屬層704係形成於電感706上方並具有一特定圖案(舉例來說，如第11圖所示，第11圖係為積體電感結構700之一結構俯視圖，但本發明不限於此)，以形成一圖案式接地防護(Patterned Ground Shield，PGS)708，其中重分佈金屬層704之材質可以為鋁。請注意，在本發明中，電感706與半導體基底702之間可不具有其他任何多餘的圖案式接地防護。此外，本發明之積體電感結構700可以應用於一三維晶片(3D IC)中的一積體被動裝置(Integrated Passive Device，IPD)。本實施例的積體電感結構700可以應用於覆晶技術(Flip Chip)，請參考第12圖，第12圖所繪示的係為依據本發明之第四實施例的積體電感結構700應用於覆晶技術之一簡化示意圖，如第12圖所示，當包含有 積體電感結構700之一第一晶片720反轉朝下時，在積體電感結構700中上方的重分佈金屬層704所形成之圖案式接地防護708不但可以降低電磁渦電流(eddy current)以及提高品質因子(Q-factor)，並且可以更有效地避免上層之第一晶片720中的電感磁場流影響下層的一第二晶片730的訊號。請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，圖案式接地防護708也可以另外接地，以進一步降低電磁渦電流(eddy current)並且提高品質因子(Q-factor)。如第10、11圖所示，較佳地，其中重分佈金屬層704實質上在該電感706上方與其正交(垂直)。
請參考第13圖，第13圖所繪示的係為依據上述的積體電感結構700來概述本發明之積體電感結構製造方法之一第四實施例的流程圖，假如大體上可以得到相同的結果，則流程中的步驟不一定需要照第13圖所示的順序來執行，也不一定需要是連續的，也就是說，這些步驟之間係可以插入其他的步驟。本發明的積體電感結構製造方法之第四實施例包含有下列步驟：
步驟800：形成一半導體基底。
步驟802：於該半導體基底上方形成一電感。
步驟804：於該電感上方形成具有一特定圖案之一重分佈金屬層，以形成一圖案式接地防護。
請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，本發明的積體電感結構製造方法之步驟可以另包含有：將該圖案式接地防護接地。較佳地，其中該重分佈金屬層實質上在該電感上方與其正交(垂直)。
請參考第14圖，第14圖所繪示的係為依據本發明之一第五實施 例的一種積體電感結構900之一剖面示意圖。如第14圖所示，積體電感結構900包含有：一半導體基底902、複數個直通矽晶穿孔(Through Silicon Via，TSV)904、一電感906以及一背面重分佈金屬層(back side redistribution layer，back side RDL)910。電感906係形成於半導體基底902上方，以及該些直通矽晶穿孔904係形成於半導體基底902中。背面重分佈金屬層910係形成於半導體基底902之底部並連接於該些直通矽晶穿孔904，並且背面重分佈金屬層910具有一特定圖案(舉例來說，如第15圖所示，第15圖係為積體電感結構900之一結構底部俯視圖，但本發明不限於此)，以形成一圖案式接地防護(Patterned Ground Shield，PGS)908，其中背面重分佈金屬層904之材質可以為鋁。請注意，在本發明中，電感906與半導體基底902之間可不具有其他任何多餘的圖案式接地防護。此外，本發明之積體電感結構900可以應用於一三維晶片(3D IC)中的一矽插件(Si Interposer)，請參考第16圖，第16圖所繪示的係為依據本發明之第五實施例的積體電感結構900應用於一三維晶片920之一簡化示意圖，如第16圖所示，三維晶片920包含有一第一晶片930、一矽插件940以及一第二晶片950，其中矽插件940具有積體電感結構900，並且積體電感結構900中下方的背面重分佈金屬層910所形成之圖案式接地防護908不但可以降低電磁渦電流以及提高品質因子(Q-factor)，並且可以更有效地避免矽插件940中的電感磁場流影響下層的一第二晶片950的訊號。請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，圖案式接地防護908也可以另外接地，以進一步降低電磁渦電流(eddy current)並且提高品質因子(Q-factor)。
請參考第17圖，第17圖所繪示的係為依據上述的積體電感結構900來概述本發明之積體電感結構製造方法之一第五實施例的流程圖，假如大體上可以得到相同的結果，則流程中的步驟不一定需要照第17圖所示的順序來執行，也不一定需要是連續的，也就是說，這些步驟之間係可以插入其 他的步驟。本發明的積體電感結構製造方法之第五實施例包含有下列步驟：
步驟1000：形成一半導體基底。
步驟1002：於該半導體基底中形成複數個直通矽晶穿孔。
步驟1004：於該半導體基底上方形成一電感。
步驟1006：於該半導體基底之底部形成具有一特定圖案之一背面重分佈金屬層，並且將該背面重分佈金屬層連接於該些直通矽晶穿孔，以形成一圖案式接地防護。
請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，本發明的積體電感結構製造方法之步驟可以另包含有：將該圖案式接地防護接地。
此外，本發明之積體電感結構可以應用於一三維晶片(3D IC)中的一矽插件(Si Interposer)，請參考第18圖，第18圖所繪示的係為依據本發明之前述實施例的積體電感結構應用於一三維晶片1120之一簡化示意圖，如第20圖所示，三維晶片1120包含有一第一晶片1130、一矽插件1140以及一第二晶片1150，其中矽插件1140包含有本發明之一積體電感結構，其具有直通矽晶穿孔與背面重分佈金屬層或重分佈金屬層。
綜上所述，相較於先前技術，由於本發明所揭露的積體電感結構以及積體電感結構製造方法具有創新的圖案式接地防護，可以阻隔半導體基底中深層的電磁渦流的形成，並且能阻斷電磁渦流可能發生的路徑，阻絕效果更徹底，並且提高品質因子，並可應用於三維晶片或覆晶技術。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所 做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
700‧‧‧積體電感結構
702‧‧‧半導體基底
704‧‧‧重分佈金屬層
706‧‧‧電感

Claims (11)

  1. 一種積體電感結構，包含有：一半導體基底；一電感，形成於該半導體基底上方；以及單一重分佈金屬層(redistribution layer，RDL)，形成於該電感上方並具有一特定圖案，以形成一圖案式接地防護(Patterned Ground Shield，PGS)。
  2. 如申請專利範圍第1項所述之積體電感結構，其中該圖案式接地防護係接地。
  3. 如申請專利範圍第1項所述之積體電感結構，其中該重分佈金屬層之材質係為鋁。
  4. 如申請專利範圍第1項所述之積體電感結構，其係為一三維晶片(3D IC)中的一積體被動裝置(Integrated Passive Device，IPD)。
  5. 如申請專利範圍第1項所述之積體電感結構，其中該電感與該半導體基底之間不具有圖案式接地防護。
  6. 如申請專利範圍第1項所述之積體電感結構，其應用於覆晶技術(Flip Chip)。
  7. 如申請專利範圍第1項所述之積體電感結構，其中該重分佈金屬層實質上在該電感上方與該電感正交。
  8. 一種積體電感結構製造方法，包含有：形成一半導體基底；於該半導體基底上方形成一電感；以及於該電感上方形成具有一特定圖案之單一重分佈金屬層(redistribution layer，RDL)，以形成一圖案式接地防護(Patterned Ground Shield，PGS)。
  9. 如申請專利範圍第7項所述之積體電感結構製造方法，另包含有：將該圖案式接地防護接地。
  10. 如申請專利範圍第7項所述之積體電感結構製造方法，其中該重分佈金屬層之材質係為鋁。
  11. 如申請專利範圍第7項所述之積體電感結構製造方法，其中該重分佈金屬層實質上在該電感上方與該電感正交。
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