JP2010267643A

JP2010267643A - 半導体装置

Info

Publication number: JP2010267643A
Application number: JP2009115239A
Authority: JP
Inventors: Koichi Kokubu; 分弘一国
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-05-12
Filing date: 2009-05-12
Publication date: 2010-11-25
Also published as: US20100289118A1

Abstract

【課題】チップ面積の縮小を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、半導体基板上に形成された絶縁膜３と、絶縁膜中に形成され、第１の端子１０１と第２の端子１０２との間に接続されたインダクタ４と、を備える。インダクタは、半導体基板の基板面に平行な第１の方向Ｘに延びるように、絶縁膜中に配置され、第１の端子に一方の端部が電気的に接続された第１のメタル配線層４ａと、絶縁膜中、基板面に垂直な第２の方向Ｙに延びて配置され、第１のメタル配線層の他方の端部に上部が接続された第１のビア配線４ｂと、絶縁膜中、第１の方向に延びるように、第１のメタル配線層の下方に第１のメタル配線層と対向して配置され、第１のメタル配線層と同じ長さを有し、第１のビア配線の下部に一方の端部が接続され、第２の端子に他方の端部が電気的に接続された第２のメタル配線層４ｃと、を含む。
【選択図】図１

Description

本発明は、半導体装置に関する。

ＣＭＯＳＬＳＩ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ−ＯｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒＬａｒｇｅ−ＳｃａｌｅＩｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）のチップは、主に、ロジック部と、アナログ部とにより構成される。このロジック部は、現在までの微細化技術の進展により、縮小化は進んでいる。しかし、アナログ部では、特に、受動素子のインダクタの面積の縮小が困難である。

そして、ＣＭＯＳ微細化によるＳＯＣ（ＳｙｓｔｅｍｏｎＣｈｉｐ）技術では、アナログ部の面積の削減は、コストインパクトの点で大きな課題とされている。

上述のようにインダクタの面積を縮小できない原因として、平面レイアウトパターンが挙げられる。例えば、基板平面に平行な平面上に二次元的に配置されたインダクタンスを増加させるために、インダクタの巻き数を増加すると、その巻き数に応じて、インダクタの面積が増大することになる。

ここで、従来の半導体装置には、３次元的に構成されたインダクタを備えるものがある（例えば、特許文献１参照。）。しかし、このインダクタのインダクタンスを増加させるために巻数を増加させると、インダクタの平面レイアウトの面積が増大することとなる。上記従来技術では、インダクタンスを増加させようとすると、チップ面積が増大するという問題があった。

特開平８−２０５３３２号公報

本発明は、チップ面積の縮小を図ることが可能な半導体装置を提供することを目的とする。

本発明の一態様に係る半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜中に形成され、第１の端子と第２の端子との間に接続されたインダクタと、を備え、前記インダクタは、前記半導体基板の基板面に平行な第１の方向に延びるように、前記絶縁膜中に配置され、前記第１の端子に一方の端部が電気的に接続された第１のメタル配線層と、前記絶縁膜中、前記基板面に垂直な第２の方向に延びて配置され、前記第１のメタル配線層の他方の端部に上部が接続された第１のビア配線と、前記絶縁膜中、前記第１の方向に延びるように、前記第１のメタル配線層の下方に前記第１のメタル配線層と対向して配置され、前記第１のメタル配線層とは前記絶縁膜により絶縁され、前記第１のビア配線の下部に一方の端部が接続され、前記第２の端子に他方の端部が電気的に接続された第２のメタル配線層と、を含むことを特徴とする。

本発明に係る半導体装置によれば、チップ面積の縮小を図ることができる。

本発明の一態様である実施例１に係る半導体装置の構成の一例を示す図。図１に示す半導体装置１００のインダクタ４を示す図。図２Ａ、図２Ｂのインダクタ４の点線で囲まれた領域４ｚ近傍の平面構造の例を示す平面図。図１に示す半導体装置１００のインダクタ４を直列に接続した場合の構成の一例を示す図。

以下、本発明を適用した各実施例について図面を参照しながら説明する。

図１は、本発明の一態様である実施例１に係る半導体装置１００の構成の一例を示す図である。また、図２Ａは、図１に示す半導体装置１００のインダクタ４に注目した平面構造を示す平面図である。また、図２Ｂは、図２ＡのＡ−Ａ’線に沿ったインダクタ４の断面構造を示す断面図である。

図１に示すように、半導体装置１００は、半導体基板１と、ゲート絶縁膜２と、層間絶縁膜３と、インダクタ４と、ＭＯＳトランジスタ５と、第１の端子１０１と、第２の端子１０２と、を備える。

半導体基板１は、例えば、シリコンやゲルマニウムを主成分とする半導体により構成されている。

ゲート絶縁膜２は、半導体基板１上に形成された絶縁膜であり、例えば、ＭＯＳトランジスタ５のゲート絶縁膜として機能する。

層間絶縁膜３は、半導体基板１上にゲート絶縁膜２を介して形成された絶縁膜である。

インダクタ４は、層間絶縁膜３中に形成されている。このインダクタ４は、第１の端子１０１と第２の端子１０２との間に接続されている。

ＭＯＳトランジスタ５は、半導体基板１上に形成されている。このＭＯＳトランジスタ５は、半導体基板１上に形成されたゲート絶縁膜２と、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極５ａと、ゲート電極５ａを挟むように半導体基板１中に配置されたソース・ドレイン領域５ｂ、５ｃと、を含む。

ソース・ドレイン領域５ｂには、層間絶縁膜３中において、メタル配線層５ｂ１が、ビア配線５ｂ２、メタル配線層５ｂ３、およびビア配線５ｂ４を介して、電気的に接続されている。

ソース・ドレイン領域５ｃには、層間絶縁膜３中において、メタル配線層５ｃ１が、ビア配線５ｃ２、メタル配線層５ｃ３、ビア配線５ｃ４、メタル配線層５ｃ５、ビア配線５ｃ６、メタル配線層５ｃ７、およびビア配線５ｃ８を介して、電気的に接続されている。

また、第１の端子１０１は第２の端子１０２は、例えば、図示しない配線層等を介して、図示しない内部回路や、図示しない外部端子等に、電気的に接続されている。

また、図１、図２Ａ、図２Ｂに示すように、インダクタ４は、第１のメタル配線層４ａと、第１のビア配線４ｂと、第１の中継配線層４ｂ１、４ｂ２と、第２のメタル配線層４ｃと、第２のビア配線４ｄと、第２の中継配線層４ｄ１と、第３のメタル配線層４ｅと、第３のビア配線４ｆと、第４のメタル配線層４ｇと、第１の引出配線層４ｘと、第２の引出配線層４ｙと、を含む。なお、これらの配線層および配線は、導電性を有する。

第１のメタル配線層４ａは、半導体基板１の基板面に平行な第１の方向Ｘに延びるように、層間絶縁膜３中に配置されている。この第１のメタル配線層４ａは、第１の端子１０１に一方の端部が第１の引出配線層４ｘを介して電気的に接続されている。

第１のビア配線４ｂは、層間絶縁膜３中、該基板面に垂直な第２の方向Ｙに延びて配置されている。この第１のビア配線４ｂは、第１のメタル配線層４ａの他方の端部に上部が接続されている。

第２のメタル配線層４ｃは、層間絶縁膜３中、第１の方向Ｘに延びるように、第１のメタル配線層４ａの下方に第１のメタル配線層４ａに対向して配置されている。この第２のメタル配線層４ｃは、第１のメタル配線層４ａとは層間絶縁膜３により絶縁されている。また、第２のメタル配線層４ｃは、第１のメタル配線層４ａと同じ長さを有する。また、第２のメタル配線層４ｃは、第１のビア配線４ｂの下部に一方の端部が接続され、第２の端子１０２に他方の端部が他のメタル配線層およびビア配線を介して電気的に接続されている。

第２のビア配線４ｄは、層間絶縁膜３中、第２の方向Ｙに延びて配置され、第２のメタル配線層４ｃの他方の端部に下部が接続されている。

第３のメタル配線層４ｅは、層間絶縁膜３中、第１の方向Ｘに延びるように、第１のメタル配線層４ａと第２のメタル配線層４ｃとの間に配置されている。この第３のメタル配線層４ｅは、第１のメタル配線層４ａおよび第２のメタル配線層４ｃとは層間絶縁膜３により絶縁されている。また、第３のメタル配線層４ｅは、第２のメタル配線層４ｃよりも短い長さを有する。また、第３のメタル配線層４ｅは、第２のビア配線４ｄの上部に一方の端部が接続され、第２の端子１０２に他方の端部が他のメタル配線層およびビア配線を介して電気的に接続されている。

第３のビア配線４ｆは、層間絶縁膜３中、第２の方向Ｙに延びて配置され、第３のメタル配線層４ｅの他方の端部に上部が接続されている。

第４のメタル配線層４ｇは、層間絶縁膜３中、第１の方向Ｘに延びるように、第２のメタル配線層４ｃと第３のメタル配線層４ｅとの間に配置されている。この第４のメタル配線層４ｇは、第１のメタル配線層４ａ、第２のメタル配線層４ｃ、および第３のメタル配線層４ｅとは層間絶縁膜３により絶縁されている。また、第４のメタル配線層４ｇは、第３のメタル配線層４ｅよりも短い長さを有する。また、第４のメタル配線層４ｇは、第３のビア配線４ｆの下部に一方の端部が接続され、第２の端子１０２に他方の端部が第２の引出配線層４ｙを介して電気的に接続されている。

第１の引出配線層４ｘは、第１の端子１０１に電気的に接続され、該基板面に平行であり第１の方向Ｘに垂直な第３の方向Ｚに延びて配置されている。既述のように、第１のメタル配線層４ａの一方の端部は、この第１の引出配線層４ｘを介して、第１の端子１０１に電気的に接続されている。

第２の引出配線層４ｙは、第２の端子１０２に電気的に接続され、第３の方向Ｚに延びて配置されている。既述のように、第４のメタル配線層４ｇ（第２のメタル配線層４ｃ、第３のメタル配線層４ｅ）の他方の端部は、この第２の引出配線層４ｙを介して、第２の端子１０２に電気的に接続されている。

また、第１の中継配線層４ｂ１、４ｂ２は、層間絶縁膜３中、第１のメタル配線層４ａの他方の端部と第２のメタル配線層４ｃの一方の端部との間であって、第１のビア配線４ｂを中継するように配置されている。

なお、この第１の中継配線層４ｂ１、４ｂ２は、省略されていてもよい。この場合、第１のメタル配線層４ａの他方の端部と第２のメタル配線層４ｃの一方の端部とは、第１のビア配線４ｂのみにより、電気的に接続されることになる。

また、第２の中継配線層４ｄ１は、層間絶縁膜３中、第２のメタル配線層４ｃの他方の端部と第３のメタル配線層４ｅの一方の端部との間であって、第２のビア配線４ｄを中継するように配置されている。

なお、この第２の中継配線層４ｄ１は、省略されていてもよい。この場合、第２のメタル配線層４ｃの他方の端部と第３のメタル配線層４ｅの一方の端部とは、第２のビア配線４ｄのみにより、電気的に接続されることになる。

なお、第１のメタル配線層４ａ、第２のメタル配線層４ｃ、第３のメタル配線層４ｅ、および第４のメタル配線層４ｇは、同じ幅を有する。

また、第１の中継配線層４ｂ１と第３のメタル配線層４ｅとは、半導体基板１の基板面から同じ高さに配置されている。

また、第１の中継配線層４ｂ２、第２の中継配線層４ｄ１、および、第４のメタル配線層４ｇは、半導体基板１の基板面から同じ高さに配置されている。

図１、図２Ａ、図２Ｂに示すように、インダクタ４は、メタル配線層とビア配線とからなる縦型のスパイライル構造を有する。このインダクタ４の基板面に平行な平面の面積は、第１のメタル配線層４ａ、第１、第２の引出配線層４ｘ、４ｙの基板面に平行な平面の面積のみである。

すなわち、上記構成を有するインダクタ４は、基板面に平行な平面の面積を増加することなく、インダクタンスを増加することができる。これにより、チップ面積の縮小を図ることができる。

なお、このインダクタ４のスパイラル構造は、基本的に、既存のＣＭＯＳのＢＥＯＬ（Ｂａｃｋ−Ｅｎｄ−ｏｆ−Ｌｉｎｅ）プロセスを使用すれば、形成することが可能である。

また、必要に応じて、インダクタ４のメタル配線層の層数を増加することにより、インダクタ４の巻き数を増やすことができる。

なお、層間絶縁膜３の透磁率をより高く設定することによっても、インダクタ４のインダクタンスを増加することができる。

このように、上記構成を有するインダクタ４は、従来の平面スパイラルを有するインダクタと比較して、平面レイアウトの面積が縮小可能である。

さらに、上記構成を有するインダクタ４は、従来と比較して、インダクタ４の基板面に平行な平面の面積を縮小することができるので、半導体基板１へのカップリングノイズの低減を図ることができる。

図３Ａないし図３Ｃは、図２Ａ、図２Ｂのインダクタ４の点線で囲まれた領域４ｚ近傍の平面構造の例を示す平面図である。

図３Ａに示すように、第３のビア配線４ｆが複数個（ここでは、４個）配置されている。これにより、同じ断面積を有するビア配線を１つ配置するよりも、インダクタ４の配線抵抗が低減される。

また、図３Ｂに示すように、インダクタ４の配線抵抗をより低減するために、第４のメタル配線層４ｇの幅に合わせて、第３のビア配線４ｆを可能な限り配置（ここでは、１６個）するようにしてもよい。

また、図３Ｃに示すように、第４のメタル配線層４ｇの幅と等しくなるように、第３のビア配線４ｆの幅を設定してもよい。これにより、メタル配線層とビア配線との接続面積を最大にすることができる。すなわち、メタル配線層とビア配線との間の接続抵抗をより低減することができる。

なお、第３のメタル配線層４ｅと第３のビア配線４ｆとの関係も図３Ａないし図３Ｃと同様になる。

なお、インダクタ４の配線抵抗を低減するために、第１、第２のビア配線４ｂ、４ｄについても、図３Ａ、図３Ｂに示す場合と同様に、複数個配置されていてもよい。また、図３Ｃに示す場合と同様に、接続されるメタル配線層の幅と等しくなるように、第１、第２のビア配線４ｂ、４ｄの幅を設定してもよい。

ここで、図４Ａは、図１に示す半導体装置１００のインダクタ４を直列に接続した場合の平面構造の一例を示す平面図である。また、図４Ｂは、図４Ａに示す直列に接続されたインダクタ４の回路構成を示す回路図である。

図４Ａ、４Ｂに示すように、半導体装置１００は、第１の端子１０１と第２の端子１０２との間に直列に接続された複数のインダクタ４を備えるようにしてもよい。これにより、より大きなインダクタンスが必要な場合は、直列に接続されたインダクタ４の個数を増加することにより、チップ面積の縮小を図りつつ必要なインダクタンスを得るができる。

以上のように、本実施例に係る半導体装置によれば、チップ面積の縮小を図ることができる。

１半導体基板、２ゲート絶縁膜、３層間絶縁膜、４インダクタ、４ａ第１のメタル配線層、４ｂ第１のビア配線、４ｂ１、４ｂ２第１の中継配線層、４ｃ第２のメタル配線層、４ｄ第２のビア配線、４ｄ１第２の中継配線層、４ｅ第３のメタル配線層、４ｆ第３のビア配線、４ｇ第４のメタル配線層、４ｘ第１の引出配線層
４ｙ第２の引出配線層、５ｂ１、５ｂ３、５ｃ１、５ｃ３、５ｃ５、５ｃ７メタル配線層、５ｂ２、５ｂ４、５ｃ２、５ｃ４、５ｃ６、５ｃ８ビア配線、１００半導体装置、１０１第１の端子、１０２第２の端子

Claims

半導体基板上に形成された絶縁膜と、
前記絶縁膜中に形成され、第１の端子と第２の端子との間に接続されたインダクタと、を備え、
前記インダクタは、
前記半導体基板の基板面に平行な第１の方向に延びるように、前記絶縁膜中に配置され、前記第１の端子に一方の端部が電気的に接続された第１のメタル配線層と、
前記絶縁膜中、前記基板面に垂直な第２の方向に延びて配置され、前記第１のメタル配線層の他方の端部に上部が接続された第１のビア配線と、
前記絶縁膜中、前記第１の方向に延びるように、前記第１のメタル配線層の下方に前記第１のメタル配線層と対向して配置され、前記第１のメタル配線層とは前記絶縁膜により絶縁され、前記第１のビア配線の下部に一方の端部が接続され、前記第２の端子に他方の端部が電気的に接続された第２のメタル配線層と、を含む
ことを特徴とする半導体装置。
前記インダクタは、
前記絶縁膜中、前記第２の方向に延びて配置され、前記第２のメタル配線層の前記他方の端部に下部が接続された第２のビア配線と、
前記絶縁膜中、前記第１の方向に延びるように、前記第１のメタル配線層と前記第２のメタル配線層との間に配置され、前記第１のメタル配線層および前記第２のメタル配線層とは前記絶縁膜により絶縁され、前記第２のメタル配線層よりも短い長さを有し、前記第２のビア配線の上部に一方の端部が接続され、前記第２の端子に他方の端部が電気的に接続された第３のメタル配線層と、をさらに含む
ことを特徴とする請求項１に記載の半導体装置。
前記インダクタは、
前記絶縁膜中、前記基板面に平行であり前記第１の方向に垂直な第３の方向に延びて配置され、前記第１の端子に電気的に接続された第１の引出配線層と、
前記絶縁膜中、前記第３の方向に延びて配置され、前記第２の端子に電気的に接続された第２の引出配線層と、をさらに含み、
前記第１のメタル配線層の前記一方の端部は、前記第１の引出配線層を介して、前記第１の端子に電気的に接続され、
前記第２のメタル配線層の前記他方の端部は、前記第２の引出配線層を介して、前記第２の端子に電気的に接続されている
ことを特徴とする請求項１または２に記載の半導体装置。
前記インダクタは、
前記絶縁膜中、前記第１のメタル配線層の前記他方の端部と前記第２のメタル配線層の前記一方の端部との間であって、前記第１のビア配線を中継するように配置された第１の中継配線層を、さらに含む
ことを特徴とする請求項１ないし３の何れかに記載の半導体装置。
直列に接続された複数の前記インダクタを備えることを特徴とする請求項１ないし４の何れかに記載の半導体装置。