JP5484898B2 - フリップチップ・パッケージ信頼性を向上させるためのダイ・レベルの金属密度勾配に関する集積回路の製造方法 - Google Patents

フリップチップ・パッケージ信頼性を向上させるためのダイ・レベルの金属密度勾配に関する集積回路の製造方法 Download PDF

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Description

本発明は一般的に、半導体デバイスの分野に関する。一態様において、本発明は、集積回路の構造安全性を向上させるために、ダイ・レベルの金属タイリングまたはダミー特徴部を用いることに関する。
ボンドパッドに対する電気的接続を形成するために伝導性ボール(たとえば半田ボール)を用いることは、半導体ダイの電気的回路構成における電気的接続を形成するための既知の方法である。伝導性のボール・パッケージングは、フリップチップ配線として業界で知られる半導体パッケージングの1つの種類である。半導体の幾何学的形状のサイズが、半導体の製造技術の向上によって縮小し続けているため、ボンドパッド領域のサイズも縮小する。その結果、半導体ダイに対して物理的な接続を形成したときのボンドパッド構造における応力が増加する。
更なる機械的安全性の問題が、幾何学的形状の小さい半導体を製造する際に使用される配線構造によって生じる。たとえば銅配線メタライゼーションと低誘電率(低いk)の誘電体を用いて製造されるボンドパッド構造は、ボンディング・プロセスの間の機械的損傷に敏感であり、その原因は、このような材料の方がヤング係数と破壊靱性が低いからである。その結果、このようなボンドパッド構造においてその下に設けられた金属と誘電体層の積層物が、容易に機械的に破砕するかまたは層状に剥離する場合があり、そうでなければ、パッケージ対ダイの不整合応力(たとえばダイ取付プロセスの間に生成される)を受ける場合があり、結果として、パッケージ・レベル・ダイの破損が生じることになる。
構造安全性問題に対処する従来のアプローチでは、フリップチップ・ボンドパッドの真下の領域でしか金属タイリング密度を増加させていなかった。超低誘電率(ULK:ultra low k)の誘電体を有するダイにおいて利用される他のアプローチでは、配線積層物の上部層から超低誘電率を除くことが、パッケージ要求を満足するために要求されていた。または超低誘電率をTEOS(テトラエトキシシラン)と交換することが、銅パッドレス設計(最後の金属配線がバンプ金属に選択的に接続される)の場合に要求されていた。その結果、タイリングをパッドの下方と付近に形成する従来の方法では、ダイ全体に対してタイルの最適な密度、間隔、および位置決めを実現できないか、そうでなければダイの性能が低減もしくは減少または製造コストが増加する。
したがって、改良した半導体プロセスとデバイスが求められる。つまり、ダイ設計との干渉を最小限にしてパッケージの靱性要求を満足できる低係数、低硬度、および低誘電率の材料を用いた高性能な回路配線をダイ内に有する半導体プロセスとデバイスが求められる。またフリップチップ製造プロセスとして、ダイ全体に渡って金属タイリング密度を最適化することによってリフローおよびパッケージ環境においてダイ信頼性を向上させるプロセスも求められる。加えて、当該技術分野における問題たとえば前述したものを打開する半導体製造プロセスと設計が求められる。従来のプロセスと技術の更なる限界と不利点は、本出願の残りの部分を以下の図面と詳細な説明を参照しながら評価した後で、当業者には明らかとなる。
ここに至って、集積回路を製造する方法が提供されることを理解したい。予備的事項として、第1金属配線層と金属バンプ位置の設計を含む集積回路設計を提供する。金属バンプ位置は、集積回路の上面上に存在する。第1金属配線層に対して、金属バンプ位置の下方に存在する部分を含む第1応力領域が画定され、第1応力領域では第1金属濃度が要求される。加えて、第1金属配線層において第1応力領域に隣接する第2応力領域が画定される。しかし第2応力領域は、金属バンプ位置の下方には配置されていない。第2応力領域では、第1金属濃度よりも小さい第2金属濃度が要求される。次に集積回路を構築することを、第1応力領域において第1金属配線層内の金属密度を増加させることによって第1金属濃度を実現することと、第2応力領域において金属密度を増加させることによって第2応力領域において第2金属濃度を実現することとによって行なう。
本方法には、第1ゾーンと第2ゾーンを、各々の集積回路層において画定することが含まれていても良い。第1ゾーンは、たとえば集積回路のコーナまたは境界部分である。第2ゾーンは、たとえば集積回路のコーナ部分も内部部分も含まない境界部分である。これらのゾーンとともに、第1配線層において第1応力領域と第2応力領域を、第1ゾーン内に配置する。一方、第3応力領域とそれに隣接する第4応力領域を、第2ゾーン内に配置されるように画定する。第3ゾーンは、金属バンプの下方に存在する部分を有する。第3ゾーンには、第1金属濃度よりも小さい第3金属濃度が要求される。第4ゾーンは、金属バンプの下方に存在する部分を有しない。第4ゾーンには、第2金属濃度よりも小さい第4金属濃度が要求される。これらの更なる応力領域を画定した状態で、集積回路の構築を、第3応力領域において第1金属配線層内の金属密度を増加させることによって第3金属濃度を実現することと、第4応力領域において金属密度を増加させることによって第4応力領域において第4金属濃度を実現することとによって行なっても良い。
本方法には更に、第3ゾーンを画定することが含まれていても良い。第3ゾーンは、たとえば境界部分もコーナ部分も含まない集積回路の内部部分である。第3ゾーンには、第5応力領域とそれに隣接する第6応力領域が配置される。第5応力領域は、金属バンプの下方に存在する部分を有する。第5応力領域には、第3金属濃度よりも小さい第5金属濃度が要求される。第6応力領域は、金属バンプの下方に存在する部分を有しない。第6応力領域には、第4金属濃度よりも小さい第6金属濃度が要求される。これらの更なる応力領域を画定した状態で、集積回路の構築を、第5応力領域において第1金属配線層内の金属密度を増加させることによって第5金属濃度を実現することと、第6応力領域において金属密度を増加させることによって第6応力領域において第6金属濃度を実現することとによって行なっても良い。
本方法を第2金属配線層に対して繰返すことは、それぞれ対応する金属濃度(たとえば第3金属濃度と第4金属濃度)が要求される応力領域(たとえば第3応力領域と第4応力領域)を第2金属配線層において画定することと、そして集積回路の構築とによって行っても良い。集積回路の構築は、対応する応力領域において第2金属配線層内の金属密度を増加させることによって、対応して要求される金属濃度を実現することによって行なう。理解されるように、第2金属配線層を第1金属配線層の上方に配置しても良いし、下方に配置しても良い。また複数の金属配線層が、第1金属配線層と第2金属配線層の上方に配置されていても良いし、第1金属配線層と第2金属配線層の間に配置されていても良いし、第1金属配線層と第2金属配線層の下方に配置されていても良い。選択した実施形態においては、金属を領域に加えることによる第1サイジング・アプローチに基づき第1金属濃度案を計算することによって、金属密度を各々の領域において増加させる。第1金属濃度案が、要求される第1金属濃度よりも小さい場合、要求される第1金属濃度を実現するために第2サイジング・アプローチを用いて金属を第1配線層に加える。第2サイジング・アプローチは、たとえば金属のタイリングを配向する方向を、第1サイジング・アプローチに対して変更する。互いに異なるサイジング・アプローチには、第1幅の複数の金属ストリップを加える第1サイジング・アプローチと、第1幅とは異なる第2幅の複数の金属ストリップを加える第2サイジング・アプローチとが含まれても良い。
別の形態において、集積回路を製造するための方法が提供される。予備的事項として、第1金属配線層と、集積回路の上面上の金属バンプ位置との設計を含む集積回路設計を提供する。第1金属配線層には、金属バンプ位置の下方に存在する部分を含む第1応力領域が画定され、第1応力領域には第1金属濃度が要求される。第1応力領域の金属濃度の増加は、金属を第1応力領域に加える第1サイジング・アプローチに基づき第1金属濃度案を計算することによって行われる。第1金属濃度案が、要求される第1金属濃度よりも小さい場合、第2サイジング・アプローチを用いて集積回路を構築することを、要求される第1金属濃度を実現するために金属を第1配線層に加えることによって行なう。第2サイジング・アプローチは、たとえばタイリングを配向する方向を、第1サイジング・アプローチに対して変更する。
同様の方法で、第1応力領域に隣接する第2応力領域(金属バンプ位置の下にはない)を画定する。第2応力領域には、第1金属濃度よりも小さい第2金属濃度が要求される。第2応力領域では、金属を第2応力領域に加える第3サイジング・アプローチに基づき第2金属濃度案を計算することによって、金属密度を増加させる。第2金属濃度案が、要求される第2金属濃度よりも小さい場合、第4サイジング・アプローチを用いて集積回路を構築することを、要求される第2金属濃度を実現するために金属を第1配線層に加えることによって行なう。第4サイジング・アプローチは、たとえばタイリングを配向する方向を、第3サイジング・アプローチに対して変更する。異なるサイジング・アプローチには、第1幅の複数の金属ストリップを加える第1サイジング・アプローチと、第1幅とは異なる第2幅の複数の金属ストリップを加える第2サイジング・アプローチとが含まれていても良い。
本方法を第2金属配線層に対して繰返すことを、第3金属濃度が要求される応力領域(たとえば第1金属配線層において第1応力領域に位置合わせされる第3応力領域)を第2金属配線層において画定することと、集積回路の構築とによって行っても良い。集積回路の構築は、1つまたは複数のサイジング・アプローチを用いて第3応力領域において第2金属配線層内の金属密度を増加させることによって、要求される第3金属濃度を実現することによって行われる。理解されるように、第2金属配線層を第1金属配線層の上方に配置しても良いし、下方に配置しても良い。
更に別の形態において、集積回路を製造するための方法が提供される。最初に、第1金属配線層と金属バンプ位置との設計を含む集積回路設計を提供する。金属バンプ位置は、集積回路の上面上に存在する。第1金属配線層に対しては、たとえば第1応力領域と第2応力領域が金属バンプ位置に対して画定され、また対応する金属濃度が要求される。各々の応力領域では、金属を第1応力領域に加える第1サイジング・アプローチに基づき金属濃度案を計算することによって、金属密度を増加させる。金属濃度案が、応力領域に対して要求される金属濃度よりも小さいと判定した場合、更なるサイジング・アプローチ(たとえばタイリングを配向する方向を第1サイジング・アプローチに対して変更する)を用いて更なる金属濃度案を計算することを、要求される金属濃度が満足されるまで行なう。この時点で、集積回路の構築は、要求される金属濃度を実現するために更なる金属濃度案に基づき金属を応力領域に加えることによって行なう。
また本方法には、第1ゾーンと第2ゾーンを各々の集積回路層において画定することが含まれていても良い。これらのゾーンを用いて、第1配線層において、第1応力領域と第2応力領域を第1ゾーン内に配置する。一方、第3応力領域とそれに隣接する第4応力領域を、第2ゾーン内に配置されるように画定する。第3応力領域は、金属バンプの下方に存在する部分を有し、第1金属濃度よりも小さい第3金属濃度が要求される。第4応力領域は、金属バンプの下方に存在する部分を有さず、第2金属濃度よりも小さい第4金属濃度が要求される。これらの更なる応力領域を画定した状態で、集積回路の構築を、第3応力領域において第1金属配線層内の金属密度を増加させることによって第3金属濃度を実現することと、第4応力領域において金属密度を増加させることによって第4応力領域において第4金属濃度を実現することとによって行なっても良い。
本方法を第2金属配線層に対して繰返すことを、要求される第1金属濃度よりも小さい第3金属濃度が要求される応力領域(たとえば第1金属配線層において第1応力領域に位置合わせした第3応力領域)を、第2金属配線層において画定することによって行なっても良い。第1サイジング・アプローチから計算される第3金属濃度案が、第3応力領域に対して要求される第3金属濃度よりも小さいと判定した場合、更なるサイジング・アプローチ(たとえばタイリングを配向する方向を第1サイジング・アプローチに対して変更する)を用いて更なる金属濃度案を計算することを、要求される第3金属濃度が満足されるまで行なう。この時点で、集積回路の構築は、要求される第3金属濃度を実現するために更なる金属濃度案に基づき金属を第3応力領域に加えることによって行なう。この場合もやはり、第2金属配線層を第1金属配線層の上方に配置しても良いし、下方に配置しても良い。
信頼性が向上した半導体デバイスを製造するための方法と装置について説明する。ダイ・レベル・タイリング方法を用いて、パッケージした銅/超低誘電率バックエンド・フリップチップ・ダイの互いに異なる応力ゾーンにおいて弱い銅/超低誘電率層ダイを強化する方法と装置について説明する。ダイの互いに異なる応力ゾーンにおいて互いに異なる金属密度を実現することによって、ダイの相対的な強度と強さが、金属密度が高い領域(たとえばコーナまたは境界ゾーン)において増加する場合がある。集積回路のうち伝導性ボンドパッドの下に直接設けられて横方向に限られた距離だけ延びる部分に亘る力領域または応力領域において金属密度を増加させることによって、構造安全性が更に強化される場合がある。或る層の画定した領域において金属密度を増加させるために、画定した領域を調べてその金属密度が要求される閾値を満足するか否か判定する。もし満足していない場合、金属製の特徴部(たとえばタイルまたはメタル・フィル構造)をレイアウト設計に挿入することを、要求される密度閾値が満足されるまでどんどん小さなタイルを挿入する反復プロセスを用いて行なう。
理解されるように、金属密度はどんな種類の金属製の特徴部を挿入することによって増加させても良く、たとえばタイル、タイリング、ダミー・フィル、メタル・フィル、ダミー特徴部、ダミー・フィル挿入部、または他のフィル特徴部である。プロセスは層全体に適用しても良く、また各々の層に別個に適用しても良い。更に、種々の要求される密度閾値を、各々の応力ゾーンおよび/または応力領域に対して設定しても良い。結果として、ダイ平面内でおよび/または垂直方向に画定した互いに異なる応力ゾーンと領域に対して互いに異なる金属密度がもたらされる。その結果、各々の応力ゾーンが、超低誘電率層において金属トレースについて、その独自の分布または密度を有する。また各々の応力ゾーン内の各々の応力領域が、超低誘電率層において金属トレースについて独自の分布または密度を有することになる。結果として生じるタイリングにおいて勾配(たとえばセンタからエッジまで、および最後の金属から基板まで)を用いて、ダイ全体におけるタイルの最適な密度、間隔、および位置決めを実現しても良い。その結果、ダイ設計との干渉を最小限にしてパッケージ靱性要求を満足できる低係数、低硬度、および低誘電率の材料を用いた高性能なダイにおいて回路配線の設計が可能になる。
次に本発明の種々の例示的な実施形態を、添付の図を参照して詳細に説明する。以下の説明において種々の詳細について述べるが、当然のことながら、本発明はこれらの具体的な詳細を伴うことなく実施しても良く、また実施に特定的な多くの決定を、本明細書に記載の本発明に対して行なって、デバイス設計者の特定の目標たとえばプロセス技術または設計関連の制約に適合すること(実施ごとに変化する)を実現しても良い。このような開発努力は複雑で時間のかかる場合があるが、それでも、本開示の利益を受ける当業者にとっては日常的な仕事であろう。たとえば選択した態様を半導体デバイスの単純化した断面図を参照して図示することを、本発明を限定することも不明瞭にすることも回避するためにあらゆるデバイス特徴部も幾何学的形状も含むことなく行なう。また次のことにも注意したい。すなわち、この詳細な説明の全体にわたって、特定の材料(たとえば金属タイリング層)を形成と除去して半導体構造を製造する。以下では、このような材料を形成または除去するための特定の手順について詳述しないが、このような層を適切な厚さと寸法において成長、堆積、マスキング、エッチング、除去、そうでなければ形成するための当業者における従来の技術を用いても良い。このような詳細は良く知られており、当業者に本発明の作り方または用い方を教示するために必要なことであるとは考えられない。
本発明を理解し、またその多くの目的、特徴、および優位性を得ることが、好ましい実施形態の以下の詳細な説明を添付の図面とともに考慮したときになされる場合がある。
当然のことながら、説明を簡潔と明瞭にするために、図面に例示した要素は、必ずしも一定の比率で描かれてはいない。たとえば明瞭さと理解を助長と改善するために、いくつかの要素の寸法が他の要素に対して誇張される場合がある。更に、適切であると考えられる場合、対応する要素または類似の要素を示すために、参照数字を図面の中で繰返する。
図1は、ダイ10の平面図を例示する。ダイ10では、複数のフリップチップ金属バンプである金属バンプ30,31,32,33,34,35が、1つまたは複数の画定した応力ゾーン内に配置される。図示した例では、すべての可能なフリップチップ・バンプのサブセットのみを、ダイ10の右下のコーナに示す。ここでは、特定の少なくとも垂直方向の間隔38と、水平方向の間隔40とが、バンプ間に存在する。任意の層において、ダイ10は、コーナ応力ゾーン12,14,16,18、境界応力ゾーン20,22,24,26、および/または内部応力ゾーン28を含むように画定しても良い。ダイ領域を分離して、少なくとも2つの応力ゾーン(たとえば境界と内部)にすることによって、内部応力ゾーン28の金属密度を、少なくとも第1閾値密度を満足するように設定しても良い。一方、境界応力ゾーン20〜26の金属密度を、より高い第2閾値密度を満足するように設定しても良い。理解されるように、各々のゾーンにおいて金属密度レベルを、デバイスの各々の層において別個に設定して、最上部の金属層から始まって第1金属まで続いても良い。しかし、選択した実施形態では、最上部の4つの金属配線層における金属密度レベルは、応力ゾーンと領域によって一様に設定される。一方、下部の金属配線層における金属密度レベルは独立に設定される。
少なくとも所定閾値密度を、或る特定の層において各々の応力ゾーン(たとえば内部ゾーン28)に対して設定できる。その一方、各々の応力ゾーン内において、金属密度を、各々のパッドの周辺と下方に存在する力領域または応力領域において更に増加させることを、パッドの下に設けられた配線積層物内の所定レイアウト・パターンのメタライゼーションと誘電体を用いて行なっても良い。このようにして、1つまたは複数の応力領域が、垂直方向の寸法において画定される。このことが、図2を参照して例示され得る。図2では、集積回路11のうち、基板102の上に設けられたフリップチップ・ボンドパッドを有する部分の断面形状を示す。基板102は、任意の材料から形成しても良く、通常は半導体(たとえばシリコン)である。基板102内に、1つまたは複数の半導体デバイス(図示略)を形成しても良い。基板102の上には、積層配線層81が設けられる。積層配線層81は、複数の配線層(91,93,95,97)と、複数の中間層誘電体(92,94,96,98:ILD)とを含む。たとえば第1配線層91は、第1中間層誘電体92を覆う。第1中間層誘電体92は、第2配線層93を覆う。第2配線層93は、第2中間層誘電体94を覆う。第2中間層誘電体94は、第3配線層95を覆う。第3配線層95は、第3中間層誘電体96を覆う。第3中間層誘電体96は、第4配線層97を覆う。
第1配線層91は、最後の配線層、すなわち最後の金属層(LM層)である。第1中間層誘電体92は、最後の中間層誘電体(LILD)、すなわちビア層である。第2配線層93は、最後から1つ前の配線層(LM−1層)である。第2中間層誘電体94は、最後から1つ前の中間層誘電体(LILD−1層)、すなわちビア層である。第3配線層95は、最後から2つ前の配線層(LM−2層)である。第3中間層誘電体96は、最後から2つ前の中間層誘電体(LILD−2層)、すなわちビア層である。第4配線層97は、最後から3つ前の配線層(LM−3層)である。
図2に示す集積回路11の実施形態には、伝導性バンプ・コンタクト構造21が含まれる。伝導性バンプ・コンタクト構造21には、硬いかまたは堅い構造部品82および/または伝導性の半田ボール80が含まれる。構造部品82は、たとえば銅、タンタル、タングステン、クロムなどから形成されるスタッドである。半田ボール80は、たとえばスズ(Sn)および鉛(Pb)半田、または何らかの他の電気伝導性材料または合金である。伝導性バンプ・コンタクト構造21は、その下に設けられた構造に一体的に取付けられる。伝導性バンプ・コンタクト構造21の取付は、たとえば任意的なバンプ下地金属層84、金属キャップ層86、または伝導性ボンドパッド(92:第1配線層91内)上にこれらと接触するように配置することによってなされる。理解されるように、種々の金属または他の伝導性材料を用いて、伝導性バンプ・コンタクト構造21とその下に設けられたコンタクト層(84,86,92)を形成しても良い。加えて、絶縁層としての第1パッシベーション層90と、ポリアミド層としての第2パッシベーション層88とを、伝導性バンプ・コンタクト構造21に隣接して形成して、その下に設けられた金属(第1配線層91内)を保護膜で覆っても良い。たとえば第1パッシベーション層90の形成は、SiまたはSiONを、第1配線層91とボンドパッド(92)内の誘電体の選択部分上に堆積した後に、開口部または孔を第1パッシベーション層90内に形成することによって行なっても良い。この開口部または孔を通して、ボンドパッド(ボンディング・パッド92)との電気的および物理的接触を形成しても良い(たとえば金属キャップ層86を用いることによって)。第2パッシベーション層88を任意的に形成することを、ポリイミド層(応力バッファを設けるため)または他のパッシベーション材料(たとえばSiまたはSiON)を、第1パッシベーション層90と金属キャップ層86の選択部分上に設けて、バンプ下地金属層84が金属キャップ層86との電気的および物理的接触を形成する開口部または孔を形成することによって、行なっても良い。
図2に示すように、積層配線層81を水平方向に分割して、第1応力領域78と第2応力領域79としても良い。第1応力領域78は、伝導性バンプ・コンタクト構造21の下方に存在する。第2応力領域79は、第1応力領域78の外部に存在する。本発明によって、第1応力領域78において配線層の金属密度を、第1密度または濃度値に設定できる。一方、第2応力領域79において配線層の金属密度は、第2密度(たとえば第1密度よりも低い密度)または濃度値に設定される。
たとえば第1密度すなわち第1濃度値を第1応力領域78において設定することを、第1〜第4配線層91,93,95,97のうちの1つまたは複数内に所定パターンの第1〜第4金属線1,2,3,4(金属層)を有する支持構造領域83を形成することによって行なっても良い。図示した実施形態では、各々の第1〜第4配線層91,93,95,97には、第1〜第4誘電体層5,6,7,8が含まれる。第1〜第4誘電体層5,6,7,8は、第1〜第4金属線1〜4を互いに電気絶縁して分離する。支持構造領域83の横方向の長さについては、応力境界77によって、集積回路11のうち伝導性ボンドパッド(92)の下に直接設けられて横方向に限られた距離だけ延びる部分に亘って第1応力領域78(力領域)が画定される。第1応力領域78は、集積回路11内の領域であって、伝導性バンプ・コンタクト構造21によって配線層上に力が及ぼされる領域である。第1応力領域78の形状と輪郭は、デバイス技術と幾何学的形状に応じて任意に画定しても良いが、四角形の伝導性ボンドパッド(92:横方向の寸法が75×75ミクロン)を伴う代表的な実施形態においては、応力境界77によって立方の力領域(横方向の寸法が140×140ミクロン)が画定され、第1応力領域78は伝導性ボンドパッド(92)の中央に位置する。あるいは、応力境界77の横方向の領域を、パッド領域と応力境界領域との比率として画定しても良い(たとえばパッド領域/応力境界領域=0.287)。
図2に示すように、第1応力領域78において各々の第1〜第4配線層91,93,95,97には、平行型の線として第1金属線1(LM層91)、第2金属線2(LM−1層93)、第3金属線3(LM−2層95)、および第4金属線4(LM−3層97)が含まれる。しかし当然のことながら、他のパターンを用いても良い。たとえば直交型または垂直型のパターン、デカルト、または「マンハッタン」構成の構造に構成した直交線と平行な線の組合せ、ランダムなx−yタイプのパターン、または全体的にランダムなパターンの金属線である。第1応力領域78の第1〜第4配線層91,93,95,97においてパターニングした第1〜第4金属線1,2,3,4の密度を増加させることによって、所定または要求される金属密度にすることによって、伝導性バンプ・コンタクト構造21付近のダイ10の全体的な強さと靱性を向上させても良い。たとえば集積回路11を、30〜35パーセントの金属対誘電体密度を支持構造領域83において実現することによって強化しても良い。別の実施形態においては、所定金属密度は40パーセントである。一般的に、第1応力領域78において少なくとも金属密度の範囲は30パーセント〜70パーセントであるが、次のことを理解したい。すなわち、この範囲内に存在する値以外の値を用いて構造支持体を適切に実現することを、使用する材料と金属線レイアウトに応じて行なっても良い。
同様の方法で、第2密度すなわち第2濃度値を第2応力領域79において設定することを、第1〜第4配線層91,93,95,97のうちの1つまたは複数内に、第1〜第4誘電体層5,6,7,8によって分離した所定パターン87の第1〜第4金属線13,15,17,19(金属層)を形成することによって、行なっても良い。所望する任意のパターンの金属線を用いても良いが、図2には、第2応力領域79において各々の第1〜第4配線層91,93,95,97に、平行型パターンの金属線、たとえば第1金属線13(LM層91)、第2金属線15(LM−1層93)、第3金属線17(LM−2層95)、および第4金属線19(LM−3層97)が含まれることを示す。例示した第2応力領域79の第2金属線密度は、第1応力領域78の第1金属線密度よりも低いが、本発明は第2応力領域79の第2金属線密度を増加させる。よって本実施形態は、たとえば既存の回路設計の本来はランダムに存在する値よりも、金属線密度を大きくする。よって、特定の少なくとも閾値金属密度が第2応力領域79において得られるようにすることができる。
第2応力領域79の第1〜第4配線層91,93,95,97においてパターニングした第1〜第4金属線13,15,17,19の密度を増加させることによって、第1応力領域78の外部のダイ10の全体的な強さと靱性を向上させても良い。たとえば集積回路11を、20パーセント〜30パーセントの金属対誘電体密度を第2応力領域79において実現することによって強化しても良い。別の実施形態においては、所定金属密度は40パーセントである。一般的に、第2応力領域79において少なくとも金属密度の範囲は20パーセント〜70パーセントであるが、次のことを理解したい。すなわち、この範囲内に存在する値以外の値を用いて構造支持体を適切に実現することを、使用する材料と金属線レイアウトに応じて行なっても良い。
応力ゾーンと力領域を用いてダイ層全体における金属密度を規定して設定することに加えて、本明細書で開示したダイ・レベルの金属密度勾配技術を、各々のダイ層にまたはダイ層の群に別個に適用しても良い。たとえば応力ゾーンにおいて金属密度は、上部層(たとえばLMからLM−3まで)では一様に設定しても良いが、下部層において金属密度は独立に設定する。このことを図2に例示する。図2では、例として、第1応力領域78において積層配線層81が垂直方向に分割されて、垂直方向の第1応力ゾーン(支持構造領域83)と、第2応力ゾーン85とに分割される場合を示す。第1応力ゾーンは上部応力ゾーンであり、第2応力ゾーン85は下部応力ゾーンである。このようにして、配線積層物を垂直方向に分離して少なくとも上部応力ゾーンと下部応力ゾーンとにして、その結果、境界応力ゾーン20〜26と内部応力ゾーン28において金属密度を、上部応力ゾーンと下部応力ゾーンとにおいて別個に規定できる。
図3〜図5は、互いに異なる金属密度を、互いに異なるゾーン内において互いに異なる応力領域にどのようにして適用できるかを示すために与えられる。図3は、図1に示すダイ10のコーナ応力ゾーン16内に配置した2つの金属バンプ30,31に付随する選択した応力領域42,44の平面図を例示する。図示したように、各々の金属バンプ30,31には力領域すなわち応力領域42,44が付随する。応力領域42,44には、比較的より高い金属密度が形成される。一方、応力領域42,44の外部の外部領域46内には、より低い金属密度が形成される。選択した実施形態として、コーナ応力ゾーン16が少なくとも所定閾値金属密度(たとえば30%〜35%)を有する場合、コーナ応力ゾーン16において応力領域42,44は、比較的より高い金属密度(たとえば35〜40%)を有する。理解されるように、他の応力ゾーンにおいて応力領域は、互いに異なる金属密度を有するように設計できる。
図4は、図1に示すダイ10の内部応力ゾーン28内に配置した2つの金属バンプ34,35に付随する選択した応力領域48,50の平面図を例示する。この場合もやはり、各々の金属バンプ34,35には、力領域すなわち応力領域48,50が付随する。応力領域48,50には、比較的より高い金属密度が形成される。一方、応力領域48,50の外部の外部領域52内には、より低い金属密度が形成される。選択した実施形態として、内部応力ゾーン28が少なくとも所定閾値金属密度(たとえば20%)を有する場合、内部応力ゾーン28において応力領域48,50は、比較的より高い金属密度(たとえば30%)を有する。
図5は、図1に示すダイ10の境界応力ゾーン24内に配置した2つの金属バンプ32,33(金属バンプパッド)に付随する選択した応力領域54,56の平面図の更に別の例を例示する。前述したように、応力領域54,56において金属密度(たとえば35%)が、応力領域54,56の外部に存在する外部領域58において金属密度(たとえば30%)よりも高い場合、所望する任意の金属密度を応力領域54,56において形成しても良い。
理解されるように、バンプパッドに付随する応力領域が、或る特定の層において2つ以上の応力ゾーンにオーバーラップする場合がある。これはたとえば伝導性バンプがダイ10上にランダムに配置されるときに起こる可能性がある。これに対する対処は、オーバーラップする任意の応力領域の金属密度を、2つの応力ゾーンのうちの金属密度の高い方に設定することによって行なっても良い。このことを図6に示す。図6は、境界応力ゾーン61と内部応力ゾーン62を有し、複数の応力領域63〜75が画定されるダイ60の単純化した平面図を例示する。7×7mmのダイ60の例示的実施形態においては、境界応力ゾーン61は、エッジ・シールから613μmであるとして画定される。一方、内部応力ゾーン62は、境界応力ゾーン61の内側のダイ領域として画定される。例示したように、内部応力ゾーン62(任意の応力領域の外部)の金属密度は、少なくとも第1閾値(たとえば20%)に設定しても良い。一方、境界応力ゾーン61(任意の応力領域の外部)の金属密度は、少なくとも第2閾値(たとえば30%)に設定しても良い。内部応力ゾーン62の内部に全体として含まれる応力領域66,67,70,71において金属密度は、高い第1金属密度(たとえば30%)に設定しても良い。最後に、境界応力ゾーン61内に全体として含まれるか、または境界応力ゾーン61にオーバーラップする応力領域63,64,65,68,69,72,73,74,75は、金属密度をより高い第2金属密度(たとえば35%)に設定しても良い。
本明細書で説明したように、本発明を2つまたは3つの互いに異なる金属密度を用いて実施して、配線層を強化しまた信頼性を向上させても良い。たとえばダイ10を水平方向に分離して内部応力ゾーン28と境界応力ゾーン20〜26にして、それぞれに少なくとも金属密度として20%と30%を割当てた場合に、また各々の伝導性の金属バンプまたはパッドに付随する応力領域に、その下の少なくとも金属密度に対する10%の密度増分を割当てた場合に、ダイ10全体は3つの金属タイリング密度、たとえば20%、30%、および40%を用いて製造される。20%は、内部応力ゾーン28のうち任意の応力領域の外部に存在する部分に対してである。30%は、境界応力ゾーン20〜26のうち任意の応力領域の外部に存在する部分に対してか、または内部応力ゾーン28において任意の応力領域に対してである。40%は、境界応力ゾーン20〜26において任意の応力領域に対してである。
加えて、本発明を用いて、或る層内の互いに異なる領域に対して互いに異なる金属密度を実現しても良く、また集積回路11内の互いに異なる層に対して互いに異なる金属密度を実現しても良い。このことを、図7に示す表を用いて例示する。図7は、3種類の応力ゾーン、つまりコーナ応力ゾーン12〜18、境界応力ゾーン20〜26、および内部応力ゾーン28を有する集積回路11において、上から下への金属層の金属密度を列挙する。ここで密度は、チップの各々の層と領域に対して、適用可能な応力ゾーンと応力領域に基づき与えられる。
図7の各々の行は、それぞれ金属層に対応しており、最上部の金属層(TMと標示される)から始まって、TM−N金属層(たとえば底部の金属層)まで続く。図7の第1列(密度コーナ・バンプDCBと標示される)には、コーナ応力ゾーン12〜18の金属密度値が、任意のバンプ応力領域(第1応力領域78)に対して含まれる。ここで各々の行において密度値D1,D11,D21,D31,D41,...,DN1は、所望する任意の値に別個に設定しても良い。図7の第2列(密度コーナ・オープンDCOと標示される)には、コーナ応力ゾーン12〜18の金属密度値D2,D12,D22,D32,D42,...,DN2が、バンプ応力領域(第1応力領域78)の外部に存在する任意の領域(第2応力領域79)に対して含まれる。境界応力ゾーン20〜26の密度値が、図7の第3列と第4列に列挙される。第3列と第4列は,DBB(密度境界バンプ)とDBO(密度境界オープン)に対して、それぞれ標示される。この場合もやはり、任意の第1応力領域78における境界応力ゾーン内の列挙した金属密度値D3,D13,D23,D33,D43,...,DN3と、第2応力領域79における境界応力ゾーン内の列挙した金属密度値D4,D14,D24,D34,D44,...,DN4とは、所望する任意の値に別個に設定しても良い。最後に、内部応力ゾーン28における密度値が、図7の第5列と第6列に列挙される。第5列と第6列は、DIB(密度内部バンプ)とDIO(密度内部オープン)に対して、それぞれ標示される。ここで、内部応力ゾーン28において列挙した金属密度値として、任意の第1応力領域78(バンプ応力領域)におけるD5,D15,D25,D35,D45,...,DN5と、第2応力領域79(バンプ応力領域の外部に存在する領域)におけるD6,D16,D26,D36,D46,...,DN6を、所望する任意の値に別個に設定しても良い。一般的に、バンプ密度値DCBは、或る特定のゾーンにおけるオープン密度値DCOよりも高い。
本発明の種々の実施形態によって、ダイ10全体に亘る金属配線層において少なくとも金属濃度が実現されることを確実にするために設計と製造方法が提供される。この方法を用いて、集積回路11の互いに異なる領域と互いに異なる層を別個に強化することを、特定の画定した応力ゾーンにおける前記領域の位置に基づき、また伝導性の金属バンプにおける前記領域の位置に基づき、行なっても良い。図8に、ダイ10上の予め画定した領域において金属タイリング密度を制御する典型的な設計方法をフローチャート形式で例示する。図8には本方法の選択した実施形態を例示するが、当然のことながら、例示したステップの手順を変更することも、減らすことも、増やすことも、本発明の開示に沿って行なって良い。たとえば1つまたは複数のステップを、任意的に含めても良いし除いても良い。こうして、当然のことながら、本発明の方法は、特定した手順のステップを図8に示す順序で行なうものと考えても良いが、ステップは、並行して行なっても良いし、互いに異なる順序で行なって良いし、または独立した動作を組合わせたものとして行なっても良い。
図8に示すように、本方法はステップS180で始まる。ステップS180では、集積回路11において配線層における既存の回路設計を受取る。配線層を通して回路部品を接続する既存の金属線を有する回路設計から始めることによって、更なる金属タイリングを層の互いに異なる領域に加えて最小限閾値密度の要求を満足することは、、たとえば以下のように行っても良い。つまり、既存の回路設計にタイリングが存在しない領域に更なるタイリングを挿入することによって、このような領域において金属密度を増加させることによって行なっても良い。更なるタイリングを挿入することは、反復プロセスで行なっても良い(後述)。それによって、互いに異なるサイジング・アプローチを用いて、更なるタイリングを任意の利用可能な領域内にフィッティングする。
特に、ステップS182において、或る特定の層において最初の応力領域(応力作用領域)を画定する。最初の応力領域は、ボンドパッドの下の応力領域(ボンドパッド応力領域を強化するためにダミー・タイリングが加えられる)として画定しても良いし、その代わりに、ボンドパッド応力領域の外部の予め画定した領域(この外部の領域を強化するためにダミー・タイリングが加えられる)として画定しても良い。選択した実施形態として、伝導性パッドの下方と周囲の領域にタイルが張られる場合、応力領域は、伝導性バンプの中央に位置する力領域に対して画定され、その結果、伝導性バンプの下の各々の層の応力領域には、既存の回路設計に由来する配線層におけるメタライゼーション・パターンが含まれる。あるいは、タイリング・プロセスを、ボンドパッド応力領域の外部に適用することを、各々の層において所定領域を画定するためのチェックボックス型のアプローチを用いて行なっても良い。チェックボックスのアプローチによって、より均一なタイリングが、チェックされる領域の何分の1かのサイズの測定ボックスの金属密度を計算することによって、強制的に行なわれる。チェックボックスのインデクシングは、エッジ・トゥ・エッジとすることもできるし、各々のチェックボックスが金属密度に合格する領域上でインデックスしたときに部分的なオーバーラップを有することもできる。合格は、その領域における所定密度が満足したときになされる。
いったん応力領域が画定したら、領域をステップS184で調べて、既存の回路設計の金属密度が所定密度閾値(たとえば40%)を満足するか否か判定する。画定した領域において既存の金属密度が所定密度閾値を超える(ステップS184の結果がYESである)場合、その領域に挿入する必要がある更なるタイリングはなく、プロセシングを必要とする任意の他の応力領域があるか否か判定する(ステップS200)。
他方で、画定した領域において既存の金属密度が所定密度閾値を満足しない(ステップS184の結果がNOである)場合、次のことを判定するために計算または算出を行なう。すなわち、1つまたは複数のサイジング・アプローチを用いて、画定した領域において任意の利用可能なスペースに更なるタイルを挿入することによって、金属密度を増加できるか否かである。たとえばタイルを反復的にどんどん高い密度で挿入して、画定した領域において密度を所定密度閾値にしても良い。図8に、この反復プロセスを示す。図8では、第1特徴間隔と幅を有するタイルを検索して(ステップS186)、利用可能なスペースに挿入するかまたは適用する(ステップS188)。たとえば第1特徴幅と間隔を有する矩形のタイルを、利用可能なスペースに最初に直交させて挿入して、その後でタイルを平行に挿入しても良い。次にステップS190において、画定した領域を調べて、計算した回路設計(第1特徴間隔を有する挿入したタイルを含む)の金属密度が、所定密度閾値(たとえば40%)を満足するか否か判定する。画定した領域において計算した金属密度が、所定密度閾値を満足する(ステップS190の結果がYESである)場合、更なるタイルを回路設計とともに、画定した領域に対して出力して(ステップS198)、プロセシングを必要とする他の任意の応力領域があるか否か判定する(ステップS200)。
画定した領域において計算した金属密度が、所定密度閾値を満足しない(ステップS190の結果がNOである)場合、適用されていない互いに異なる特徴間隔と幅を有する任意の更なるタイルが存在するか否か判定する(ステップS192)。利用可能な更なるタイルが存在する(ステップS192の結果がYESである)場合、これらの更なるタイルを検索して(ステップS194)、画定した領域において利用可能なスペースに挿入するかまたは適用する(ステップS188)。この時点で、画定した領域を再び調べて(ステップS190)、計算した回路設計(第1および更なる特徴間隔を有する挿入したタイルを含む)の金属密度が所定密度閾値(たとえば40%)を満足するか否か判定し、ループは、所定密度閾値が満足される(ステップS190の結果がYESとなる)まで続く。利用可能な更なるタイルが存在しない(ステップS192の結果がNOである)場合はいつでも、適用した任意のタイルを回路設計とともに、画定した領域に対して出力する(ステップS198)。次に、プロセシングを必要とする他の任意の応力領域が層内に存在するか否か判定する(ステップS200の結果がNOである)。この時点で、次の応力領域を画定して(ステップS196)、プロセスを繰返し、密度調査ステップS184から始める。領域内に処理すべき更なる領域がない(ステップS200の結果がNOである)場合、その層に対してプロセスを終了するか(ステップS202)、または次の層に進んでプロセス全体を繰返す。
このようにして、全体の層に亘る金属密度を所定密度閾値まで増加させても良い。加えてまたは代替案では、互いに異なる密度閾値を、或る層内の互いに異なる応力ゾーンに対して用いても良いし、または層上に配置される互いに異なる応力領域に対して用いても良い。たとえば各々のパッド領域には付随する応力領域があって、この領域を順次処理して金属タイリング密度を増加させても良いし、またはこれらの各々の領域を同時にまたは並行して処理してプロセスの速度を上げることができる。その後、パッドに関連する応力領域にタイルを挿入した後に、層内の残りの応力領域にタイルを張ることを、少なくとも閾値密度を目標としたタイリング・プロセスを用いて、1つまたは複数の応力ゾーンにおける前記領域の位置に応じて行なっても良い。プロセスを各々の層に対して繰返すことによって、層内と層間の効果における密度依存関係を、ダイの金属密度を増加させるためにタイリングを挿入する過程で考慮できる。
加えて、互いに異なる領域において最大または少なくとも金属線幅を制御または制限して、金属幅を応力領域と応力領域が配置されるゾーンに対して最適化できるようにすることが望ましい場合がある。要求される密度または濃度を実現するためにタイルのサイズが変わる場合があるが、この線幅制限を、タイル配置要求とは無関係に、当初の設計データに対する要求として導入しても良い。タイル・サイズを必要に応じて制御または制限して、レイアウトに加えるタイルの線幅を最適化しても良い。たとえば狭い線の方が堅固であると分かった場合、チップのコーナと境界ゾーンにおいて領域内において許容される最大の線幅に対して制限があっても良い。同様に、或る領域において目標の金属密度を満足するために選択したサイジング・アプローチが、コーナ応力ゾーン12〜18と境界応力ゾーン20〜26において領域内において小さい方の線を支持するものであっても良い。
半導体製造において当業者であれば理解するように、付加的な従来の処理ステップ(図示略)を、各々のダイの製造の一部として行なう。例として、トランジスタを配線層の下方に形成することを、種々のゲート電極形成、エクステンション注入、ハロー注入、スペーサ形成、およびソース/ドレイン注入ステップを用いて行なっても良く、これらを行なうことによって、トランジスタを完成させても良い。加えて、通常は複数のレベルの配線が含まれる従来のバックエンド・プロセシング(図示略)が、所望の機能性を実現するために所望の仕方でトランジスタを接続するために要求される。
本明細書において開示した記載した代表的な実施形態は、種々の半導体デバイス構造およびそれらを製造する方法に向けられるが、本発明は必ずしも、幅広い半導体プロセスおよび/またはデバイスに適用可能な本発明の創意に富んだ態様を例示する例示的実施形態に限定されない。以上、前述の開示した特定の実施形態は、単に例示的なものであり、本発明における限定と理解してはならない。なぜならば、本発明は、本明細書において教示の利益を受ける当業者には明らかである種々のしかし等価な仕方で変更と実施しても良いからである。したがって、前述の記載が、すでに述べた特定の形態に本発明を限定することは意図されていないが、逆に、添付の請求項によって規定される本発明の趣旨と範囲に含まれ得る代替案、変更、および均等物を網羅することが意図されており、その結果、本発明の趣旨と範囲から逸脱することなくその最も広い形態において種々の変形、置換および変更を行なえることが、当業者であれば理解するはずである。
特定の実施形態について、利益、他の優位性、および問題の解決方法について説明してきた。しかし利益、優位性、または問題の解決方法、および何らかの利益、優位性、解決方法を生じさせるかまたはより明白にし得るどんな要素も、何れかの請求項または全ての請求項の重要であるか、必要であるか、または不可欠である特徴または要素として解釈してはならない。本明細書で用いる場合、用語「含む(comprises)」、「含んでいる(comprising)」、またはこれらの他のどんな変形も、包括的に含めることを網羅することが意図される。すなわち、要素のリストを含むプロセス、方法、物品、または装置には、これらの要素が含まれるだけでなく、明白にはリストにされていない他の要素、またはこのようなプロセス、方法、物品、もしくは装置に固有の他の要素が、含まれていても良い。
本発明の種々の実施形態によって伝導性バンプが1つまたは複数の画定した応力ゾーン内に配置したダイの平面図。 第1応力領域内の伝導性バンプの下方の層内に形成した第1金属密度を有し、第1応力領域の外部に形成した第2金属密度を有するフリップチップ・ボンドパッドを有する集積回路の一部の断面図。 図1に示すダイのコーナ応力ゾーン内に配置した2つの伝導性バンプ例に付随する選択した応力領域を示す平面図。 図1に示すダイの内部応力ゾーン内に配置した2つの伝導性バンプ例に付随する選択した応力領域を示す平面図。 図1に示すダイの境界応力ゾーン内に配置した2つの伝導性バンプ例に付随する選択した応力領域を示す平面図。 複数の応力領域が画定した境界応力ゾーンと内部応力ゾーンを有するダイの単純化した平面図。 適用可能な応力ゾーンと応力領域に基づきチップの各々の領域に対して密度が与えられた上から下への金属層チップ設計による金属密度の表。 ダイ上の予め画定した領域において金属タイリング密度を制御するための典型的な設計方法のフローチャート。

Claims (7)

  1. 集積回路の製造方法であって、前記製造方法は、
    前記集積回路の設計を提供する回路設計ステップであって、前記設計は第1金属配線層と金属バンプ位置の設計を有し、前記金属バンプ位置は前記集積回路の上面に存在することと、
    前記第1金属配線層内に第1応力領域を画定することであって、前記第1応力領域は前記金属バンプ位置の下方に存在する部分を有し、前記第1応力領域には第1金属濃度が要求されることと、
    前記第1金属配線層内に第2応力領域を画定することであって、前記第2応力領域は前記第1応力領域に隣接し、前記第2応力領域は前記金属バンプ位置の下方には存在せず、前記第2応力領域には第2金属濃度が要求され、前記第2金属濃度は前記第1金属濃度よりも小さいことと、
    前記第1応力領域と前記第2応力領域において前記第1金属配線層内の金属を増加させることによって、前記第1応力領域において前記第1金属濃度を実現し、且つ前記第2応力領域において前記第2金属濃度を実現し、よって前記集積回路を構築する回路構築ステップと
    を含み、
    前記製造方法は更に、
    前記集積回路の第1ゾーンと第2ゾーンを画定することであって、前記第1応力領域と前記第2応力領域は前記第1ゾーン内に存在することと、
    前記第2ゾーン内と前記第1金属配線層内において第3応力領域を画定することであって、前記第3応力領域は前記金属バンプ位置の下方に存在する部分を有し、前記第3応力領域には第3金属濃度が要求され、前記第3金属濃度は前記第1金属濃度よりも小さいことと、
    前記第1金属配線層内に第4応力領域を画定することであって、前記第4応力領域は前記第3応力領域に隣接し、前記第4応力領域は前記金属バンプ位置の下方には存在せず、前記第4応力領域には第4金属濃度が要求され、前記第4金属濃度は前記第2金属濃度よりも小さいことと
    を含み、
    前記回路構築ステップは更に、前記第3応力領域と前記第4応力領域において前記第1
    金属配線層内の金属を増加させることによって、前記第3応力領域において前記第3金属濃度を実現し、且つ前記第4応力領域において前記第4金属濃度を実現し、
    前記回路設計ステップにおいて、
    前記第1ゾーンには、前記集積回路のコーナ部分が含まれ、
    前記第2ゾーンには、前記集積回路の内部部分が含まれ、
    前記製造方法は更に、
    第1金属濃度案を、前記第1応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第1金属濃度案が前記第1金属濃度よりも小さい場合、前記第1金属濃度を実現するために更なるサイジング・アプローチを用いて前記第1金属配線層に金属を加えることと、
    第2金属濃度案を、前記第2応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第2金属濃度案が前記第2金属濃度よりも小さい場合、前記第2金属濃度を実現するために更なるサイジング・アプローチを用いて前記第2応力領域において前記第1金属配線層に金属を加えることと、
    第3金属濃度案を、前記第3応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第3金属濃度案が前記第3金属濃度よりも小さい場合、前記第3金属濃度を実現するために更なるサイジング・アプローチを用いて前記第3応力領域において前記第1金属配線層に金属を加えることと、
    第4金属濃度案を、前記第4応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第4金属濃度案が前記第4金属濃度よりも小さい場合、前記第4金属濃度を実現するために更なるサイジング・アプローチを用いて前記第4応力領域において前記第1金属配線層に金属を加えることと
    を含み、
    前記サイジング・アプローチは、所定パターンの金属線を前記集積回路の金属配線層に画定された特定の領域に挿入し、前記特定の領域における金属密度を増やす方法である、製造方法。
  2. 集積回路の製造方法であって、前記製造方法は、
    前記集積回路の設計を提供する回路設計ステップであって、前記設計は第1金属配線層と金属バンプ位置の設計を有し、前記金属バンプ位置は前記集積回路の上面に存在することと、
    前記第1金属配線層内に第1応力領域を画定することであって、前記第1応力領域は前記金属バンプ位置の下方に存在する部分を有し、前記第1応力領域には第1金属濃度が要求されることと、
    前記第1金属配線層内に第2応力領域を画定することであって、前記第2応力領域は前記第1応力領域に隣接し、前記第2応力領域は前記金属バンプ位置の下方には存在せず、前記第2応力領域には第2金属濃度が要求され、前記第2金属濃度は前記第1金属濃度よりも小さいことと、
    前記第1応力領域と前記第2応力領域において前記第1金属配線層内の金属を増加させることによって、前記第1応力領域において前記第1金属濃度を実現し、且つ前記第2応力領域において前記第2金属濃度を実現し、よって前記集積回路を構築する回路構築ステップと
    を含み、
    前記製造方法は更に、
    前記集積回路の第1ゾーンと第2ゾーンを画定することであって、前記第1応力領域と前記第2応力領域は前記第1ゾーン内に存在することと、
    前記第2ゾーン内と前記第1金属配線層内において第3応力領域を画定することであって、前記第3応力領域は前記金属バンプ位置の下方に存在する部分を有し、前記第3応力領域には第3金属濃度が要求され、前記第3金属濃度は前記第1金属濃度よりも小さいことと、
    前記第1金属配線層内に第4応力領域を画定することであって、前記第4応力領域は前記第3応力領域に隣接し、前記第4応力領域は前記金属バンプ位置の下方には存在せず、前記第4応力領域には第4金属濃度が要求され、前記第4金属濃度は前記第2金属濃度よりも小さいことと
    を含み、
    前記回路構築ステップは更に、前記第3応力領域と前記第4応力領域において前記第1金属配線層内の金属を増加させることによって、前記第3応力領域において前記第3金属濃度を実現し、且つ前記第4応力領域において前記第4金属濃度を実現し、
    前記回路設計ステップにおいて、
    前記第1ゾーンには、前記集積回路の境界部分が含まれ、
    前記第2ゾーンには、前記集積回路の内部部分が含まれ、
    前記製造方法は更に、
    第1金属濃度案を、前記第1応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第1金属濃度案が前記第1金属濃度よりも小さい場合、前記第1金属濃度を実現するために更なるサイジング・アプローチを用いて前記第1金属配線層に金属を加えることと、
    第2金属濃度案を、前記第2応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第2金属濃度案が前記第2金属濃度よりも小さい場合、前記第2金属濃度を実現するために更なるサイジング・アプローチを用いて前記第2応力領域において前記第1金属配線層に金属を加えることと、
    第3金属濃度案を、前記第3応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第3金属濃度案が前記第3金属濃度よりも小さい場合、前記第3金属濃度を実現するために更なるサイジング・アプローチを用いて前記第3応力領域において前記第1金属配線層に金属を加えることと、
    第4金属濃度案を、前記第4応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第4金属濃度案が前記第4金属濃度よりも小さい場合、前記第4金属濃度を実現するために更なるサイジング・アプローチを用いて前記第4応力領域において前記第1金属配線層に金属を加えることと
    を含み、
    前記サイジング・アプローチは、所定パターンの金属線を前記集積回路の金属配線層に画定された特定の領域に挿入し、前記特定の領域における金属密度を増やす方法である、製造方法。
  3. 集積回路の製造方法であって、前記製造方法は、
    前記集積回路の設計を提供する回路設計ステップであって、前記設計は第1金属配線層と金属バンプ位置の設計を有し、前記金属バンプ位置は前記集積回路の上面に存在することと、
    前記第1金属配線層内に第1応力領域を画定することであって、前記第1応力領域は前記金属バンプ位置の下方に存在する部分を有し、前記第1応力領域には第1金属濃度が要求されることと、
    前記第1金属配線層内に第2応力領域を画定することであって、前記第2応力領域は前記第1応力領域に隣接し、前記第2応力領域は前記金属バンプ位置の下方には存在せず、前記第2応力領域には第2金属濃度が要求され、前記第2金属濃度は前記第1金属濃度よりも小さいことと、
    前記第1応力領域と前記第2応力領域において前記第1金属配線層内の金属を増加させることによって、前記第1応力領域において前記第1金属濃度を実現し、且つ前記第2応力領域において前記第2金属濃度を実現し、よって前記集積回路を構築する回路構築ステップと
    を含み、
    前記製造方法は更に、
    前記集積回路の第1ゾーンと第2ゾーンを画定することであって、前記第1応力領域と前記第2応力領域は前記第1ゾーン内に存在することと、
    前記第2ゾーン内と前記第1金属配線層内において第3応力領域を画定することであって、前記第3応力領域は前記金属バンプ位置の下方に存在する部分を有し、前記第3応力領域には第3金属濃度が要求され、前記第3金属濃度は前記第1金属濃度よりも小さいことと、
    前記第1金属配線層内に第4応力領域を画定することであって、前記第4応力領域は前記第3応力領域に隣接し、前記第4応力領域は前記金属バンプ位置の下方には存在せず、前記第4応力領域には第4金属濃度が要求され、前記第4金属濃度は前記第2金属濃度よりも小さいことと
    を含み、
    前記回路構築ステップは更に、前記第3応力領域と前記第4応力領域において前記第1金属配線層内の金属を増加させることによって、前記第3応力領域において前記第3金属濃度を実現し、且つ前記第4応力領域において前記第4金属濃度を実現し、
    前記製造方法は更に、
    前記集積回路の第3ゾーンを画定することと、
    前記第3ゾーン内と前記第1金属配線層内において第5応力領域を画定することであって、前記第5応力領域は前記金属バンプ位置の下方に存在する部分を有し、前記第5応力領域には第5金属濃度が要求され、前記第5金属濃度は前記第3金属濃度よりも小さいことと、
    前記第1金属配線層内に第6応力領域を画定することであって、前記第6応力領域は前記第5応力領域に隣接し、前記第6応力領域は前記金属バンプ位置の下方には存在せず、前記第6応力領域には第6金属濃度が要求され、前記第6金属濃度は前記第4金属濃度よりも小さいことと
    を含み、
    前記回路構築ステップは更に、前記第5応力領域と前記第6応力領域において前記第1金属配線層内の金属を増加させることによって、前記第5応力領域において前記第5金属濃度を実現するとともに、前記第6応力領域において前記第6金属濃度を実現し、
    前記回路設計ステップにおいて、
    前記第1ゾーンには、前記集積回路のコーナ部分が含まれ、
    前記第2ゾーンには、前記集積回路のコーナ部分には存在しない境界部分が含まれ、
    前記第3ゾーンには、前記集積回路の内部部分が含まれ、
    前記製造方法は更に、
    第1金属濃度案を、前記第1応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第1金属濃度案が前記第1金属濃度よりも小さい場合、前記第1金属濃度を実現するために更なるサイジング・アプローチを用いて前記第1金属配線層に金属を加えることと、
    第2金属濃度案を、前記第2応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第2金属濃度案が前記第2金属濃度よりも小さい場合、前記第2金属濃度を実現するために更なるサイジング・アプローチを用いて前記第2応力領域において前記第1金属配線層に金属を加えることと、
    第3金属濃度案を、前記第3応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第3金属濃度案が前記第3金属濃度よりも小さい場合、前記第3金属濃度を実現するために更なるサイジング・アプローチを用いて前記第3応力領域において前記第1金属配線層に金属を加えることと、
    第4金属濃度案を、前記第4応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第4金属濃度案が前記第4金属濃度よりも小さい場合、前記第4金属濃度を実現するために更なるサイジング・アプローチを用いて前記第4応力領域において前記第1金属配線層に金属を加えることと
    第5金属濃度案を、前記第5応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第5金属濃度案が前記第5金属濃度よりも小さい場合、前記第5金属濃度を実現するために更なるサイジング・アプローチを用いて前記第5応力領域において前記第1金属配線層に金属を加えることと、
    第6金属濃度案を、前記第6応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第6金属濃度案が前記第6金属濃度よりも小さい場合、前記第6金属濃度を実現するために更なるサイジング・アプローチを用いて前記第6応力領域において前記第1金属配線層に金属を加えることと
    を含み、
    前記サイジング・アプローチは、所定パターンの金属線を前記集積回路の金属配線層に画定された特定の領域に挿入し、前記特定の領域における金属密度を増やす方法である、製造方法。
  4. 集積回路の製造方法であって、前記製造方法は、
    前記集積回路の設計を提供する回路設計ステップであって、前記設計は第1金属配線層と金属バンプ位置の設計を有し、前記金属バンプ位置は前記集積回路の上面に存在することと、
    前記第1金属配線層内に第1応力領域を画定することであって、前記第1応力領域は前記金属バンプ位置の下方に存在する部分を有し、前記第1応力領域には第1金属濃度が要求されることと、
    前記第1金属配線層内に第2応力領域を画定することであって、前記第2応力領域は前記第1応力領域に隣接し、前記第2応力領域は前記金属バンプ位置の下方には存在せず、前記第2応力領域には第2金属濃度が要求され、前記第2金属濃度は前記第1金属濃度よりも小さいことと、
    前記第1応力領域と前記第2応力領域において前記第1金属配線層内の金属を増加させることによって、前記第1応力領域において前記第1金属濃度を実現し、且つ前記第2応力領域において前記第2金属濃度を実現し、よって前記集積回路を構築する回路構築ステップと
    を含み、
    前記回路設計ステップは更に、第2金属配線層の設計を含み、前記第2金属配線層は前記第1金属配線層よりも更に前記上面の下方に存在し、
    前記製造方法は更に、
    第3応力領域を画定することであって、前記第3応力領域は第2金属配線層内に存在し、前記第3応力領域は前記第1応力領域に位置合わせされ、前記第3応力領域には第3金属濃度が要求され、前記第3金属濃度は前記第1金属濃度よりも小さいことと、
    第4応力領域を画定することであって、前記第4応力領域は前記第2金属配線層内に存在し、前記第4応力領域は前記第2応力領域に位置合わせされ、前記第4応力領域には第4金属濃度が要求され、前記第4金属濃度は前記第2金属濃度よりも小さいことと
    を含み、
    前記回路構築ステップは、前記第3応力領域と前記第4応力領域において前記第2金属配線層内の金属を増加させることによって、前記第3応力領域において前記第3金属濃度を実現し、且つ前記第4応力領域において前記第4金属濃度を実現し、
    前記製造方法は更に、
    第1金属濃度案を、前記第1応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第1金属濃度案が前記第1金属濃度よりも小さい場合、前記第1金属濃度を実現す
    るために更なるサイジング・アプローチを用いて前記第1金属配線層に金属を加えることと、
    第2金属濃度案を、前記第2応力領域において前記第1金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第2金属濃度案が前記第2金属濃度よりも小さい場合、前記第2金属濃度を実現するために更なるサイジング・アプローチを用いて前記第2応力領域において前記第1金属配線層に金属を加えることと、
    第3金属濃度案を、前記第3応力領域において前記第2金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第3金属濃度案が前記第3金属濃度よりも小さい場合、前記第3金属濃度を実現するために更なるサイジング・アプローチを用いて前記第3応力領域において前記第2金属配線層に金属を加えることと、
    第4金属濃度案を、前記第4応力領域において前記第2金属配線層に金属を加えるサイジング・アプローチに基づき計算することと、
    前記第4金属濃度案が前記第4金属濃度よりも小さい場合、前記第4金属濃度を実現するために更なるサイジング・アプローチを用いて前記第4応力領域において前記第2金属配線層に金属を加えることと
    を含み、
    前記サイジング・アプローチは、所定パターンの金属線を前記集積回路の金属配線層に画定された特定の領域に挿入し、前記特定の領域における金属密度を増やす方法である、製造方法。
  5. 前記回路設計ステップにおいて、
    前記集積回路は更に複数の金属配線層を含み、これら金属配線層は前記第1金属配線層よりも更に前記上面から遠く、且つ前記第2金属配線層よりも更に前記上面に近い、
    請求項4記載の製造方法。
  6. それぞれ前記更なるサイジング・アプローチは、前記金属の配向の方向を、それぞれ金属濃度案を計算するための前記サイジング・アプローチに対して変更することを含む、
    請求項1〜5何れか一項記載の製造方法。
  7. それぞれ金属濃度案を計算するための前記サイジング・アプローチは、それぞれ第1幅の複数の金属ストリップを加えることを含み、
    それぞれ前記更なるサイジング・アプローチは、前記第1幅とは異なるそれぞれ第2幅の複数の金属ストリップを加えることを含む、
    請求項1〜5何れか一項記載の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080132053A1 (en) * 2006-12-01 2008-06-05 Promos Technologies Inc. Method for Preparing an Intergrated Circuits Device Having a Reinforcement Structure
JP2009170459A (ja) * 2008-01-10 2009-07-30 Panasonic Corp 半導体集積回路装置の設計方法、設計装置および半導体集積回路装置
US7439170B1 (en) * 2008-03-07 2008-10-21 International Business Machines Corporation Design structure for final via designs for chip stress reduction
US8115320B2 (en) * 2008-05-29 2012-02-14 United Microelectronics Corp. Bond pad structure located over active circuit structure
US8643149B2 (en) * 2009-03-03 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Stress barrier structures for semiconductor chips
US8198133B2 (en) * 2009-07-13 2012-06-12 International Business Machines Corporation Structures and methods to improve lead-free C4 interconnect reliability
US8227926B2 (en) * 2009-10-23 2012-07-24 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
US8299632B2 (en) * 2009-10-23 2012-10-30 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
US8261229B2 (en) * 2010-01-29 2012-09-04 Xilinx, Inc. Method and apparatus for interconnect layout in an integrated circuit
US8434041B2 (en) * 2011-01-10 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Increasing dielectric strength by optimizing dummy metal distribution
US8703507B1 (en) * 2012-09-28 2014-04-22 Freescale Semiconductor, Inc. Method and apparatus to improve reliability of vias
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US8978003B1 (en) * 2013-09-27 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making semiconductor device and a control system for performing the same
US9552964B2 (en) * 2014-06-20 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating an integrated circuit with a pattern density-outlier-treatment for optimized pattern density uniformity
US9594867B2 (en) * 2014-10-30 2017-03-14 Synopsys, Inc. DRC-based hotspot detection considering edge tolerance and incomplete specification
US9659882B2 (en) * 2015-01-20 2017-05-23 Sandisk Technologies Llc System, method and apparatus to relieve stresses in a semiconductor die caused by uneven internal metallization layers
US10566300B2 (en) * 2018-01-22 2020-02-18 Globalfoundries Inc. Bond pads with surrounding fill lines
TWI717155B (zh) 2019-12-17 2021-01-21 財團法人工業技術研究院 晶片封裝結構

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08293523A (ja) * 1995-02-21 1996-11-05 Seiko Epson Corp 半導体装置およびその製造方法
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
US6087732A (en) 1998-09-28 2000-07-11 Lucent Technologies, Inc. Bond pad for a flip-chip package
US6037668A (en) 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
US6020647A (en) * 1998-12-18 2000-02-01 Vlsi Technology, Inc. Composite metallization structures for improved post bonding reliability
US6373717B1 (en) * 1999-07-02 2002-04-16 International Business Machines Corporation Electronic package with high density interconnect layer
US6586839B2 (en) 2000-08-31 2003-07-01 Texas Instruments Incorporated Approach to structurally reinforcing the mechanical performance of silicon level interconnect layers
KR100368115B1 (ko) * 2001-01-26 2003-01-15 삼성전자 주식회사 반도체 소자의 본딩 패드 구조 및 그 제조방법
JP2003347512A (ja) * 2002-05-27 2003-12-05 Fujitsu Ltd 半導体装置及びその製造方法
US7329563B2 (en) * 2002-09-03 2008-02-12 Industrial Technology Research Institute Method for fabrication of wafer level package incorporating dual compliant layers
US7026225B1 (en) * 2003-09-09 2006-04-11 Advanced Micro Devices, Inc. Semiconductor component and method for precluding stress-induced void formation in the semiconductor component
US6960835B2 (en) * 2003-10-30 2005-11-01 Infineon Technologies Ag Stress-relief layer for semiconductor applications
US7081679B2 (en) * 2003-12-10 2006-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for reinforcing a bond pad on a chip
KR100529616B1 (ko) * 2003-12-24 2005-11-17 동부아남반도체 주식회사 반도체 소자의 웰-분리 특성 평가용 테스트 패턴 및 그제작 방법
US7005321B2 (en) * 2004-03-31 2006-02-28 Intel Corporation Stress-compensation layers in contact arrays, and processes of making same
JP2006013455A (ja) * 2004-05-27 2006-01-12 Canon Inc 多層プリント配線板及び多層プリント回路板

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