TWI434373B - 對三維半導體元件進行邊緣修整之方法，形成三維半導體元件之方法 - Google Patents

Description

對三維半導體元件進行邊緣修整之方法，形成三維半導體元件之方法

本發明係有關於一種半導體元件之製作方法，特別是有關於一種運用斜角修整(bevel trimming)技術處理三維(3D)半導體元件之方法。

由於積體電路的發明，半導體工業經歷快速的成長，各種電子元件(例如電晶體、二極體、電阻器、電容器等)的整合密度係增加。因此，元件最小特徵尺寸係減小，使更多的組件可整合至特定區域。

上述的改進大部分是以二維的方式進行，其中積體電路構件實質上佔有半導體晶圓表面特定的面積。雖然在微影製程上的進步導致二微積體電路相當大的改進，二維上可達成之密度有其物理上的極限，此限制之一為製作構件所需之最小尺寸。另外，當一晶片上置入更多的元件，往往需要更複雜的設計。

另一限制係為當元件數量增加，元件間內連線數量和長度顯著的增加，而當內連線之數量和長度，會造成延遲效應(RC delay)和能量消耗的增加。因此，業界係發明出三維積體電路以解決以上的限制。對於一般的三維積體電路製作過程中，晶圓薄化是一重要的製程。第1A圖~第1B圖顯示製作三維半導體元件晶圓薄化製成中產生之一問題。請參照第1A圖，提供一晶圓102，其具有弧形邊緣。一包括堆疊層(未繪示)之元件結構104係形成於晶圓102上以製作積體電路。後續，請參照第1B圖，使用研磨製程薄化晶圓102。然而，由於晶圓102的邊緣為弧形，在薄化後，晶圓102之邊緣具有尖銳的形狀。具有尖銳邊緣106之晶圓102容易沿著缺陷產生碎裂。此外，具有尖銳邊緣106之晶圓102在運送過程中容易產生危險。

根據上述，本發明提供一種對三維半導體元件進行邊緣修整之方法，包括提供一基底，基底上包括複數個堆疊層，且基底中包括複數個穿基底插塞(through substrate via，TSV)，其中基底之邊緣是弧形；對基底之弧形邊緣進行邊緣修整步驟，以得到一平坦之邊緣；及對基底進行薄化步驟，暴露上述穿基底插塞。

本發明提供一種形成三維半導體元件之方法，包括提供一晶圓，晶圓上包括複數個堆疊層，且晶圓中包括複數個穿基底插塞(through substrate via，TSV)，其中晶圓之邊緣是弧形；對晶圓之弧形邊緣進行邊緣修整步驟，以得到一平坦之邊緣；及對晶圓進行薄化步驟，直到暴露上述穿基底插塞，其中晶圓之平坦邊緣係垂直晶圓之表面。

為讓本發明之特徵能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：

以下詳細討論實施本發明之實施例。可以理解的是，實施例提供許多可應用的發明概念，其可以較廣的變化實施。所討論之特定實施例僅用來揭示使用實施例的特定方法，而不用來限定揭示的範疇。

以下內文中之「一實施例」是指與本發明至少一實施例相關之特定圖樣、結構或特徵。因此，以下「在一實施例中」的敘述並不是指同一實施例。另外，在一或多個實施例中的特定圖樣、結構或特徵可以適當的方式結合。值得注意的是，本說明書的圖式並未按照比例繪示，其僅用來揭示本發明。

以下根據第2A~2C圖描述解決晶圓薄化製程中形成尖銳邊緣的一種方法。首先，請參照第2A圖，提供一晶圓202，具有弧形邊緣。一包括堆疊層之元件結構204係形成於晶圓202上，以製作積體電路。請參照第2B圖，沿著一邊緣切割晶圓202，以形成L形之開口206。後續，進行研磨製程薄化晶圓202。由於晶圓202邊緣L形之開口206，薄化後之晶圓202係具有平坦的邊緣208，如第2C圖所示，解決尖銳邊緣的問題。然而，沿著一邊緣切割晶圓202會於晶圓202中產生缺陷和微粒，而缺陷和微粒會產生另外的問題。

以下根據第3A~3D圖描述本發明一實施例解決晶圓薄化製程中形成尖銳邊緣的一種方法。首先，請參照第3A圖，提供一基底302，具有一上表面306、一下表面304和一邊緣308。在本發明一實施例中，基底302是一晶圓，且晶圓302之邊緣308是弧形。基底302之材料可以為半導體材料，例如矽、砷化鎵、藍寶石、玻璃或類似的材料。在本發明一較佳實施例中，基底302是由矽所組成。請參照第3B圖，於基底302中形成穿基底插塞312(through substrate via，簡稱TSV)，且於基底302上形成包括堆疊層之元件結構310。以下根據第4A圖~第4C圖更詳細的描述包括堆疊層之元件結構310與穿基底插塞312(TSV)之形成。請參照第4A圖，於基底302中形成複數個孔洞401(為簡潔，圖式中僅繪示一孔洞401)。在本發明一實施例中，形成孔洞401之方法包括依序進行微影和蝕刻製程。後續，請參照第4B圖，於基底402上形成一導電層405，且填入孔洞401中。導電層405之材料可以為銅、鎢、鈦或其它高導電率材料。導電層405可以物理氣相沉積法(PVD)或化學氣相沉積法(CVD)形成。接著，請參照第4C圖，移除孔洞401外部之導電層，如此僅留下孔洞401中的導電層405，以形成穿基底插塞312(TSV)。

後續，於基底402之上表面404進行一半導體製程，以形成元件結構310之堆疊層。舉例來說，半導體元件414、介電層416、內連線419、接觸墊422、保護層424係形成於基底402之上表面404。半導體元件414可以是金屬氧化物(MOS)電晶體。更進一步來說，半導體元件414可包括依序形成於基底402上之閘極介電層410和閘電極412，且半導體元件414更可包括位於閘電極412兩側之基底402中的源極/汲極區408。內連線419包括分別位於不同層的導線420和插塞418。半導體元件414、介電層416、內連線419、接觸墊422、保護層424之材料和形成方法是本技術領域熟知的技術，因此在此不詳細描述。值得注意的是，穿基底插塞可經由內連線419之導線420和插塞418電接觸半導體元件414，且接觸墊422可連接外部電路。

請往回參照第3C圖，對基底302之邊緣308進行一邊緣修整(bevel trimming)製程。在本發明一實施例中，邊緣修整製程是一垂直研磨製程，如此基底302之邊緣308可由弧形修整為平坦之形狀，且平坦之邊緣308較佳垂直基底302之上表面306和下表面304，如第3C圖所示。值得注意的是，需要對邊緣修整製程進行時間控制，以防止邊緣修整製程影響到元件結構310。

請參照第3D圖，對基底302之下表面304進行研磨製程，以對基底302進行薄化，直到暴露穿基底插塞312(TSV)。由於基底302之邊緣308在第3C圖之步驟處理為具平坦之表面，基底302在薄化之後可具有平坦之邊緣，因此可解決基底302銳利邊緣的問題。後續，對基底302進行一清洗製程，以確保經過邊緣修整製程之基底302是乾淨的。

對基底進行邊緣修整製程具有以下優點：第一，可避免基底在薄化後具有尖銳之邊緣，因此，薄化晶圓之銳利邊緣所導致的破裂問題可得到解決。第二，對基底進行邊緣修整製程相較於切割基底邊緣形成L形開口之製程較具彈性。

雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102．．．晶圓

104．．．元件結構

106．．．尖銳邊緣

202．．．晶圓

204．．．元件結構

206．．．L形開口

208．．．平坦邊緣

302．．．基底

304．．．下表面

306．．．上表面

308．．．邊緣

310．．．元件結構

312．．．穿基底插塞

401．．．孔洞

402．．．基底

404．．．上表面

405．．．導電層

408．．．源極/汲極區

410．．．閘極介電層

412．．．閘電極

414．．．半導體元件

416．．．介電層

418．．．插塞

419．．．內連線

420．．．導線

422．．．接觸墊

424．．．保護層

第1A圖~第1B圖顯示製作三維半導體元件晶圓薄化製成中產生之一問題。

第2A~2C圖揭示解決晶圓薄化製程中形成尖銳邊緣的一種方法。

第3A~3D圖揭示本發明一實施例解決晶圓薄化製程中形成尖銳邊緣的一種方法。

第4A圖~第4C圖揭示形成包括堆疊層之元件結構與穿基底插塞312(TSV)。

302．．．基底

304．．．下表面

306．．．上表面

308．．．邊緣

310．．．元件結構

312．．．穿基底插塞

Claims (20)

1. 一種對三維半導體元件進行邊緣修整之方法，包括：提供一基底，其中該基底上包括複數個堆疊層，且該基底中包括複數個穿基底插塞(through substrate via，TSV)，該基底之邊緣是弧形；對該基底之弧形邊緣進行邊緣修整步驟，以得到一平坦之邊緣；及對該基底進行薄化步驟，暴露該些穿基底插塞。
2. 如申請專利範圍第1項所述之對三維半導體元件進行邊緣修整之方法，其中該基底平坦之邊緣係垂直於該基底之一表面。
3. 如申請專利範圍第1項所述之對三維半導體元件進行邊緣修整之方法，其中該基底是一晶圓。
4. 如申請專利範圍第1項所述之對三維半導體元件進行邊緣修整之方法，其中該邊緣修整步驟是一垂直研磨製程。
5. 如申請專利範圍第1項所述之對三維半導體元件進行邊緣修整之方法，其中該薄化基底之步驟係採用研磨製程。
6. 如申請專利範圍第1項所述之對三維半導體元件進行邊緣修整之方法，其中該些堆疊層是一元件結構之層。
7. 如申請專利範圍第6項所述之對三維半導體元件進行邊緣修整之方法，其中該些堆疊層包括：一閘極介電層；一閘電極，位於閘極介電層上； 複數個介電層，位於該閘電極上；及一內連線，位於各介電層中。
8. 如申請專利範圍第7項所述之對三維半導體元件進行邊緣修整之方法，其中該內連線包括複數個導線和插塞。
9. 如申請專利範圍第8項所述之對三維半導體元件進行邊緣修整之方法，其中該些穿基底插塞連接至少一個上述導線和插塞。
10. 如申請專利範圍第1項所述之對三維半導體元件進行邊緣修整之方法，其中該形成該些穿基底插塞之步驟包括：於該基底中形成複數個孔洞；於該基底上形成一導電層，且填入該孔洞中；移除該孔洞外的導電層。
11. 如申請專利範圍第1項所述之對三維半導體元件進行邊緣修整之方法，更包括對基底進行一清洗製程。
12. 一種形成三維半導體元件之方法，包括：提供一晶圓，其中該晶圓上包括複數個堆疊層，該晶圓中包括複數個穿基底插塞(through substrate via，TSV)，且該晶圓之邊緣是弧形；對該晶圓之弧形邊緣進行邊緣修整步驟，以得到一平坦之邊緣；及對該晶圓進行薄化步驟，直到暴露該些穿基底插塞，其中該晶圓之平坦邊緣係垂直該晶圓之表面。
13. 如申請專利範圍第12項所述之形成三維半導體元件之方法，其中該邊緣修整步驟是一垂直研磨製程。
14. 如申請專利範圍第12項所述之形成三維半導體元件之方法，其中該薄化基底之步驟係採用研磨製程。
15. 如申請專利範圍第12項所述之形成三維半導體元件之方法，其中該堆疊層包括：一閘極介電層；一閘電極，位於閘極介電層上；複數個介電層，位於該閘電極上；及一內連線，位於該些介電層中。
16. 如申請專利範圍第12項所述之形成三維半導體元件之方法，其中該內連線包括複數個導線和插塞。
17. 如申請專利範圍第16項所述之形成三維半導體元件之方法，其中該些穿基底插塞連接至少一個上述導線和插塞。
18. 如申請專利範圍第12項所述之形成三維半導體元件之方法，其中形成該些穿基底插塞之步驟包括：於該晶圓中形成複數個孔洞；於該晶圓上形成一導電層，且填入該孔洞中；移除該孔洞外的導電層。
19. 如申請專利範圍第12項所述之形成三維半導體元件之方法，其中該方法避免於薄化步驟形成晶圓尖銳之邊角。
20. 如申請專利範圍第12項所述之形成三維半導體元件之方法，更包括對晶圓進行一清洗製程。