CN102760643B - 对三维半导体组件边缘修整的方法及形成相应组件的方法 - Google Patents
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Abstract
本申请公开了一种对三维半导体组件进行边缘修整的方法，包括提供基底，基底上包括多个堆栈层，且基底中包括多个穿基底插塞(through？substrate？via，TSV)，其中基底的边缘是弧形；对基底的弧形边缘进行边缘修整步骤，以得到平坦的边缘；以及对基底进行薄化步骤，以暴露上述穿基底插塞。
Description
技术领域
本发明涉及一种半导体组件的制作方法，特别涉及一种运用斜角修整(beveltrimming)技术处理三维(3D)半导体组件的方法。
背景技术
由于集成电路的发明，半导体工业经历快速的成长，各种电子组件(例如晶体管、二极管、电阻器、电容器等)的整合密度增加。因此，组件最小特征尺寸减小，使更多的组件可整合至特定区域。
上述的改进大部分是以二维的方式进行，其中集成电路构件实质上占有半导体晶圆表面特定的面积。虽然在微影制程上的进步导致二维集成电路相当大的改进，然而二维上可达成的密度有其物理上的极限，此限制之一为制作构件所需的最小尺寸。另外，当芯片上置入更多的组件，往往需要更复杂的设计。
另一限制为当组件数量增加，组件间内联机数量和长度显著地增加，而内联机的数量和长度会造成延迟效应(RCdelay)和能量消耗的增加。因此，业界发明出三维集成电路以解决以上的限制。对于一般的三维集成电路制作过程中，晶圆薄化是重要的制程。图1A～图1B显示制作三维半导体组件晶圆薄化制程中产生的问题。请参照图1A，提供晶圆102，其具有弧形边缘。包括堆栈层(图中未示出)的组件结构104形成于晶圆102上以制作集成电路。然后，请参照图1B，使用研磨制程来薄化晶圆102。然而，由于晶圆102的边缘为弧形，在薄化后，晶圆102的边缘具有尖锐的形状。具有尖锐边缘106的晶圆102容易沿着缺陷产生碎裂。此外，具有尖锐边缘106的晶圆102在运送过程中容易产生危险。
发明内容
根据上述，本发明提供一种对三维半导体组件进行边缘修整的方法，包括提供基底，基底上包括多个堆栈层，且基底中包括多个穿基底插塞(throughsubstratevia，TSV)，其中基底的边缘是弧形；对基底的弧形边缘进行边缘修整步骤，以得到平坦的边缘；及对基底进行薄化步骤，以暴露上述穿基底插塞。
本发明提供一种形成三维半导体组件的方法，包括提供晶圆，晶圆上包括多个堆栈层，且晶圆中包括多个穿基底插塞(throughsubstratevia，TSV)，其中晶圆的边缘是弧形；对晶圆的弧形边缘进行边缘修整步骤，以得到平坦的边缘；及对晶圆进行薄化步骤，直到暴露上述穿基底插塞，其中晶圆的平坦边缘垂直晶圆之表面。
为让本发明的特征能更明显易懂，下文特举实施例，并配合所附图式，作详细说明。
附图说明
图1A～图1B显示制作三维半导体组件晶圆薄化制成中产生的问题；
图2A～图2C示出解决晶圆薄化制程中形成尖锐边缘的一种方法；
图3A～图3D示出根据本发明一实施例的解决晶圆薄化制程中形成尖锐边缘的一种方法；
图4A～图4C示出了形成包括堆栈层的组件结构与穿基底插塞312(TSV)。
主要组件符号说明
102～晶圆；104～组件结构；
106～尖锐边缘；202～晶圆；
204～组件结构；206～L形开口；
208～平坦边缘；302～基底；
304～下表面；306～上表面；
308～边缘；310～组件结构；
312～穿基底插塞；401～孔洞；
402～基底；404～上表面；
405～导电层；408～源极/汲极区；
410～闸极介电层；412～闸电极；
414～半导体组件；416～介电层；
418～插塞；419～内联机；
420～导线；422～接触垫；
424～保护层
具体实施方式
以下详细讨论实施本发明的实施例。可以理解的是，实施例提供许多可应用的发明概念，其可以较广的变化实施。所讨论的特定实施例仅用来揭示使用实施例的特定方法，而不用来限定公开的范围。
以下文中的“一实施例”是指与本发明至少一实施例相关的特定图样、结构或特征。因此，以下“在一实施例中”的叙述并不是指同一实施例。另外，在一或多个实施例中的特定图样、结构或特征可以适当的方式结合。值得注意的是，本说明书的图式并未按照比例绘示，其仅用来描述本发明。
以下根据图2A～图2C来描述解决晶圆薄化制程中形成尖锐边缘的一种方法。首先，请参照图2A，提供晶圆202，具有弧形边缘。包括堆栈层的组件结构204形成于晶圆202上，以制作集成电路。请参照图2B，沿着边缘切割晶圆202，以形成L形的开口206。然后，进行研磨制程薄化晶圆202。由于晶圆202边缘L形的开口206，薄化后的晶圆202具有平坦的边缘208，如图2C所示，解决尖锐边缘的问题。然而，沿着边缘切割晶圆202会在晶圆202中产生缺陷和微粒，而缺陷和微粒会产生另外的问题。
以下根据图3A～图3D来描述根据本发明一实施例的解决晶圆薄化制程中形成尖锐边缘的一种方法。首先，请参照图3A，提供基底302，具有上表面306、下表面304和边缘308。在本发明一实施例中，基底302是晶圆，且晶圆302的边缘308是弧形。基底302的材料可以为半导体材料，例如硅、砷化镓、蓝宝石、玻璃或类似的材料。在本发明一较佳实施例中，基底302是由硅所组成。请参照图3B，在基底302中形成穿基底插塞312(throughsubstratevia，简称TSV)，且在基底302上形成包括堆栈层的组件结构310。以下根据图4A～图4C更详细地描述包括堆栈层的组件结构310与穿基底插塞312(TSV)的形成。请参照图4A，在基底302中形成多个孔洞401(为简洁，图式中仅示出孔洞401)。在本发明一实施例中，形成孔洞401的方法包括依序进行微影和蚀刻制程。然后，请参照图4B，在基底402上形成导电层405，且填入孔洞401中。导电层405的材料可以为铜、钨、钛或其它高导电率材料。导电层405可以物理气相沉积法(PVD)或化学气相沉积法(CVD)形成。接着，请参照图4C，移除孔洞401外部的导电层，如此仅留下孔洞401中的导电层405，以形成穿基底插塞312(TSV)。
然后，在基底402的上表面404进行半导体制程，以形成组件结构310的堆栈层。举例来说，半导体组件414、介电层416、内联机419、接触垫422、保护层424形成于基底402的上表面404。半导体组件414可以是金属氧化物(MOS)晶体管。更进一步来说，半导体组件414可包括依序形成于基底402上的闸极介电层410和闸电极412，且半导体组件414还可包括位于闸电极412两侧的基底402中的源极/汲极区408。内联机419包括分别位于不同层的导线420和插塞418。半导体组件414、介电层416、内联机419、接触垫422、保护层424的材料和形成方法是本技术领域熟知的技术，因此在此不详细描述。值得注意的是，穿基底插塞可经由内联机419的导线420和插塞418电接触半导体组件414，且接触垫422可连接外部电路。
请往回参照图3C，对基底302的边缘308进行边缘修整(beveltrimming)制程。在本发明一实施例中，边缘修整制程是垂直研磨制程，这样基底302的边缘308可由弧形修整为平坦的形状，且平坦的边缘308较佳地垂直于基底302的上表面306和下表面304，如图3C所示。值得注意的是，需要对边缘修整制程进行时间控制，以防止边缘修整制程影响到组件结构310。
请参照图3D，对基底302的下表面304进行研磨制程，以对基底302进行薄化，直到暴露穿基底插塞312(TSV)。由于基底302的边缘308在图3C的步骤处理为具平坦的表面，基底302在薄化之后可具有平坦的边缘，因此可解决基底302锐利边缘的问题。然后，对基底302进行清洗制程，以确保经过边缘修整制程的基底302是干净的。
对基底进行边缘修整制程具有以下优点：第一，可避免基底在薄化后具有尖锐的边缘，因此，薄化晶圆的锐利边缘所导致的破裂问题可得到解决。第二，对基底进行边缘修整制程相较于切割基底边缘形成L形开口的制程较具弹性。
虽然本发明已公开了上述较佳实施例，但本发明并不限于此，本领域技术人员应当理解，在不脱离本发明的精神和范围的情况下，可对本发明作更动与润饰，因此本发明的保护范围应当以权利要求书所界定的范围为准。
Claims (20)
1.一种对三维半导体组件进行边缘修整的方法，包括：
提供基底，其中所述基底上包括多个堆栈层，且所述基底中包括多个穿基底插塞，所述基底的边缘是弧形；
对所述基底的弧形边缘进行边缘修整步骤，以得到平坦的边缘；及
在进行所述边缘修整步骤之后，对所述基底进行薄化步骤，以暴露所述多个穿基底插塞，其中对所述基底的弧形边缘进行所述边缘修整步骤之前不对所述基底进行任何薄化处理。
2.根据权利要求1所述的对三维半导体组件进行边缘修整的方法，其中所述基底平坦的边缘垂直于所述基底的表面。
3.根据权利要求1所述的对三维半导体组件进行边缘修整的方法，其中所述基底是晶圆。
4.根据权利要求1所述的对三维半导体组件进行边缘修整的方法，其中所述边缘修整步骤是垂直研磨制程。
5.根据权利要求1所述的对三维半导体组件进行边缘修整的方法，其中所述薄化步骤采用研磨制程。
6.根据权利要求1所述的对三维半导体组件进行边缘修整的方法，其中所述多个堆栈层是组件结构的层。
7.根据权利要求6所述的对三维半导体组件进行边缘修整的方法，其中所述多个堆栈层包括：
闸极介电层；
闸电极，位于所述闸极介电层上；
多个介电层，位于所述闸电极上；及
内联机，位于各介电层中。
8.根据权利要求7所述的对三维半导体组件进行边缘修整的方法，其中所述内联机包括多个导线和插塞。
9.根据权利要求8所述的对三维半导体组件进行边缘修整的方法，其中所述多个穿基底插塞连接至少一个所述导线和插塞。
10.根据权利要求1所述的对三维半导体组件进行边缘修整的方法，其中所述多个穿基底插塞通过以下步骤形成：
在所述基底中形成多个孔洞；
在所述基底上形成导电层，且填入所述孔洞中；以及
移除所述孔洞外的导电层。
11.根据权利要求1所述的对三维半导体组件进行边缘修整的方法，还包括对基底进行清洗制程。
12.一种形成三维半导体组件的方法，包括：
提供晶圆，其中所述晶圆上包括多个堆栈层，所述晶圆中包括多个穿基底插塞，且所述晶圆的边缘是弧形；
对所述晶圆的弧形边缘进行边缘修整步骤，以得到平坦的边缘；及
在进行所述边缘修整步骤之后，对所述晶圆进行薄化步骤，直到暴露所述多个穿基底插塞，其中所述晶圆的平坦边缘垂直所述晶圆的表面，其中对所述晶圆的弧形边缘进行所述边缘修整步骤之前不对所述晶圆进行任何薄化处理。
13.根据权利要求12所述的形成三维半导体组件的方法，其中所述边缘修整步骤是垂直研磨制程。
14.根据权利要求12所述的形成三维半导体组件的方法，其中所述薄化步骤采用研磨制程。
15.根据权利要求12所述的形成三维半导体组件的方法，其中所述堆栈层包括：
闸极介电层；
闸电极，位于所述闸极介电层上；
多个介电层，位于所述闸电极上；及
内联机，位于所述多个介电层中。
16.根据权利要求15所述的形成三维半导体组件的方法，其中所述内联机包括多个导线和插塞。
17.根据权利要求16所述的形成三维半导体组件的方法，其中所述多个穿基底插塞连接至少一个所述导线和插塞。
18.根据权利要求12所述的形成三维半导体组件的方法，其中所述多个穿基底插塞通过以下步骤形成：
在所述晶圆中形成多个孔洞；
在所述晶圆上形成导电层，且填入所述孔洞中；以及
移除所述孔洞外的导电层。
19.根据权利要求12所述的形成三维半导体组件的方法，其中所述方法避免在薄化步骤形成晶圆尖锐的边角。
20.根据权利要求12所述的形成三维半导体组件的方法，还包括对晶圆进行清洗制程。
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |