JP4511223B2 - 電圧制御型発振器集積回路 - Google Patents

Description

本発明は、ＣＭＯＳ技術で製造される電圧制御型発振器に関し、特に、基準周波数に従属する電圧制御型発振器の使用に基づく周波数合成に関する。

電圧制御型発振器の特に有利なアプリケーションの１つは、無線送受信機の製造のための電気通信分野に関するものである。無線チャネルを選択するために正確な周波数を生成する必要がある。さらに詳細には、本発明の特に有利なアプリケーションの１つは、５ＧＨｚのオーダーという高周波数の分野であり、そのような高い周波数は、特定のローカル無線ネットワークにおける搬送波に関して近隣のネットワークとの干渉を起こさないようにするため採用される。

この周波数帯に含まれ、約２０ＭＨｚという幅を有するチャネルが各通信に割り当てられる。従って、所与のチャネルを選択するため正確な周波数を生成することができるローカル発振器を受信部分に持つことが必要とされる。受信端末に組み込まれるように意図されるそのような発振器は、低い生産コストおよび高いレベルの集積度を持たなければならない。

これらの発振器が一般にＣＭＯＳ技術で製造されるのはこのような理由からである。この技術では、例えば、発振器はＬＣ型共振回路を各々が含む２つの全く同等の発振回路を含む。この回路の各々は２つのトランジスタの組み合わせから構成されるインバータに結合される。

遠隔通信端末製造業者の主要な関心事の１つは、該端末に組み込まれる電子部品の小型化に関するものであることは理解されることであろう。この問題は、発振器の構成要素である共振回路がインダクタ（inductor、コイル）の場合により一層深刻となる。インダクタを作製するために使用されるシリコン領域が、インダクタのインダクタンスに（従って発振周波数に）直接依存しているからである。それゆえ、インダクタのインダクタンス（従って発振器の周波数）を変更することなく発振器のサイズを減少させることができない。

このように、ＭＯＳ技術において、発振器のトランジスタを製造するために必要なシリコンの領域は、インダクタを作製するために必要なシリコン領域に比較すれば、些細な問題である。

従って、従来技術の発振器の欠点を軽減し、一層高い集積度の電圧制御型発振器を提供することが本発明の目的である。

本発明に従って提供される電圧制御型発振器は、２つの入力および２つの出力を含む四極子（quadripole）を形成する２つの結合したＣＭＯＳインバータと、該インバータの入力と出力の間にそれぞれ配置され、各々がインダクタを持つ２つの発振回路と、を含む発振段（oscillating stage）を備える。前記四極子の２つの出力が同位相であるように四極子は設計される。

本発明の１つの側面に従えば、発振回路のインダクタは、ＭＯＳ技術によって作製され、一方が他方の上に積み重ねられた形状とされる。このような２つのインダクタの積み重ねが、発振器によって占有される領域を最大２分の１まで減少させることを可能にする。

本発明の別の１つの側面に従えば、発振回路のインダクタが、集積回路のそれぞれの金属被覆レベルに注入された螺旋形状で作製される。

このように、インダクタは、例えば酸化薄膜（thin oxide film）によって相互に分隔された金属被覆（metallization）レベルにおいて、金属注入によってそれぞれ形成された螺旋形コンデンサ（spiraled capacitors）の形状をなす。

本発明の更なる側面に従えば、インバータの各々は、直列に配置され、相互に逆にバイアスされた２つのＭＯＳトランジスタを含み、これらインバータの入力は、第１のバイアスを持つトランジスタのゲートに配置され、その出力は２つのトランジスタの中間点に配置される。

更に、インバータの各々の入力が第２のバイアスを持つ他方のインバータのトランジスタのゲートに接続される。該第２のバイアスは前記第１のバイアスとは逆のバイアスである。

前記発振器は、直列に配置され、相互に逆にバイアスされた２つのＭＯＳトランジスタを含む増幅段（amplification stage）を更に備える。該ＭＯＳトランジスタの各々のゲートが前期発振段の出力の１つに接続される。

発明の実施するための最良の形態

図１は、本発明に従った電圧制御型発振器の電子回路を示す。図１に見られるように、該発振器は、「プッシュプル（push-pull）」型の増幅段１２に連結した発振段（oscillating stage）１０を含む。

発振段１０は、２つの入力ｅ１、ｅ２および２つの出力ｓ１、ｓ２を有する四極子（quadripole）で構成される。

特に、発振段１０は、ＣＭＯＳ技術で作製される２つの結合したインバータ１４および１６からなる構造を持つ。インバータ１４および１６の各々は、直列に配置され、相互に逆にバイアスされた２つのＭＯＳトランジスタＮ１、Ｐ１およびＮ２、Ｐ２をそれぞれ含む。換言すれば、インバータの１つ、すなわち参照符号１４を付けられたインバータは、ｎ型の第１のＭＯＳトランジスタＮ１およびｐ型のＭＯＳトランジスタＰ１を含み、両方のトランジスタはＭＯＳトランジスタＮ１のソースＳがアースされる形態で相互に接続され、第２のトランジスタＰ１のソースＳが電源Ｖ_ＤＤに接続され、第１のトランジスタＮ１のドレインＤが第２のトランジスタＰ１のドレインに接続されている。

別のインバータ１６も同様に構成されている。

図１に示されているように、四極子（quadripole）１０の２つの入力ｅ１およびｅ２は２つのインバータ１４および１６の第１のトランジスタＮ１およびＮ２のゲートＧによって形成され、一方、出力ｓ１は２つのトランジスタＮ１、Ｐ１のドレインＤによって形成され、出力ｓ２は２つのトランジスタＮ２、Ｐ２のドレインＤによって形成されている。

これらの出力ｓ１およびｓ２は増幅段１２に接続される。

この増幅段１２は、直列に配置され、相互に逆にバイアスされた２つのＭＯＳトランジスタＮ３およびＰ３によって形成され、これらトランジスタのそれぞれのゲートは２つのインバータ１４および１６の出力ｓ１およびｓ２から信号を受け取る。この増幅段は従来技術のプッシュプル型増幅器（push-pull amplifier）で構成される。従って、詳細な記述は省略する。

発振段１０の最後に、２つの発振または共振回路１８および２０が備わる。これら２つの回路は、それぞれ２つのインバータ１４および１６の入力ｅ１とｅ２との間および２つの出力ｓ１とｓ２との間に並列に配置される。図１に示されているように、これらの２つの発振回路１８および２０は、２つの抵抗器Ｒ１およびＲ２を介して同調電圧Ｖｔによって周波数制御されている。各発振回路１８、２０は、インダクタＬ１、Ｌ２およびインダクタに対して並列に配置されたコンデンサによって形成される。該コンデンサは、２つの直列コンデンサＣ１、Ｃ２およびＣ３、Ｃ４によってそれぞれ形成される。２つの直列コンデンサＣ１、Ｃ２およびＣ３、Ｃ４のそれぞれの中間点は同調電圧Ｖｔによって制御される。

このように、これら発振回路１８および２０の各々はコンデンサと並列に接続されたインダクタを含み、このコンデンサはインダクタＬ１、Ｌ２を通して連続的に荷電および放電される。従って、生成される発振周波数は、コンデンサＣ１、Ｃ２およびＣ３、Ｃ４のキャパシタンスに依存し、かつ、インダクタＬ１およびＬ２のインダクタンスに依存する。

前述のように、ＣＭＯＳ技術でのインダクタの作製は、これら部品を製造するために必要とされるシリコン領域の観点から大きな欠点を持つ。

図２に示されるように、本発明の１つの側面に従えば、インダクタＬ１およびＬ２は、酸化薄膜Ｏによって隔てられ、重ね合わされた２つの金属被覆レベルＭ４およびＭ５で形成される。これによって、これらインダクタを製造するために必要とされるシリコン領域が大幅に低減される。

すなわち、図２に示されているように、インダクタＬ１およびＬ２は、Ｐ型基板２２上に被覆された酸化シリコン膜（silicon oxide film）２１上の２つの最上部金属被覆レベルＭ４およびＭ５で形成される。ｎ^＋ドープ井戸（n⁺-doped well）２４および２６は、インダクタの損失を制限するように、インダクタの側面に合わせて基盤２２内に設けられる。

図３には、上方金属被覆レベルＭ５だけが示されている。図３に見られるように、２つのインダクタは、金属注入によって螺旋形に作製され、連係して螺旋コンデンサを構成する。従って、２つのインダクタは、相互接続して、１つのコンデンサを形成する。しかし、インダクタＬ１とＬ２との間の電位差がゼロであるので、そのようなコンデンサの存在は問題ではない。

図２に示されているように、インダクタを作製するため、比較的厚みの大きい上部金属被覆レベルＭ５がとりわけ使われている。

留意されるべき点であるが、２つのインダクタの間の相互インダクタンスが発振器の特性の変更を可能にする。なぜなら、積み重ねられたインダクタの構成において、各インダクタがインダクタンス値Ｌを持つとすれば、これら２つのインダクタは相互に結合しているため、各インダクタンス値Ｌ'は、
Ｌ’ ＝ Ｌ(１＋ｋ)
となる。ただし、ｋは２つのインダクタの相互インダクタンスの係数を表す。

従って、インダクタＬ１およびＬ２の注入についてこのようなインダクタの積み重ね構造を使用すると、相互インダクタンスの係数ｋが１に近ければ、各インダクタのインダクタンス値は２倍にされ、それによって各インダクタの直径を半分にすることが可能となる。

最後に、２つのインバータ１４および１６の構成の１つの特徴に従えば、これらインバータ配線の観点から、一方の側のトランジスタＮ１およびＰ１のゲートと他方の側のトランジスタＮ２およびＰ２のゲートとは１つの同一ポイントに相互接続されていないので、配線が形成されていない点は留意されるべきである。しかしながら、その入力および出力がインバータの入力ｅ１、ｅ２および出力ｓ１、ｓ２に対応している四極子１０は、入力ｅ１、ｅ２が同位相である時、最大利得を持つ。換言すれば、四極子１０が最大利得によって定義される動作の公称点に到達する時、入力ｅ１、ｅ２は同位相であり、結果として、インバータ１４および１６は機能的に閉ざされる。留意されるべきは、この場合、 出力ｓ１、ｓ２もまた同位相であり、このため増幅段１２が直接フィードされる。

本発明に従った電圧制御型発振器の作製形態を示す図である。 本発明に従った発振器のインダクタの作製形態を示す集積回路ウェハーの断面図である。 図２のウェハーの平面図である。

符号の説明

１０ 発振段
１２ 増幅段
１４、１６ インバータ
１８、２０ 発振回路
ｅ１、ｅ２ 入力
ｓ１、ｓ２ 出力
Ｌ１、Ｌ２ 誘電子

Claims (3)

1. 発振段および増幅段からなる電圧制御型発信器の集積回路であって、
   前記発振段は、
   異なる導電型の２つのＭＯＳトランジスタ（N1、P1）を含み、該２つのＭＯＳトランジスタ（N1、P1）の一つのゲート（G）への入力e1に応じて出力s1を出す第１のＣＭＯＳインバータ(14)と、
   第１のインダクタ（L1）および第１のコンデンサの組を持つ第１の発振回路(18)と、
   異なる導電型の２つのＭＯＳトランジスタ（N2、P2）を含み、該２つのＭＯＳトランジスタ（N2、P2）の一つのゲート（G）への入力e2に応じて出力s2を出す第2のＣＭＯＳインバータ(16)と、
   第2のインダクタ（L2）および第2のコンデンサの組を持つ第2の発振回路(20)と、を備え、
   前記入力e1および前記出力s1は、それぞれ前記第１の発振回路(18)の一端および他端に接続され、前記入力e2および前記出力s2は、それぞれ前記第2の発振回路(20)の一端および他端に接続されており、前記入力e1は、前記第2のＣＭＯＳインバータ(16)の２つのＭＯＳトランジスタ（N2、P2）の他方のゲートに接続され、前記入力e2は、前記第１のＣＭＯＳインバータ(14)の２つのＭＯＳトランジスタ（N1、P1）の他方にゲートに接続されており、前記第１のインダクタおよび前記第２のインダクタは前記集積回路の異なる金属被覆レベルに積み重ねて形成されており、
   前記増幅段は、
   直列に接続された異なる導電型の２つＭＯＳトランジスタ（N3、P3）を含み、該２つＭＯＳトランジスタ（N3、P3）のそれぞれのゲートは、前記発振段の前記出力s1および前記出力s2にそれぞれ接続されている、
   電圧制御型発振器集積回路。
2. 前記第1および第2の発振回路の第１および第２のインダクタは、それぞれの金属被覆レベル(M4、M5)に形成された螺旋の形状である、請求項１に記載の集積回路。
3. 前記第１および第２のインダクタが、酸化薄膜によって相互に分隔された前記金属被覆レベル(M4、M5)にそれぞれ形成された螺旋形コンデンサの形状をなす、請求項２に記載の集積回路。

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