JPH11330851A

JPH11330851A - 発振器

Info

Publication number: JPH11330851A
Application number: JP12713498A
Authority: JP
Inventors: Joji Hayashi; 錠二林
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-05-11
Filing date: 1998-05-11
Publication date: 1999-11-30

Abstract

(57)【要約】【課題】負性特性を有する電流源を用いてインダクタ
の寄生抵抗Rpを低減することにより、位相ノイズの低減
および外付け部品の削減する発振器を提供する。【解決手段】本発明は、負性抵抗特性を有する電流源
40,41と、電流源40,41と直列に接続されたインダクタ3
0,31と、インダクタ30.31および電流源40,41と並列に接
続された第１の容量C21,C22とを有する共振器20,21を備
えた発振器である。電流源40に高周波で負性抵抗特性を
もたせてインダクタ30,31の抵抗成分を打ち消したの
で、共振器20,21のQを改善する低位相ノイズの発振器を
実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波で負性抵抗
特性を有する電流源を用いて、インダクタの寄生抵抗Rp
を低減することにより共振器のQrを改善させ、位相ノイ
ズの低減を図る発振器に関する。

【０００２】

【従来の技術】トランジスタを用いて発振器を構成する
場合、一般に図１３に示すような構成を用いる。ここ
で、発振器100の共振器40は、インダクタ30と容量C21
で、共振器41は、インダクタ31と容量C22で構成させ
る。また、発振器100の動作電流は電流源20で決定され
る。この時、発振器の位相ノイズn(Δf)は、発振周波数
f0からのオフセット周波数をΔfとすると、（数１）の
ように近似して表される。

【０００３】

【数１】

【０００４】また、共振器40のQrは、Im(Zr)/Re(Zr)=1
となる周波数をf1,f2、Im(Zr)=0となる周波数をf0とす
ると、（数２）のように表される。ここで、Zrは共振器
のインピーダンスで、周波数fの関数である。また、Re
(Zr)、Im(Zr)は、Zrの実数成分、虚数成分をそれぞれ表
す。

【０００５】

【数２】

【０００６】通常、携帯通信機器に用いられる発振器に
は、高いQr(50以上)の共振器が必要とされる。特に、チ
ャネル間隔が狭い(数10kHz以下)アプリケーションで
は、発振器の位相ノイズの低減は必須である。従来、こ
の高いQrを実現するために、共振器40、41を構成するイ
ンダクタや容量をICの外に設けていた。この時、50以上
のQrは容易に実現できる。しかしながら、機器の更なる
小型化、ローコスト化のためには、共振器をIC上に構成
する必要がある。しかし、高いQを持った素子の実現
は、現在の半導体プロセスでは非常に困難である。例え
ば、スパイラルインダクタをシリコンIC上に構成した場
合、10nH程度のインダクタL1と、10オーム程度の寄生抵
抗Rpが生じる。すると、インダクタのQLは、周波数f=1.
1GHzで7.0となる。このインダクタと、容量C=2pFで共振
器を構成すると、共振周波数f0は1.1GHz、Qrは7.8とな
る。このような低いQrでは、発振器の近接位相ノイズn
(Δf)は、Qr=70の場合と比較して、20dB程度高くなる。
ここで、近接とは発振周波数f0からのオフセット周波数
Δfが100kHz以下を指す。

【０００７】

【発明が解決しようとする課題】従来、これらの問題を
解決するために、共振器に用いるインダクタをボンディ
ングワイヤで構成する手法がとられている。しかし、こ
の手法では、実装した際の信頼性や、インダクタ値のば
らつき等の問題により、実用化は困難である。

【０００８】本発明は、上記課題を解決するためになさ
れたものであり、その目的は、Qrの高い共振器を用いて
低位相ノイズな発振器を提供することにある。

【０００９】

【課題を解決するための手段】請求項１に係る本発明の
発振器は、負性抵抗特性を有する電流源と、前記電流源
と直列に接続されたインダクタと、前記インダクタおよ
び前記電流源と並列に接続された第１の容量とを有する
共振器を備えたものである。

【００１０】前記電流源は、縦続接続された第１、第２
のトランジスタと、前記第２のトランジスタのドレイン
ソース間に接続された第２の容量を備え、前記第１のト
ランジスタはソースは電源に接続され、前記電流源の電
流値は、前記第１のトランジスタのゲート電圧により制
御されることが望ましい。

【００１１】また前記第１の容量を電圧制御容量とする
と電圧制御発振器が構成できる。また請求項７記載の本
発明の周波数シンセサイザは、位相比較ブロックの出力
信号により制御される電圧制御発振器と、前記電圧制御
発振器と基準信号の信号を処理する位相比較ブロックと
を備え、前記電圧制御発振器は、負性抵抗特性を有する
電流源と、前記電流源と直列に接続されたインダクタ
と、前記インダクタおよび前記電流源と並列に接続され
た電圧制御容量とを有する共振器を備えたものである。

【００１２】また前記位相比較ブロックは、前記電圧制
御発振器からの信号をｎ分周する分周器と、前記ｎ分周
された信号と前記基準信号とを位相比較する位相比較器
と、前記位相比較された信号の高周波成分を除去するＬ
ＰＦとを有し、前記ＬＰＦの出力が、前記電圧制御発振
器の周波数を制御することが望ましい。

【００１３】また前記電圧制御発振器と位相比較ブロッ
クとは、単一の半導体チップ上に形成されることが望ま
しい。

【００１４】まや請求項１０記載の本発明の受信システ
ムは、周波数シンセサイザと、受信した信号と周波数シ
ンセサイザの出力信号を混合して出力するミキサを有す
る受信部と、前記ミキサの出力信号を処理する信号処理
部とを備えた受信システムにおいて、前記周波数シンセ
サイザは、電圧制御発振器を備え、前記電圧制御発振器
は、負性抵抗特性を有する電流源と、前記電流源と直列
に接続されたインダクタと、前記インダクタおよび前記
電流源と並列に接続された電圧制御容量を有する共振器
を備えたものである。

【００１５】また前記受信部と信号処理部とは、単一の
半導体チップ上に形成されることが望ましい。

【００１６】また請求項１２に係る本発明の送信システ
ムは、信号処理部と、周波数シンセサイザーと、前記信
号処理部からの出力信号と周波数シンセサイザーからの
局発信号を混合して出力するミキサを有する送信部とを
備えた送信システムにおいて、前記周波数シンセサイザ
は、電圧制御発振器を備え、前記電圧制御発振器は、負
性抵抗特性を有する電流源と、前記電流源と直列に接続
されたインダクタと、前記インダクタおよび前記電流源
と並列に接続された電圧制御容量を有する共振器を備え
たものである。

【００１７】また前記送信部と信号処理部とは、単一の
半導体チップ上に形成されることが望ましい。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。同じ参照番号は同じ構成要素を指す。

【００１９】（実施の形態１）図１は本発明の実施の形
態１に係る発振器の構成図である。

【００２０】図１において、100aはシリコンIC上で構成
された発振器であり、共振器20と、共振器21と、ソース
接地のnMOSトランジスタ10,11を備える。

【００２１】共振器20は、負性抵抗特性を有する電流源
40と、電流源40と直列に接続されたインダクタ30と、交
流的にインダクタ30および電流源40と並列に接続された
第１の容量C21とを有する。また共振器21は、負性抵抗
特性を有する電流源41と、電流源41と直列に接続された
インダクタ31と、交流的にインダクタ31および電流源41
と並列に接続された第１の容量C22とを有する。

【００２２】トランジスタ10,11のゲートはトランジス
タ11,10のドレインにそれぞれ接続され、容量C21とC22
はトランジスタ10,11のドレインソース間にそれぞれ接
続される。

【００２３】電流源40は、pMOSトランジスタ（第１のト
ランジスタ）12と（第２のトランジスタ）13をカスコー
ド（縦続的）に接続し、pMOSトランジスタ12のドレイン
-ソース間に容量C11を接続する。また、電流源41は、pM
OSトランジスタ14と15をカスコードに接続し、pMOSトラ
ンジスタ14のドレイン-ソース間に容量C12を接続する。
トランジスタ13,14のソースはVdd（電源）に接続する。
Vb1,Vb2は所定の電位で、電流源40,41の電流値を制御
し、インダクタ30,31を通して、トランジスタ10,11のド
レインにそれぞれ接続する。

【００２４】また共振器20,21に用いるインダクタ30,31
をスパイラルインダクタとしてシリコンIC上で構成す
る。この場合、インダクタ30の等価回路は簡単にインダ
クタンスL1と寄生抵抗Rp1、インダクタ31は、インダク
タンスL2と寄生抵抗Rp2の直列接続で表わされる。

【００２５】図７は、電流源40の小信号等価回路を示
す。ここで、Cgs1,Cgd1はトランジスタ13のゲート-ソー
ス間容量、ゲート-ドレイン間容量を、Cdsub1,Cdsub2は
トランジスタ13,12のドレイン基板間の接合容量、Rsub
は基板抵抗を表す。gm1,gm2は、トランジスタ13,12のト
ランスコンダクタンス、gds1,gds2はトランジスタ13,12
の出力コンダクタンスである。ドレインソース間容量Cd
s1=0、ω=2πfとすると、電流源40の出力コンダクタン
スGout、出力容量Coutは（数３）,（数４）のように表
される。また、Y1,Y2,Y3はそれぞれ（数５）,（数６）,
（数７）のように表わされる。ここで、jは虚数成分を
表す。また、Rsub=10Ω、gds1=gds2=1.0mS、C11=0.5pF
、gm2=20mS、Cdsub1=Cdsub2=0.5pFとして出力コンダク
タンスGoutを求めると、図８に示すように電流源40は30
0M〜3GHzで負性特性をもつ。同様に電流源41も同様に30
0M〜3GHzで負性抵抗をもつ。

【００２６】

【数３】

【００２７】

【数４】

【００２８】

【数５】

【００２９】

【数６】

【００３０】

【数７】

【００３１】この電流源40,41の負性コンダクタンスGou
tはスパイラルインダクタの寄生抵抗Rp1,Rp2を打ち消
し、共振器20,21のQrをそれぞれ改善することができ
る。図９は、共振器20,21の等価回路である。この時、
共振器20,21の共振周波数f0は、簡単に(数８)のように
表される。ここで、例えば、Rp=11Ω、Gout=-100mS、Co
ut=1.0pF、L=10nH、C11=2pFとすると、発振周波数f0は
約1.1GHzとなる。

【００３２】この時、インダクタのQLは70、共振器20の
Qrは79となる。すると、発振器100の近接位相ノイズ
は、Qr=7.7の時と比べて20dB以上改善される。

【００３３】

【数８】

【００３４】以上のように本実施の形態によれば、負性
抵抗特性を有する電流源を用いてインダクタの抵抗成分
を打ち消したので、新たなプロセス開発や共振器を構成
する外付け部品を必要とせずにローコストで低位相ノイ
ズな発振器を得ることができる。従って、高性能な半導
体回路を得ることに大いに寄与し、極めて有用なものと
なる。

【００３５】なお、本実施の形態で用いた発振器の種類
や、周波数、容量、抵抗、インダクタの具体例には限定
されない。発振器に用いる共振器に高周波で負性特性を
もつ電流源を用いて、共振器のQrを改善するものは全て
本発明の範囲である。また、本実施の形態では、２つの
電流源40,41を用いてインダクタ30,31の抵抗成分を打ち
消す発振器を示したが、図２のように、一つの電流源40
を用いてもインダクタ30,31の抵抗成分を打ち消す発振
器100bを実現できる。

【００３６】また電流源には、pMOSトランジスタを用い
たが、nMOSトランジスタやバイポーラトランジスタを用
いてもよい。

【００３７】さらに、本実施の形態では、C21,C22を新
たに設けたが、トランジスタ10,11のドレインソース間
に存在する寄生容量Cp1を用いて、共振器20,21を構成し
てもよい。同様に、C11,C12も、配線等によって生じる
ドレインソース間の寄生容量Cp2を用いて、電流源40,41
に負性特性を持たせてもよい。

【００３８】（実施の形態２）図３は本発明の実施の形
態２に係る電圧制御発振器の構成図である。実施の形態
１との相違点は、容量C21,C22に電圧制御容量を用いる
ことにより電圧制御発振器101を実現することである。
この時、C21,C22の容量値は（数９）に示されるような
制御電圧Vcの関数とする。すると、共振周波数f0は近似
して(数１０)のように表され、電圧Vcの関数となる。

【００３９】

【数９】

【００４０】

【数１０】

【００４１】以上にように本実施の形態によれば、実施
の形態１と同様にインダクタの寄生抵抗Rpを電流源の負
性抵抗Goutで打ち消すことにより、高いQrの共振器を実
現でき、位相ノイズの低い電圧制御発振器101を得るこ
とができる。

【００４２】（実施の形態３）図４は本発明の実施の形
態３に係る周波数シンセサイザの構成図である。

【００４３】図４において、周波数シンセサイザ200
は、位相比較ブロック105の出力信号により制御される
電圧制御発振器(VCO)101と、電圧制御発振器101と基準
信号frefの信号を処理する位相比較ブロック105とを備
えている。

【００４４】位相比較ブロック105は、電圧制御発振器1
01からの信号をｎ分周する分周器102と、前記ｎ分周さ
れた信号と基準信号frefとを位相比較する位相比較器10
3と、位相比較器103の前記位相比較された信号の高周波
成分を除去するＬＰＦ104とを有し、ＬＰＦ104の出力を
電圧制御発振器101に入力して電圧制御発振器101の周波
数を制御する。周波数シンセサイザ200の出力信号fout
はVCO101の出力で、n xfrefの周波数の信号を得ること
ができる。

【００４５】また電圧制御発振器101と位相比較ブロッ
ク105とは、単一の半導体チップ上に形成されている。

【００４６】ここで、VCO101に、実施の形態２で用いた
電圧制御発振器を用い、LPF104の出力信号をVCO101の周
波数制御電圧端子Vcに接続する。この時、周波数シンセ
サイザ200の伝達関数とVCOの位相ノイズは、図１０に示
すような特性を持つとする。共振器のQrが50の時のVCO
の位相ノイズは、Qrが5の時と比較して20dB低い。する
と、周波数シンセサイザ200の位相ノイズは、図１１に
示されるように、周波数シンセサイザ200の伝達関数とV
CO101の位相ノイズの積で表される。

【００４７】図１１から本発明の周波数シンセサイザ20
0は、従来方式より20dB低い位相ノイズを実現できる。

【００４８】また本実施の形態により、電圧制御発振器
101と位相比較ブロック105とを単一の半導体チップ上に
形成することができ、部品数の大幅な低減を図ることが
できる。

【００４９】なお、本実施の形態で示した周波数シンセ
サイザの構成には限定されない。負性特性を有する電流
源を適用し発振器のQrを改善したVCOを用いた周波数シ
ンセサイザは全て本発明に含まれる。

【００５０】（実施の形態４）図５は本発明の実施の形
態４に係る受信機（受信システム）の構成図である。

【００５１】図５において、受信機は入力信号を受信す
るアンテナ206と受信用チップ500で構成される。受信用
チップ500は信号を受信する受信部106と信号処理部107
を備える。受信部106は、アンテナ206で受信した信号を
増幅する低雑音増幅器202と、周波数シンセサイザ200
と、低雑音増幅器202で増幅した信号と周波数シンセサ
イザ200から入力する局発信号Loを混合するミキサ201を
有する。信号処理部107は、ミキサ201の出力信号成分
（和と差の成分）のうち差の成分を拾い上げるローパス
フィルタ207と、ローパスフィルタ207を通過した信号を
中間処理する中間信号処理ブロック203と、中間信号処
理ブロック203の出力信号をデジタル信号に変換するア
ナログデジタル変換器204と、アナログデジタル変換器2
04で変換された信号をデジタル処理するDSP205を有す
る。

【００５２】受信用チップ500において、周波数シンセ
サイザ200に実施の形態３で用いた周波数シンセサイザ
を適用する構成とする。

【００５３】図１２は、入力信号f1,f2,f3と、局発信号
Lo、ミキサ201の出力信号のスペクトラムを簡単に表し
ている。f1,f2,f3の間隔は、システムで決定されるチャ
ネル間隔fchによって決まり、通常の携帯通信機器では2
0kHz程度である。この時、ミキサ201の出力信号は、局
発信号Loと入力信号f1,f2,f3の積で表される。

【００５４】ここで、図１２(a)は、周波数シンセサイ
ザに用いる発振器のQrが50の時を、同図(b)は、Qrが5の
時を表す。この時、局発信号Loの近接位相ノイズは、Qr
=5の方がQr=50の時より20dB高い。Qr=5の時、入力信号f
1,f2,f3と局発信号Loが混合されると、図１２(b)の場
合、f2−fLoの信号はf1−fLoによるノイズに埋もれてし
まう。しかしながら、Qr=50の場合は、近接位相ノイズ
を20dB低減でき、f2−fLoの信号を失わずに中間信号処
理ブロック201に伝送することができる。

【００５５】以上のことは、信号処理の過程で生じるノ
イズを低減し、高感度な受信器を実現できることを示
す。

【００５６】なお、本実施の形態では、受信機での実現
例を示したが、図６に示す送信機（送信システム）にお
いても同様の効果を得ることができる。送信機は送信用
チップ501と送信用チップ501の出力信号を送信するアン
テナ206で構成される。

【００５７】送信用チップ501は信号を送信する送信部1
08と信号処理部109を備える。信号処理部109は、デジタ
ルデータを処理するDSP305と、デジタル処理したデータ
をアナログデータに変換するDA304と、DA304からの信号
を処理する中間処理ブロック303を有する。送信部108
は、周波数シンセサイザ200と、周波数シンセサイザー2
00からの局発信号Loと中間処理ブロックからの信号を混
合するミキサ301と、ミキサ301の出力信号成分（和と差
の成分）のうち和の成分を拾い上げるハイパスフィルタ
306と、ハイパスフィルタ306を通過した信号をアンプす
るパワーアンプ(PA)302を有する。ここで、本実施の形
態３と同様の周波数シンセサイザを用いることにより、
低位相ノイズの送信信号を得ることができる。

【００５８】また、ワンチップ周波数シンセサイザを用
いることによって、受信用チップ500,送信用チップ501
のワンチップIC化が可能となる。よって、本発明は、通
信機器の小型化、高性能化に寄与し、極めて有用とな
る。

【００５９】

【発明の効果】以上説明したように、本発明の発振器に
よれば、共振回路のQrを改善し、ローコスト、低位相ノ
イズの発振器を実現できる。

【００６０】また、本発明の電圧制御発振器によれば、
電圧制御により共振器の共振周波数を制御し、共振回路
のQrを改善することにより、ローコスト、低位相ノイズ
の電圧制御発振器(VCO)を実現できる。

【００６１】また、本発明の周波数シンセサイザによれ
ば、上記本発明の電圧制御発振器を、VCOに用いること
により、ローコスト、低位相ノイズの周波数シンセサイ
ザを実現できる。

【００６２】また、本発明の受信機または送信機によれ
ば、上記本発明の周波数シンセサイザを周波数シンセサ
イザに用いることにより、ローコスト、低位相ノイズの
送・受信器を実現できる。

【図面の簡単な説明】

【図１】本発明の実施の形態1に係る発振器の構成図

【図２】図１の変形例となる発振器の構成図

【図３】本発明の実施の形態２に係る電圧制御発振器の
構成図

【図４】本発明の実施の形態３に係る周波数シンセサイ
ザの構成図

【図５】本発明の実施の形態４に係る受信機の構成図

【図６】図５の変形例となる送信機の構成図

【図７】電流源の小信号等価回路を示す図

【図８】電流源の出力コンダクタンスGoutをシミュレー
ションした結果を示した図

【図９】共振器の等価回路を示す図

【図１０】周波数シンセサイザの伝達関数を示す図

【図１１】周波数シンセサイザの位相ノイズを示す図

【図１２】(a)Q=50のときのミキサの入力信号、Lo信
号、出力信号のスペクトラムを示す図 (b)Q=5のときのミキサの入力信号、Lo信号、出力信号の
スペクトラムを示す図

【図１３】従来の発振器の構成図

【符号の説明】

10〜15 MOSトランジスタ 20，21 共振器 30，31 インダクタ 40，41 電流源 100a，100b 発振器 101 電圧制御発振器(VCO) 102 分周器 103 位相比較器 104 LPF 105 位相比較ブロック 106 受信部 107 信号処理部 108 送信部 109 信号処理部 200 周波数シンセサイザー 201，301 ミキサ 202 低雑音増幅器 203，303 中間信号処理ブロック 204 ADコンバータ 205，305 DSP 207 ローパスフィルタ 302 パワーアンプ(PA) 304 DAコンバータ 306 ハイパスフィルタ 500 送信用チップ 501 受信用チップ Vdd，GND DC電源 Vb1，Vb2 電流源制御電圧 C11，C12，C21，C22，Cp1，Cp2 容量 L1，L2 インダクタ Rp1，Rp2 寄生抵抗

Claims

【特許請求の範囲】

【請求項１】負性抵抗特性を有する電流源と、前記電
流源と直列に接続されたインダクタと、前記インダクタ
および前記電流源と並列に接続された第１の容量とを有
する共振器を備えた発振器。
【請求項２】前記電流源は、縦続接続された第１、第２のトランジスタと、前記第２のトランジスタのドレインソース間に接続され
た第２の容量を備え、前記第１のトランジスタはソースは電源に接続され、前記電流源の電流値は、前記第１のトランジスタのゲー
ト電圧により制御される請求項１記載の発振器。
【請求項３】前記第１の容量は、電圧制御容量とする
請求項１記載の発振器。
【請求項４】前記電流源は発振器の動作電流を決定す
る請求項１記載の発振器。
【請求項５】前記第１、第２のトランジスタをpMOSト
ランジスタとする請求項２記載の発振器。
【請求項６】前記インダクタは、スパイラルインダク
タによって与えられる請求項１記載の発振器。
【請求項７】位相比較ブロックの出力信号により制御
される電圧制御発振器と、前記電圧制御発振器と基準信号の信号を処理する位相比
較ブロックとを備え、前記電圧制御発振器は、負性抵抗特性を有する電流源
と、前記電流源と直列に接続されたインダクタと、前記
インダクタおよび前記電流源と並列に接続された電圧制
御容量とを有する共振器を備えたことを特徴とする周波
数シンセサイザ。
【請求項８】前記位相比較ブロックは、前記電圧制御
発振器からの信号をｎ分周する分周器と、前記ｎ分周さ
れた信号と前記基準信号とを位相比較する位相比較器
と、前記位相比較された信号の高周波成分を除去するＬ
ＰＦとを有し、前記ＬＰＦの出力が、前記電圧制御発振器の周波数を制
御する請求項７記載の周波数シンセサイザ。
【請求項９】前記電圧制御発振器と位相比較ブロック
とは、単一の半導体チップ上に形成されている請求項７
記載の周波数シンセサイザ。
【請求項１０】周波数シンセサイザと、受信した信号
と周波数シンセサイザの出力信号を混合して出力するミ
キサを有する受信部と、前記ミキサの出力信号を処理する信号処理部とを備えた
受信システムにおいて、前記周波数シンセサイザは、電圧制御発振器を備え、前記電圧制御発振器は、負性抵抗特性を有する電流源
と、前記電流源と直列に接続されたインダクタと、前記
インダクタおよび前記電流源と並列に接続された電圧制
御容量を有する共振器を備えたことを特徴とする受信シ
ステム。
【請求項１１】前記受信部と信号処理部とは、単一の
半導体チップ上に形成されている請求項１０記載の受信
システム。
【請求項１２】信号処理部と、周波数シンセサイザーと、前記信号処理部からの出力信
号と周波数シンセサイザーからの局発信号を混合して出
力するミキサを有する送信部とを備えた送信システムに
おいて、前記周波数シンセサイザは、電圧制御発振器を備え、前記電圧制御発振器は、負性抵抗特性を有する電流源
と、前記電流源と直列に接続されたインダクタと、前記
インダクタおよび前記電流源と並列に接続された電圧制
御容量を有する共振器を備えたことを特徴とする送信シ
ステム。
【請求項１３】前記送信部と信号処理部とは、単一の
半導体チップ上に形成されている請求項１２記載の送信
システム。