CN112634954A - 接口电路设备、存储器设备及存储器系统 - Google Patents

接口电路设备、存储器设备及存储器系统 Download PDF

Info

Publication number
CN112634954A
CN112634954A CN202011037683.XA CN202011037683A CN112634954A CN 112634954 A CN112634954 A CN 112634954A CN 202011037683 A CN202011037683 A CN 202011037683A CN 112634954 A CN112634954 A CN 112634954A
Authority
CN
China
Prior art keywords
clock
interface circuit
memory
data
memories
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011037683.XA
Other languages
English (en)
Inventor
罗大勋
任政炖
李将雨
郑秉勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112634954A publication Critical patent/CN112634954A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Memory System (AREA)

Abstract

提供了一种接口电路设备、存储器设备和存储器系统。该存储器系统包括：包括多个非易失性存储器和连接到多个非易失性存储器中的每一个的接口电路的存储器设备；以及连接到接口电路并被配置为根据第一时钟发送/接收数据的存储器控制器，其中接口电路被配置为根据所述多个非易失性存储器的数量将第一时钟分频为第二时钟，并根据第二时钟向/从所述多个非易失性存储器中的每一个发送/接收数据。

Description

接口电路设备、存储器设备及存储器系统
相关申请的交叉引用
本申请要求于2019年10月7日向韩国知识产权局提交的第10-2019-0123961号韩国专利申请的权益，其公开内容通过引用整体并入本文。
技术领域
本发明构思的示例实施例涉及存储器设备。例如，至少一些示例实施例涉及包括用于自适应地调整内部操作频率的接口电路的存储器设备和/或操作该存储器设备的方法。
背景技术
半导体存储器设备可以分为当电源中断时丢失存储的数据的易失性存储器设备和当电源中断时不丢失存储的数据的非易失性存储器设备。易失性存储器设备以高速读写，但是当外部电源关闭时会丢失存储的内容。相比之下，非易失性存储器设备的读写速度比易失性存储器设备慢，但即使在外部电源关闭时也能保留内容。
此外，由于高容量、低噪声和低功耗的优点，诸如闪存的非易失性存储器被广泛用作各种领域中的存储设备。特别地，基于闪存的固态驱动器(solid-state drives，SSD)被用作个人计算机、笔记本计算机、工作站、服务器系统等中的大容量存储设备。通用SSD设备基于串行AT附件(AT Attachment，SATA)接口或外围组件互连(peripheral componentinterconnect，PCI)快速接口连接到计算系统。然而，随着近来在计算系统中处理的数据增加，数据吞吐量可能大于连接到非易失性存储器的接口的数据带宽或通信速度，从而导致数据瓶颈。这种现象可能降低计算系统的性能，并且已经开发出用于解决该问题的各种性能增强方法。
发明内容
本发明构思的示例实施例提供了一种可以在接口电路中以最大操作频率稳定地操作的方法和/或装置、存储器设备、存储器系统、和/或它们的操作方法。
根据本发明构思的示例实施例，提供了一种存储器系统，包括：存储器控制器，被配置为根据第一时钟交换数据，该数据包括读取数据和写入数据中的一个或多个；和存储器设备，包括多个非易失性存储器和连接到存储器控制器和所述多个非易失性存储器的接口电路，该接口电路被配置为基于所述多个非易失性存储器的数量将第一时钟分频为第二时钟，并且根据该第二时钟与所述多个非易失性存储器交换数据。
根据本发明构思的另一示例实施例，提供了一种接口电路设备，包括：分频器，被配置为将从存储器控制器接收到的第一时钟分频为第二时钟，并将该第二时钟发送到第一非易失性存储器和第二非易失性存储器；和串行器，包括连接到第一非易失性存储器的第一缓冲寄存器、连接到第二非易失性存储器的第二缓冲寄存器、以及被配置为基于第一时钟从第一缓冲寄存器和第二缓冲寄存器中的每一个接收读取数据并将该读取数据输出到存储器控制器的组合器。
根据本发明构思的另一示例实施例，提供了一种存储器设备，包括：多个非易失性存储器；和多个接口电路，包括：第一层的第一接口电路，该第一接口电路连接到存储器控制器，该第一接口电路被配置为根据第一时钟与存储器控制器交换数据；和第二层的第二接口电路，该第二接口电路将第一接口电路连接到所述多个非易失性存储器，该第二接口电路被配置为基于第二时钟与第一接口电路交换数据，并基于第三时钟与所述多个非易失性存储器交换数据，第二时钟通过根据所述第二接口电路的数量分频所述第一时钟来被生成，并且第三时钟通过根据所述多个非易失性存储器的数量分频所述第二时钟来被生成。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本发明构思的示例实施例，附图中：
图1是示出根据本发明构思的示例实施例的数据处理系统的图；
图2是示出根据本发明构思的示例实施例的存储器设备的图；
图3是示出根据本发明构思的示例实施例的用于输出读取数据的存储器设备的图；
图4是示出根据本发明构思的示例实施例的存储器设备的时序图；
图5是示出根据本发明构思的另一示例实施例的用于输出读取数据的存储器设备的图；
图6是示出根据本发明构思的示例实施例的存储器设备的时序图；
图7是示出根据本发明构思的示例实施例的存储器设备的操作顺序的流程图；
图8是示出根据本发明构思的示例实施例的具有分层(hierarchical)结构的存储器设备的图；以及
图9是示出根据本发明构思的示例实施例的固态驱动器(SSD)系统的图。
具体实施方式
现在将参考附图更全面地描述本发明构思的示例实施例，在附图中示出了本发明构思的一些示例实施例。
图1是示出根据本发明构思的示例实施例的存储器系统10的图。
存储器系统10可以实现为电子设备，诸如个人计算机(personal computer，PC)、膝上型计算机、移动电话、智能手机、平板PC、个人数字助理(personal digitalassistant，PDA)、企业数字助理(enterprise digital assistant，EDA)、数字静态相机、数字摄像机、音频设备、便携式多媒体播放器(portable multimedia player，PMP)、个人导航设备(personal navigation device，PND)、MP3播放器、手持游戏控制台或电子书。此外，存储器系统10可以实现为诸如可穿戴设备的电子设备，诸如腕表或头戴式显示器(head-mounted display，HMD)。
参考图1，存储器系统10可以包括主机100和存储设备400。存储设备400可以包括存储器控制器200和存储器设备300。存储器设备300可以包括接口电路310和多个非易失性存储器(例如，第一非易失性存储器320_1至第N非易失性存储器320_N(NVM#1至NVM#N))。
根据各种示例实施例，主机100可以向存储设备400发送数据访问请求REQ。例如，主机100可以向存储设备400提供数据写入请求或数据读取请求，并且存储设备400可以根据来自主机100的访问请求向第一非易失性存储器320_1至第N非易失性存储器320_N写入数据，或者可以从第一非易失性存储器320_1至第N非易失性存储器320_N读取数据，并且可以向主机100发送数据。此外，根据来自主机100的数据擦除请求，存储设备400可以对由主机100指示的区域中的数据执行擦除操作。
根据各种示例实施例，主机100可以通过各种接口与存储设备400通信。主机100可以包括能够在存储设备400上执行数据访问的各种类型的设备。例如，主机100可以是基于闪存与存储设备400通信的应用处理器(application processor，AP)。
根据各种示例实施例，存储设备400可以是嵌入在电子设备中的内部存储器。例如，存储设备400可以是嵌入式通用闪存(embedded universal flash storage，UFS)存储器设备、嵌入式多媒体卡(embedded multi-media card，eMMC)或固态驱动器(SSD)。存储设备400可以嵌入在与主机100相同的衬底中。在一些示例实施例中，存储设备400可以是可从电子设备拆卸的外部存储器。例如，存储设备400可以包括UFS存储卡、紧凑型闪存(compactflash，CF)卡、安全数字(secure digital，SD)卡、微安全数字(micro-secure digital，SD)卡、迷你安全数字(mini-secure digital，SD)卡、极限数字(extreme digital，xD)卡和记忆棒中的至少一个。
根据各种示例实施例，存储设备400可以包括存储器控制器200和存储器设备300，并且存储器设备300可以包括接口电路310和第一非易失性存储器320_1至第N非易失性存储器320_N。
根据各种示例实施例，存储器控制器200可以响应于从主机100接收到的写入请求向第一非易失性存储器320_1至第N非易失性存储器320_N写入写入数据，或者可以响应于从主机100接收到的读取请求从第一非易失性存储器320_1至第N非易失性存储器320_N接收读取数据。
根据各种示例实施例，接口电路310可以将第一非易失性存储器320_1至第N非易失性存储器320_N连接到存储器控制器200。例如，接口电路310可以暂时存储从第一非易失性存储器320_1至第N非易失性存储器320_N输出的数据信号，并且可以通过存储器控制器200将该数据信号作为读取数据输出。也就是说，接口电路310可以被配置为缓冲输出到主机100的读取数据，以填补(cover)接口电路310和主机100之间的操作速度与接口电路310和第一非易失性存储器320_1至第N非易失性存储器320_N之间的操作速度之间的差。基于该缓冲，接口电路310可以降低第一非易失性存储器320_1至第N非易失性存储器320_N和存储器控制器200之间的负载。接口电路310可以称为缓冲芯片或缓冲电路。
根据各种示例实施例，存储器控制器200可以包括训练控制单元210。训练控制单元210可以在存储器设备300上执行训练，并且该训练可以是为接口电路310的连续操作频率转换确定延迟时钟值的操作。例如，训练控制单元210可以控制包括一个周期的时钟的时钟信号、以及要根据响应信号来被获得的偏移(skew)信息，其中该时钟信号要通过接口电路310被施加到第一非易失性存储器320_1至第N非易失性存储器320_N。下面将详细描述训练控制单元210。
第一非易失性存储器320_1至第N非易失性存储器320_N中的每一个可以包括存储器单元阵列，该存储器单元阵列包括多个存储器单元。例如，所述多个存储器单元可以是闪存单元。将假设所述多个存储器单元是NAND闪存单元来描述本发明构思的以下示例实施例。然而，本发明构思不限于此。根据各种示例实施例，所述多个存储器单元可以是各种类型的非易失性存储器单元。在示例实施例中，所述多个存储器单元可以是电阻式存储器单元，诸如电阻式随机存取存储器(resistive random-access memory，RRAM)单元、相变随机存取存储器(phase-change random-access memory，PRAM)单元或磁阻式随机存取存储器(magnetoresistive random-access memory，MRAM)单元。在示例实施例中，所述多个存储器单元可以是铁电随机存取存储器(ferroelectric random-access memory，FRAM)单元或自旋转移矩随机存取存储器(spin-transfer torque random-access memory，STT-RAM)单元。第一非易失性存储器320_1至第N非易失性存储器320_N中的每一个可以具有三维(three-dimensional，3D)阵列结构。例如，三维阵列结构可以应用于包括作为电荷存储层的绝缘膜的电荷俘获闪存(charge trap flash，CTF)以及包括作为电荷存储层的导电浮栅的闪存设备。在示例实施例中，第一非易失性存储器320_1至第N非易失性存储器320_N中的每一个可以基于垂直堆叠结构。例如，第一非易失性存储器320_1至第N非易失性存储器320_N中的每一个可以对应于包括100层或更多层的堆叠结构。当第一非易失性存储器320_1至第N非易失性存储器320_N中的每一个基于垂直堆叠结构时，第一非易失性存储器320_1至第N非易失性存储器320_N中的每一个可以称为垂直NAND(V-NAND)闪存。在另一实施例中，第一非易失性存储器320_1至第N非易失性存储器320_N中的每一个可以具有外围上单元(cell-on-peri)或(cell-over-peri)(CoP)结构。
图2是示出根据本发明构思的示例实施例的存储器设备的图。
参考图2，存储器设备300可以包括接口电路310和第一非易失性存储器320_1到第N非易失性存储器320_N。将省略参考图1做出的相同的描述。
根据各种示例实施例，接口电路310可以包括解串器330和串行器340。
解串器330可以根据输入时钟信号对从存储器控制器200接收到的数据分频。解串器330可以根据外部输入时钟信号EXT.input CLK接收发送的写入数据。解串器330可以对写入数据分频，并将该写入数据单独地写入N个非易失性存储器(即，第一非易失性存储器320_1至第N非易失性存储器320_N)。在这种情况下，写入非易失性存储器320_1至320_N中的每一个的写入数据的操作频率可以降低到外部输入时钟信号EXT.input CLK的频率乘以1/N的值。在示例实施例中，在第一非易失性存储器320_1至第N非易失性存储器320_N是NAND闪存的情况下，N是以下中的一个：(i)NAND闪存的数量，或(ii)当单个NAND闪存中的输入/输出结构的数量是8的倍数时，8的所述倍数。例如，假设解串器330将写入数据分频到第一非易失性存储器320_1和第二非易失性存储器320_2，第一非易失性存储器320_1和第二非易失性存储器320_2可以根据500MHz的时钟(其是外部输入时钟信号EXT.input CLK乘以1/2)接收写入数据。在这种情况下，当由第一非易失性存储器320_1接收到的数据和由第二非易失性存储器320_2接收到的数据加在一起时，可以获得写入数据。例如，由第一非易失性存储器320_1接收到的数据可以包括写入数据中的与奇数时钟相对应的数据包(packet)，并且由第二非易失性存储器320_2接收到的数据可以包括写入数据中的与偶数时钟相对应的数据包。
串行器340可以根据输出时钟信号来组合从第一非易失性存储器320_1至第N非易失性存储器320_N接收到的数据。串行器340可以根据内部时钟信号从第一非易失性存储器320_1至第N非易失性存储器320_N接收数据。在这种情况下，内部时钟信号可以是如上所述由解串器330分频的时钟信号。例如，因为输入到接口电路310和从接口电路310输出的信号的时钟相同，所以输入到解串器330的外部输入时钟信号EXT.input CLK和要被输出的外部输出时钟信号EXT.output CLK的频率可以是相同的。因此，第一非易失性存储器320_1至第N非易失性存储器320_N可以根据内部输出时钟信号output CLK(其是要被输出的外部输出时钟信号EXT.output CLK乘以1/N)将读取分频数据发送到串行器340。例如，假设解串器330将数据分频到第一非易失性存储器320_1和第二非易失性存储器320_2，则第一非易失性存储器320_1和第二非易失性存储器320_2可以将经分频的数据发送到串行器340，并且可以将该数据作为读取数据输出。
根据以上示例实施例，发现接口电路310与存储器控制器200之间的时钟信号的频率和接口电路310与第一非易失性存储器320_1到第N非易失性存储器320_N之间的时钟信号的频率彼此不同。也就是说，发现存储器设备300可以通过使用接口电路310来执行操作频率转换。当第一非易失性存储器320_1至第N非易失性存储器320_N向串行器340发送读取分频数据Read Div Data、并且串行器340组合读取分频数据Read Div Data并生成和输出读取数据时，串行器340接收读取分频数据Read Div Data的时间可能是重要的。然而，因为第一非易失性存储器320_1至第N非易失性存储器320_N中的每一个响应于读取请求信号仅独立地发送预存储的分频数据，并且第一非易失性存储器320_1至第N非易失性存储器320_N发送数据所用的时间可能不完全相同，所以可能需要该时间的同步方法，将参考图3和图4详细描述这点。
图3是示出根据本发明构思的示例实施例的用于输出读取数据的存储器设备的图。将省略与上面相同的描述。
将假设所述多个非易失性存储器包括第一非易失性存储器320_1和第二非易失性存储器320_2来描述以下内容。然而，发明构思不限于此。
参考图3，存储器设备300可以输出读取数据。存储器控制器200可以响应于来自主机100的数据读取请求，向接口电路310发送外部输出时钟信号EXT.output CLK。具体地，外部输出时钟信号EXT.output CLK可以被输入到接口电路310中的分频器350和时间-数字转换器(time-to-digital converter，TDC)360。
分频器350可以对应于图2的解串器330。也就是说，分频器350可以对外部输出时钟信号EXT.output CLK分频，并且可以将内部输出时钟信号output CLK发送到第一非易失性存储器320_1和第二非易失性存储器320_2。TDC 360可以响应于外部输出时钟信号EXT.output CLK执行翻转(toggle)操作。
响应于内部输出时钟信号output CLK，第一非易失性存储器320_1和第二非易失性存储器320_2可以输出存储的数据和数据选通(strobe)信号。
响应于内部输出时钟信号output CLK，第一非易失性存储器320_1可以向串行器340发送第一数据信号DQ_1和第一数据选通信号DQS_1。此外，为了识别非易失性存储器的发送定时之间的时间差，第一非易失性存储器320_1可以将第一数据选通信号DQS_1发送到TDC 360。响应于内部输出时钟信号output CLK，第二非易失性存储器320_2可以向串行器340发送第二数据信号DQ_2和第二数据选通信号DQS_2。此外，为了识别非易失性存储器的发送定时之间的时间差，第二非易失性存储器320_2可以将第二数据选通信号DQS_2发送到TDC 360。
TDC 360可以接收第一数据选通信号DQS_1和第二数据选通信号DQS_2，并且可以基于第一数据选通信号DQS_1和第二数据选通信号DQS_2生成偏移信息。例如，可以假设TDC360在第一时间接收到第一数据选通信号DQS_1，并且在比第一时间晚的第二时间接收到第二数据选通信号DQS_2。在这种情况下，TDC 360可以计算第一时间、第二时间、以及第一时间和第二时间之间的时钟。
如上所述，因为从在接收到外部输出时钟信号EXT.output CLK的时间开始执行翻转操作，TDC 360可以根据在接收到第一数据选通信号DQS_1的时间处的翻转的数量来识别第一时间。也就是说，第一时间可以是第一非易失性存储器320_1接收读取请求并响应于该读取请求输出数据所用的固有延迟参数。
同样，TDC 360可以根据直到接收到第二数据选通信号DQS_2为止的翻转的数量来识别第二时间。因此，第二时间可以是第二非易失性存储器320_2接收读取请求并响应于该读取请求输出第二数据信号DQ_2所用的固有延迟参数。
此外，TDC 360可以计算第一时间和第二时间之间的翻转的数量的差，并且可以获得偏移信息。术语“偏移信息”可以指非易失性存储器之间输出数据所用时间的差。
根据各种示例实施例，串行器340可以包括多个缓冲寄存器和组合器380。所述多个缓冲寄存器可以分别对应于所述多个非易失性存储器。因此，将假设所述多个缓冲寄存器包括第一缓冲寄存器370_1和第二缓冲寄存器370_2来描述以下内容。然而，本发明构思不限于此，并且根据各种示例实施例，所述多个缓冲寄存器可以包括多于两个的缓冲寄存器。
第一缓冲寄存器370_1(缓存寄存器#1)和第二缓冲寄存器370_2(缓存寄存器#2)可以分别对应于第一非易失性存储器320_1和第二非易失性存储器320_2。例如，第一缓冲寄存器370_1可以从第一非易失性存储器320_1接收第一数据信号DQ_1，并且可以暂时存储第一数据信号DQ_1。第二缓冲寄存器370_2可以从第二非易失性存储器320_2接收第二数据信号DQ_2，并且可以暂时存储第二数据信号DQ_2。
根据各种示例实施例，根据控制信号，缓冲寄存器可以在延迟了期望的(或者可替代地，预定的)时间的时间处输出暂时存储的数据，或者可以同时接收和输出数据。例如，当没有为数据输出设置延迟时钟时，第一缓冲寄存器370_1和第二缓冲寄存器370_2可以分别接收第一数据信号DQ_1和第二数据信号DQ2，并且可以直接将第一数据信号DQ_1和第二数据信号DQ_2输出到组合器380。在这种情况下，因为第一数据信号DQ_1在第一时间处比第二数据信号DQ_2早输出，所以组合器380可能通过仅使用第一数据信号DQ_1，通过与偏移信息相对应的时钟时间输出读取数据。然而，因为第一数据信号DQ_1包括写入数据中的与奇数时钟信号相对应的数据包，所以输出读取数据可能对应于不恰当的数据。
因此，在一些示例实施例中，为了禁止(或者可替代地，防止)输出不恰当的读取数据，缓冲寄存器可以将数据输出延迟期望的(或者可替代地，预定的)时钟。可替代地，在其他示例实施例中，第一缓冲寄存器370_1和第二缓冲寄存器370_2可以分别在延迟了延迟时钟的时间处向组合器380输出第一数据信号DQ_1和第二数据信号DQ_2。延迟时钟可以与通过补偿第一时间和第二时间之间的时钟差来保证第一数据信号DQ_1和第二数据信号DQ_2被同时输出的最小时钟相对应。例如，延迟时钟可以与第二数据信号DQ_2(其是较晚输出的数据信号)被输出的第二时间相同，并且还可以包括考虑第一缓冲寄存器370_1和第二缓冲寄存器370_2中的每一个的缓冲存储器的大小的容限(margin)时钟。在示例实施例中，容限时钟的长度可以与第一缓冲寄存器370_1和第二缓冲寄存器370_2的缓冲存储器大小互为倒数。然而，本发明构思不限于此。
图4是示出根据本发明构思的示例实施例的存储器设备的时序图。将省略与上面相同的描述。
参考图4，外部输出时钟信号EXT.output CLK可以翻转。外部输出时钟信号EXT.output CLK的频率可以对应于最大操作频率。例如，最大操作频率可以是1GHz。然而，最大操作频率不限于1GHz，并且根据各种示例实施例，最大操作频率可以包括超过1GHz的高频。
外部输出时钟信号EXT.output CLK可以由图3的分频器350或图2的解串器330发送到第一非易失性存储器320_1和第二非易失性存储器320_2。为了便于解释，假设在外部输出时钟信号EXT.output CLK由分频器350或解串器330分频时不存在延迟时间或时钟。因此，在外部输出时钟信号EXT.output CLK翻转时，发送到第一非易失性存储器320_1的内部输出时钟信号output@NVM#1和发送到第二非易失性存储器320_2的内部输出时钟信号output@NVM#2可以被同时翻转。
参考图3，TDC 360可以接收外部输出时钟信号EXT.output CLK，并且可以响应于外部输出时钟信号EXT.output CLK开始翻转操作。因为TDC 360与上升沿同步地执行触发操作，所以TDC 360执行翻转操作的周期可以是外部输出时钟信号EXT.output CLK的周期的2倍，并且可以与内部输出时钟信号output@NVM#1或output@NVM#2的周期相同。
第一非易失性存储器320_1可以接收内部输出时钟信号output@NVM#1，并且可以响应于该内部输出时钟信号output@NVM#1，将第一数据信号DQ_1发送到串行器340或串行器340的第一缓冲寄存器370_1。在这种情况下，还生成第一数据选通信号DQS_1，并且可以将第一数据选通信号DQS_1发送到TDC 360。
TDC 360可以从第一非易失性存储器320_1接收第一数据选通信号DQS_1，并且可以识别第一时间tDQ_Delay#1。TDC 360可以确定第一非易失性存储器320_1输出数据所用的时间是3个时钟。此外，TDC 360可以确定第一数据信号DQ_1被暂时存储在第一缓冲寄存器370_1中。
第二非易失性存储器320_2可以接收内部输出时钟信号output@NVM#2，并且可以响应于该内部输出时钟信号output@NVM#2，将第二数据信号DQ_2发送到串行器340或串行器340的第二缓冲寄存器370_2。如同在第一非易失性存储器320_1中一样，还生成第二数据选通信号DQS_2，并且可以将第二数据选通信号DQS_2发送到TDC 360。
TDC 360可以从第二非易失性存储器320_2接收第二数据选通信号DQS_2，并且可以识别第二时间tDQ_Delay#2。TDC 360可以确定第二非易失性存储器320_2输出数据所用的时间是6个时钟，并且第二数据信号DQ_2暂时存储在第二缓冲寄存器370_2中。
TDC 360可以生成偏移信息。因为第二时间tDQ_Delay#2对应于6个时钟，并且第一时间tDQ_Delay#1对应于3个时钟，所以偏移信息可以指示3个时钟，并且因此可以指示第二非易失性存储器320_2比第一非易失性存储器320_1晚3个时钟输出数据。
根据各种示例实施例，当没有设置延迟时钟到第一缓冲寄存器370_1和第二缓冲寄存器370_2(无延迟地读取数据)时，发现不恰当的读取数据被输出。从经过了3个时钟的时间开始，第一缓冲寄存器370_1可以以外部输出时钟信号EXT.output CLK的频率输出存储的数据。因为第二缓冲寄存器370_2可以从经过了6个时钟的时间开始输出第二数据信号DQ_2，所以可能没有存储在第二缓冲寄存器370_2中的数据。在图4中，发现在没有设置延迟时钟的情况下的读取数据是[0,null(空),2,null,4,null,6,1,8,3,10,5,…]。
根据各种示例实施例，当设置延迟时钟到第一缓冲寄存器370_1和第二缓冲寄存器370_2(有延迟地读取数据)时，发现正常的读取数据被输出。第一缓冲寄存器370_1和第二缓冲寄存器370_2可以从经过了延迟时钟的时间开始分别输出、被暂时存储的第一数据信号DQ_1和第二数据信号DQ_2。因为由每个缓冲寄存器延迟的时钟时间是相同的，所以无论从第二非易失性存储器320_2输出的数据出现地多晚，都可以保证第二数据信号DQ_2被暂时存储在第二缓冲寄存器370_2中。参考图4，当设置了延迟时钟时，发现读取数据是[0,1,2,3,4,5,6,7,…]。
根据各种示例实施例，延迟时钟还可以包括对应于容限时钟的延迟时间。从非易失性存储器输入的数据的操作频率仅是缓冲寄存器向组合器380输出数据的操作频率乘以1/2。因此，当缓冲寄存器的大小足够大时，没有问题出现，但是当缓冲寄存器的大小不够大时，可能优选的是额外提供与期望的(或者可替代地，预定的)时钟的数量相对应的容限时钟，以便禁止(或者可替代地，防止)缓冲寄存器为空。
图5是示出根据本发明构思的另一示例实施例的用于输出读取数据的存储器设备的图。将省略与参考图3做出的相同的描述。
参考图5，接口电路310可以不包括TDC 360。可替代地，存储器控制器200可以不包括训练控制单元210。在这种情况下，由于可以不生成偏移数据，同步可以不依赖于如参考图3和图4所述的基于偏移信息的延迟时钟。然而，在一些示例实施例中，即使当存储器控制器200不包括训练控制单元210或者接口电路310不包括TDC 360时，也可以以最大操作频率输出正常的读取数据。
根据各种示例实施例，存储器控制器200可以向接口电路310或第一非易失性存储器320_1和第二非易失性存储器320_2提供最大延迟值tDQSRE，其中tDQSRE是存储器的指示数据访问时间的定时参数。作为第一非易失性存储器320_1和第二非易失性存储器320_2必须满足的值的最大延迟值可以指保证数据输出的最大延迟时钟时间。也就是说，在经过了最大延迟时间的时间，第一非易失性存储器320_1和第二非易失性存储器320_2必须分别输出第一数据信号DQ_1和第二数据信号DQ_2。
根据示例实施例，存储器控制器200可以将最大延迟值tDQSRE发送到缓冲寄存器。也就是说，响应于最大延迟值tDQSRE，直到经过了与最大延迟值相对应的时钟，第一缓冲寄存器370_1和第二缓冲寄存器370_2可以暂时存储从第一非易失性存储器320_1和第二非易失性存储器320-2接收到的数据，并且可以等待以通过组合器380输出该数据作为读取数据。
根据另一示例实施例，存储器控制器200可以将最大延迟值tDQSRE发送到非易失性存储器。也就是说，从接收到内部输出时钟信号output CLK的时间起，第一非易失性存储器320_1和第二非易失性存储器320_2可以等待，以便直到经过了与最大延迟值tDQSRE相对应的时钟才输出数据信号或数据选通信号。
也就是说，当与用于保证非易失性存储器输出数据的最大延迟值相对应的时钟被延迟时，可以防止存储和输出第一缓冲寄存器370_1和第二缓冲寄存器370_2中的仅一个的数据信号，因此，可以省略TDC 360或训练控制单元210。
图6是示出根据本发明构思的示例实施例的存储器设备的时序图。将省略与参考图4做出的相同的描述。
参考图6，因为接口电路310不包括TDC 360，所以发现没有与TDC 360相关的波形。
因为没有提供TDC 360，所以存储器控制器200可以不对第一非易失性存储器320_1输出数据所需的时钟tDQ_Delay#1或者第二非易失性存储器320_2输出数据所需的时钟tDQ_Delay#2进行计数。
根据示例实施例，在经过了最大延迟值tDQSRE之后，存储器控制器200可以请求第一非易失性存储器320_1或第二非易失性存储器320_2输出数据信号和数据选通信号。
根据另一实施例，存储器控制器200可以将最大延迟值tDQSRE发送到第一缓冲寄存器370_1和第二缓冲寄存器370_2，并且可以请求第一缓冲寄存器370_1和第二缓冲寄存器370_2暂时存储第一数据信号DQ_1或第二数据信号DQ_2，并且等待直到经过了最大延迟值tDQSRE。在经过了最大延迟值tDQSRE之后，第一缓冲寄存器370_1和第二缓冲寄存器370_2可以向组合器380输出数据。在经过了最大延迟值tDQSRE的时间，数据被存储在所有缓冲寄存器中，并且因此可以输出正常的读取数据。
图7是示出根据本发明构思的示例实施例的存储器设备的操作顺序的流程图。
参考图7，在操作S110中，存储器设备300可以接收训练控制信号。训练控制信号可以由存储器控制器200的训练控制单元210生成和发送。也就是说，当训练控制单元210生成训练控制信号时，存储器控制器200可以将包括单个时钟的时钟信号与训练控制信号一起发送到接口电路310。
在操作S120中，存储器设备300可以读取TDC输出值。时钟信号不是用于写入或读取实际数据的过程的信号，并且可以是这样的信号，该信号用于获得第一非易失性存储器320_1和第二非易失性存储器320_2的时钟响应波形并获得第一非易失性存储器320_1输出数据所需的第一时间、第二非易失性存储器320_2输出数据所需的第二时间以及第一时间和第二时间之间的偏移信息。因此，当时钟信号被施加时，存储器设备300可以获得作为TDC360的TDC输出值的第一时间、第二时间和偏移信息的值。
在操作S130中，存储器设备300可以基于TDC 360的TDC输出值来设置接口电路310的延迟值。存储器设备300可以通过从第二时间进一步将时间延迟容限时钟值来设置延迟时钟值。可以基于第一缓冲寄存器370_1和第二缓冲寄存器370_2的存储器大小来可变地设置容限时钟值。
在操作S140中，存储器设备300可以确定是否以期望的(或者可替代地，以预定义的)时间间隔重复训练。根据各种示例实施例，使用时钟信号的训练可以以期望的(或者可替代地，以预定义的)时间间隔执行，或者可以在存储器驱动时间处仅执行一次。
当连续地驱动存储器设备300时，周围环境(诸如内部温度或电压)可能不同于操作的初始阶段。在这种情况下，第一非易失性存储器320_1输出数据的时间和第二非易失性存储器320_2输出数据的时间可能根据内部温度或电压的改变而变化。因此，存储器设备300可以以期望的(或者可替代地，在预定义的)时间间隔使用时钟信号执行训练，可以连续地更新第一时间、第二时间和偏移信息，并且可以根据更新的信息可变地设置延迟时钟值。尽管在上述示例性实施例中以预定义的时间间隔执行训练，但是本发明构思不限于此。在另一示例实施例中，当存储器设备300的内部温度超过设置(或者可替代地，预设)临界温度时，因为输出数据所需的时间可能改变，所以存储器设备300可以通过使用时钟信号执行训练来执行更新。
图8是示出根据本发明构思的示例实施例的具有分层结构的存储器设备的图。
参考图8，存储器设备300可以包括具有分层结构的接口电路。下面将集中讨论层1的第一接口电路310_1、以及层2的第二接口电路310_21和第三接口电路310_22。然而，本发明构思不限于此，并且可以以各种方式修改层数和包括在每个层中的接口电路的数量。
根据各种示例实施例，第一接口电路310_1可以位于层1中。作为最上层的层1可以直接接收外部时钟信号EXT.CLK和来自存储器控制器200的数据信号DATA。第一接口电路310_1可以将从存储器控制器200接收到的外部时钟信号EXT.CLK分频为第一内部时钟信号INT.CLK#1，并且可以将该第一内部时钟信号INT.CLK#1发送到位于层2中的第二接口电路310_21和第三接口电路310_22。因为外部时钟信号EXT.CLK被分频为两个第一内部时钟信号INT.CLK#1，所以第一内部时钟信号INT.CLK#1的频率可以是外部时钟信号EXT.CLK频率乘以1/2。
根据各种示例实施例，第二接口电路310_21和第三接口电路310_22可以位于层2中。作为中间层的层2可以在上层和下层之间执行信令。第二接口电路310_21可以连接到N个非易失性存储器320_1到320_N(NVM#1至NVM#N)，并且第三接口电路310_22可以连接到M个非易失性存储器320_1到320_M(NVM#1至NVM#M)。第二接口电路310_21可以将第一内部时钟信号INT.CLK#1分频以生成经分频的时钟信号，并将经分频的时钟信号发送到层3中的第一非易失性存储器320_1至第N非易失性存储器320_N。例如，第二接口电路310_21可以将接收到的第一内部时钟信号INT.CLK#1分频为N个第二内部时钟信号INT.CLK#2，并且这N个第二内部时钟信号INT.CLK#2的频率可以是第一内部时钟信号INT.CLK#1的频率乘以1/N。例如，假设外部时钟信号EXT.CLK的频率是最大操作频率，并且该最大操作频率是1GHz，则由每个非易失性存储器感测到的操作频率可以仅是1GHz乘以1/2N。
根据各种示例实施例，存储器控制器200可以通过使用训练切换信号来控制层1和层2的接口电路打开/关闭。例如，训练切换信号可以如表1所示。
[表1]
训练切换信号 层1 层2
11 分频 分频
10 分频 绕过(bypassing)
01 绕过 分频
00 绕过 绕过
参考表1，尽管训练切换信号是2位(2-bit)信号，但这仅是示例。当层数增加时，分配给训练切换信号的位可以增加。
根据训练切换信号所指示的位，通过每个层的频率的改变可以如表2所示。(其中N和M限于2)
[表2]
训练信号位 外部–层1 层1–层2 层2–层3
11 1 0.5 0.25
10 1 0.5 0.5
01 1 1 0.5
00 1 1 1
也就是说，当输入操作频率不高时，存储器控制器200可以通过将训练切换信号设置为“00”来不降低频率，以便不浪费额外的过程。此外，当输入操作频率更接近最大操作频率时，存储器控制器200可以自适应地控制将训练切换信号改变为“01”或“10”，或者将训练切换信号设置为“11”，以便尽可能地降低由非易失性存储器感测到的操作频率。
图9是示出根据本发明构思的示例实施例的固态驱动器(SSD)系统的图。
参考图9，SSD系统900可以包括主机1000和SSD 1100。SSD 1100可以通过信号连接器向/从主机1000发送/接收信号，并且可以通过电源连接器接收电力。SSD 1100可以包括SSD控制器1110、辅助电源1120和多个存储器设备1130、1140和1150。所述多个存储器设备1130、1140和1150可以是垂直堆叠的NAND闪存设备。在这种情况下，所述多个存储器设备1130、1140和1150中的至少一个可以通过使用参考图1至图8所述的延迟时钟值以最大操作频率与主机1000操作，并且在SSD控制器1110和所述多个存储器设备1130、1140和1150之间以较低的操作频率发送/接收数据。
存储器控制器200和接口电路310及其子组件(包括训练控制单元210、解串器330和串行器340)可以包括处理电路，处理电路包括但不限于中央处理单元(centralprocessing unit，CPU)、算术逻辑单元(arithmetic logic unit，ALU)、数字信号处理器、微型计算机、现场可编程门阵列(field programmable gate array，FPGA)、可编程逻辑单元、微处理器、专用集成电路(application-specific integrated circuit，ASIC)等。此外，缓冲寄存器370_1、370_2可以包括易失性存储器，诸如动态随机存取存储器(dynamicrandom access memory，DRAM)或静态RAM(static RAM，SRAM)。处理电路可以执行将处理电路配置为自适应地调整内部操作频率的专用处理电路的指令。
虽然已经参考本发明的一些示例性实施例具体地示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上做出各种改变。

Claims (20)

1.一种存储器系统，包括：
存储器控制器，被配置为根据第一时钟交换数据，所述数据包括读取数据和写入数据中的一个或多个；和
存储器设备，包括多个非易失性存储器和连接到所述存储器控制器和所述多个非易失性存储器的接口电路，所述接口电路被配置为，
基于所述多个非易失性存储器的数量将所述第一时钟分频为第二时钟，以及
根据所述第二时钟，与所述多个非易失性存储器交换所述数据。
2.根据权利要求1所述的存储器系统，其中，所述接口电路包括：
解串器，被配置为从所述存储器控制器接收所述写入数据，基于所述多个非易失性存储器的数量将所述第一时钟分频为所述第二时钟，对所述写入数据分频以生成经分频的写入数据，并且基于所述第二时钟将所述经分频的写入数据发送到所述多个非易失性存储器中的相应非易失性存储器；和
串行器，被配置为基于所述第二时钟从所述多个非易失性存储器接收经分频的读取数据，缓冲所述经分频的读取数据，基于所述经分频的读取数据生成所述读取数据，并且基于所述第一时钟将所述读取数据发送到所述存储器控制器，其中
所述接口电路被配置为通过经由所述解串器将所述写入数据分频为所述经分频的写入数据来提高所述存储器系统的操作频率，并且通过在所述串行器中缓冲从所述多个非易失性存储器中的每一个输出的所述经分频的读取数据来降低所述存储器控制器和所述多个非易失性存储器之间的负载。
3.根据权利要求2所述的存储器系统，其中，所述串行器包括：
多个缓冲寄存器，连接到所述多个非易失性存储器中的相应非易失性存储器，所述多个缓冲寄存器被配置为缓冲从所述多个非易失性存储器中的所述相应非易失性存储器接收到的所述经分频的读取数据；和
组合器，被配置为从所述经分频的读取数据生成所述读取数据。
4.根据权利要求3所述的存储器系统，其中，所述接口电路还包括：
时间-数字转换器TDC，被配置为，
从所述多个非易失性存储器接收数据选通信号，以及
基于从所述多个非易失性存储器接收到所述数据选通信号的时间之间的差来检测偏移。
5.根据权利要求4所述的存储器系统，其中，所述接口电路还被配置为基于所述偏移来确定与所述经分频的读取数据相关联的延迟时间，使得在所述多个缓冲寄存器中的不同缓冲寄存器中缓冲的所述经分频的读取数据彼此对应。
6.根据权利要求5所述的存储器系统，其中，所述接口电路还被配置为基于所述多个缓冲寄存器的存储器大小可变地确定容限。
7.根据权利要求6所述的存储器系统，其中，所述接口电路被配置为基于所述容限和所述多个非易失性存储器当中的最大延迟来确定所述延迟时间。
8.根据权利要求3所述的存储器系统，其中，所述接口电路被配置为基于设置最大延迟来确定与所述经分频的读取数据相关联的延迟时间，使得在所述多个缓冲寄存器中的不同缓冲寄存器中缓冲的所述经分频的读取数据彼此对应。
9.根据权利要求8所述的存储器系统，其中，所述设置最大延迟对应于数据访问时间参数。
10.根据权利要求1所述的存储器系统，
其中，所述多个非易失性存储器是NAND闪存、垂直NAND闪存、基于外围上单元CoP结构的垂直NAND闪存、以及具有包括100层或更多层的堆叠结构的垂直NAND闪存之一，
其中，所述第一时钟的频率对应于所述多个非易失性存储器的最大操作频率，所述最大操作频率大于或等于1GHz，
其中，所述第二时钟的频率是所述第一时钟的频率的1/N，其中
在所述多个非易失性存储器是NAND闪存的情况下，N是以下中的一个：
(i)所述NAND闪存的数量，或
(ii)当单个NAND闪存中的输入/输出结构的数量是8的倍数时，8的所述倍数。
11.一种接口电路设备，包括：
分频器，被配置为将从存储器控制器接收到的第一时钟分频为第二时钟，并且将所述第二时钟发送到第一非易失性存储器和第二非易失性存储器；和
串行器，包括，
连接到所述第一非易失性存储器的第一缓冲寄存器，
连接到所述第二非易失性存储器的第二缓冲寄存器，和
组合器，被配置为基于所述第一时钟从所述第一缓冲寄存器和所述第二缓冲寄存器中的每一个接收读取数据，并且将所述读取数据输出到所述存储器控制器。
12.根据权利要求11所述的接口电路设备，其中，所述接口电路设备还包括：
时间-数字转换器TDC，被配置为通过以下步骤来延迟所述第一缓冲寄存器和所述第二缓冲寄存器，
从当从所述存储器控制器接收到所述第一时钟的时间开始执行翻转操作，
根据所述第二时钟接收由所述第一非易失性存储器输出的第一数据选通信号，以及
根据所述第二时钟，响应于接收到由所述第二非易失性存储器输出的第二数据选通信号，通过停止所述翻转操作来识别所述第一缓冲寄存器和所述第二缓冲寄存器都存储数据，其中
所述接口电路设备被配置为在所述串行器中通过缓冲从所述第一非易失性存储器和所述第二非易失性存储器输出的数据来降低所述存储器控制器与所述第一非易失性存储器和所述第二非易失性存储器之间的负载。
13.根据权利要求12所述的接口电路设备，其中，所述接口电路设备被配置为基于所述第一缓冲寄存器和所述第二缓冲寄存器的存储器大小来将所述延迟增加容限。
14.根据权利要求13所述的接口电路设备，其中，所述容限的长度与所述第一缓冲寄存器和所述第二缓冲寄存器的存储器大小互为倒数。
15.根据权利要求11所述的接口电路设备，其中，所述第二时钟的频率是所述第一时钟的频率的一半。
16.根据权利要求11所述的接口电路设备，其中，所述接口电路设备被配置为基于设置最大延迟来确定与所述第一缓冲寄存器和所述第二缓冲寄存器输出数据相关联的延迟时间。
17.根据权利要求16所述的接口电路设备，其中，所述设置最大延迟对应于数据访问时间参数。
18.根据权利要求11所述的接口电路设备，
其中，所述第一非易失性存储器和所述第二非易失性存储器是NAND闪存、垂直NAND闪存、基于外围上单元CoP结构的垂直NAND闪存、以及具有包括100层或更多层的堆叠结构的垂直NAND闪存之一，并且
其中，所述第一时钟的频率对应于所述第一非易失性存储器和所述第二非易失性存储器的最大操作频率，并且所述最大操作频率大于或等于1GHz。
19.一种存储器设备，包括：
多个非易失性存储器；以及
多个接口电路，包括，
第一层的第一接口电路，所述第一接口电路连接到存储器控制器，所述第一接口电路被配置为根据第一时钟与所述存储器控制器交换数据；以及
第二层的第二接口电路，所述第二接口电路将所述第一接口电路连接到所述多个非易失性存储器，所述第二接口电路被配置为基于第二时钟与所述第一接口电路交换数据，并且基于第三时钟与所述多个非易失性存储器交换数据，所述第二时钟通过根据所述第二接口电路的数量分频所述第一时钟来被生成，并且所述第三时钟通过根据所述多个非易失性存储器的数量分频所述第二时钟来被生成。
20.根据权利要求19所述的存储器设备，其中
所述第一接口电路被配置为基于训练切换信号将所述第一时钟分频为所述第二时钟，或者被配置为根据所述第一时钟与所述第二接口电路交换数据，并且
所述第二接口电路被配置为基于所述训练切换信号将所述第二时钟分频为所述第三时钟，根据所述第二时钟与所述多个非易失性存储器交换数据，或者根据所述第三时钟与所述多个非易失性存储器交换数据。
CN202011037683.XA 2019-10-07 2020-09-28 接口电路设备、存储器设备及存储器系统 Pending CN112634954A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190123961A KR20210041357A (ko) 2019-10-07 2019-10-07 인터페이스 회로를 포함하는 메모리 장치 및 이의 동작 방법
KR10-2019-0123961 2019-10-07

Publications (1)

Publication Number Publication Date
CN112634954A true CN112634954A (zh) 2021-04-09

Family

ID=72709173

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011037683.XA Pending CN112634954A (zh) 2019-10-07 2020-09-28 接口电路设备、存储器设备及存储器系统

Country Status (5)

Country Link
US (1) US11392324B2 (zh)
EP (1) EP3805937B1 (zh)
KR (1) KR20210041357A (zh)
CN (1) CN112634954A (zh)
SG (1) SG10202009367XA (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117806880A (zh) * 2024-02-29 2024-04-02 中国科学院长春光学精密机械与物理研究所 一种存储器双模冗余切换电路

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021174565A (ja) * 2020-04-24 2021-11-01 キオクシア株式会社 半導体記憶装置
US11636055B2 (en) 2021-07-14 2023-04-25 Silicon Motion, Inc. Method and apparatus for performing access management of memory device in predetermined communications architecture with aid of flexible delay time control
US11594265B1 (en) * 2021-09-03 2023-02-28 Micron Technology, Inc. Apparatus including parallel pipeline control and methods of manufacturing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100570632B1 (ko) 2004-07-06 2006-04-12 삼성전자주식회사 클록복원회로 및 방법과 이를 이용한 고속 데이터송수신회로
US7975082B2 (en) 2007-07-12 2011-07-05 Oracle America, Inc. System and method to facilitate deterministic testing of data transfers between independent clock domains on a chip
KR101430166B1 (ko) 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
US7864084B2 (en) 2008-04-14 2011-01-04 Seiko Epson Corporation Serializer architecture for serial communications
US8447908B2 (en) 2009-09-07 2013-05-21 Bitmicro Networks, Inc. Multilevel memory bus system for solid-state mass storage
KR102248279B1 (ko) * 2014-06-13 2021-05-07 삼성전자주식회사 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 및 메모리 컨트롤러 사이의 통신을 중개하는 리타이밍 회로의 동작 방법
US9570182B1 (en) 2015-09-02 2017-02-14 Kabushiki Kaisha Toshiba Semiconductor memory device and memory system
KR102641515B1 (ko) 2016-09-19 2024-02-28 삼성전자주식회사 메모리 장치 및 그것의 클록 분배 방법
KR20180033676A (ko) * 2016-09-26 2018-04-04 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
KR20180034738A (ko) 2016-09-26 2018-04-05 삼성전자주식회사 메모리 장치 및 그것의 분주 클록 보정 방법
KR20180092476A (ko) 2017-02-09 2018-08-20 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20180093648A (ko) * 2017-02-14 2018-08-22 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10164817B2 (en) * 2017-03-21 2018-12-25 Micron Technology, Inc. Methods and apparatuses for signal translation in a buffered memory
KR102340446B1 (ko) 2017-09-08 2021-12-21 삼성전자주식회사 스토리지 장치 및 그것의 데이터 트레이닝 방법
KR20200124045A (ko) * 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117806880A (zh) * 2024-02-29 2024-04-02 中国科学院长春光学精密机械与物理研究所 一种存储器双模冗余切换电路
CN117806880B (zh) * 2024-02-29 2024-05-14 中国科学院长春光学精密机械与物理研究所 一种存储器双模冗余切换电路

Also Published As

Publication number Publication date
US11392324B2 (en) 2022-07-19
SG10202009367XA (en) 2021-05-28
US20210103407A1 (en) 2021-04-08
EP3805937B1 (en) 2022-07-27
KR20210041357A (ko) 2021-04-15
US20220350541A1 (en) 2022-11-03
EP3805937A1 (en) 2021-04-14

Similar Documents

Publication Publication Date Title
US11715507B2 (en) Dynamic random access memory (DRAM) device and memory controller therefor
US11315614B2 (en) Memory device including interface circuit and method of operating the same
US11392324B2 (en) Memory device including interface circuit and method of operating the same
US9620193B2 (en) Semiconductor memory devices, memory systems including refresh control circuit and method of performing weak refresh operation on the weak pages thereof
US9536586B2 (en) Memory device and memory system having the same
US10147481B2 (en) Clean data strobe signal generating circuit in read interface device
US10545888B2 (en) Data inversion circuit
US9891856B2 (en) Memory address remapping system, device and method of performing address remapping operation
US20140237177A1 (en) Memory module and memory system having the same
US9601172B2 (en) Address aligner and memory device including the same
US10503406B2 (en) Data storage device and data processing system having the same
US20170147230A1 (en) Memory device and memory system having heterogeneous memories
US10558255B2 (en) Hybrid hardware/firmware power management controller for media devices
US12008268B2 (en) Memory device including interface circuit and method of operating the same
CN110196821B (zh) 半导体器件
US11698870B2 (en) Memory module data buffer
KR20200145647A (ko) 메모리 장치, 메모리 장치의 동작 방법, 메모리 모듈 및 메모리 모듈의 동작 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination