KR20150095500A

KR20150095500A - 고속 데이터 인터페이스 장치 및 상기 장치의 스큐 보정 방법

Info

Publication number: KR20150095500A
Application number: KR1020140016905A
Authority: KR
Inventors: 이한수; 김성준; 김채령; 박동욱; 정윤웅; 최정명
Original assignee: 삼성전자주식회사
Priority date: 2014-02-13
Filing date: 2014-02-13
Publication date: 2015-08-21
Also published as: US10313101B2; US20210006387A1; US10992447B2; US9281935B2; US10075283B2; KR102166908B1; US10790958B2; US20170331616A1; US20150229467A1; US20160142199A1; US9832005B2; US20190058574A1; US20190260569A1

Abstract

고속 데이터 인터페이스 장치 및 상기 장치의 스큐 보정 방법이 개시된다. 본 발명의 고속 데이터 송신 장치는 클락 신호를 생성하여 클락 채널을 통해서 전송하는 송신 클락 발생부, 및 디스큐 모드에서는 디스큐 동기 코드 및 테스트 데이터를 생성하고 데이터 채널을 통해 상기 디스큐 동기 코드에 이어 상기 테스트 데이터를 전송하며, 노말 모드에서는 노말 동기 코드에 이어 노말 데이터를 상기 데이터 채널을 통해 전송하는 적어도 하나의 송신 채널부를 포함하며, 상기 노말 동기 코드와 상기 디스큐 동기 코드는 서로 다른 패턴을 가진다.

Description

고속 데이터 인터페이스 장치 및 상기 장치의 스큐 보정 방법{Data interface method having de-skew function and Apparatus there-of}

본 발명의 개념은 데이터 인터페이스 장치 및 방법에 관한 것으로, 보다 상세하게는 직렬 데이터를 고속으로 전송하는 고속 데이터 인터페이스 장치 및 상기 장치의 스큐 보정 방법에 관한 것이다.

통상적으로 디스플레이 장치나 이미지 센서의 인터페이스는 직렬의 데이터를 고속으로 전송하는 방식이 주로 사용된다. 이러한 직렬의 고속 인터페이스 방식으로, LVDS(Low voltage differential signaling) 인터페이스 방식 및 MIPI(Mobile Industry Processor Interface) 방식 등이 있다.

고속 데이터 인터페이스 시스템은 데이터의 전송 속도가 기가(Giga) 단위로 높고, 클락 신호와 데이터가 별개의 채널을 통해 전달되는 구성을 가진다. 따라서, 송신 장치에서는 클락 신호와 데이터가 동시에 출력되나, 수신 장치에서는 클락 신호와 데이터 간의 위상차, 즉 스큐가 발생할 수 있다.

수신 장치에서는 인가된 클락 신호를 이용하여 데이터를 복원하므로, 클락 신호와 데이터간의 스큐가 발생하면 데이터를 복원하기가 힘들 수 있다. 따라서, 클락 신호와 데이터 간의 스큐(Skew)에 대한 보상이 중요하다.

본 발명이 이루고자 하는 기술적인 과제는 클락 신호와 데이터간의 스큐(skew)를 보상할 수 있는 직렬 데이터 인터페이스 장치 및 그 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 클락 신호를 생성하여 클락 채널을 통해서 전송하는 송신 클락 발생부; 및 디스큐 모드에서는 디스큐 동기 코드 및 테스트 데이터를 생성하고 데이터 채널을 통해 상기 디스큐 동기 코드에 이어 상기 테스트 데이터를 전송하며, 노말 모드에서는 노말 동기 코드에 이어 노말 데이터를 상기 데이터 채널을 통해 전송하는 적어도 하나의 송신 채널부를 포함하는 고속 데이터 송신 장치가 제공된다.

상기 노말 동기 코드와 상기 디스큐 동기 코드는 서로 다른 패턴을 가진다.상기 송신 D-PHY 모듈은 디스큐 요청 신호에 응답하여 상기 디스큐 동기 코드를 생성하여 상기 데이터 채널로 출력하는 디스큐 동기 코드 생성부; 상기 디스큐 요청 신호에 응답하여 상기 테스트 데이터를 생성하여, 상기 디스큐 동기 코드에 이어 상기 데이터 채널로 출력하는 테스트 데이터 생성부; 상기 노말 모드에서 상기 노말 동기 코드를 생성하여 상기 데이터 채널로 출력하는 노말 동기 코드 생성부; 및 상기 노말 모드에서 병렬의 노말 데이터를 수신하여 직렬의 노말 데이터로 변환하여 출력하는 노말 데이터 처리부를 포함할 수 있다.

상기 송신 링크 모듈은 프레임과 프레임 사이에 존재하는 수직 블랭크 구간에서 상기 디스큐 요청 신호를 발생하는 디스큐 컨트롤러를 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 클락 채널을 통해 클락 신호를 수신하는 클락 수신부; 데이터 채널을 통해 동기 코드를 수신하고, 상기 동기 코드가 디스큐 동기 코드인지 노말 동기 코드인기 검출하는 코드 검출부; 검출된 코드가 상기 노말 동기 코드이면, 상기 데이터 채널을 통해 직렬의 노말 데이터를 수신하여 병렬의 노말 데이터로 변환하여 출력하는 노말 데이터 처리부; 및 상기 검출된 코드가 상기 디스큐 동기 코드이면, 상기 데이터 채널을 통해 테스트 데이터를 수신하고, 상기 테스트 데이터를 이용하여 상기 클락 신호와 상기 테스트 데이터 간의 스큐량을 검출하는 테스트 데이터 처리부를 포함하는 고속 데이터 수신 장치가 제공된다.

상기 노말 동기 코드는 '00011101' 신호이고, 상기 디스큐 동기 코드는 'FFFFFFFF' 신호일 수 있다.

상기 테스트 데이터는 0과 1인 교대로 나타나는 패턴을 가질 수 있다.

상기 테스트 데이터 처리부는 상기 테스트 데이터를 단위 지연 시간만큼씩 순차적으로 지연시키고, 지연된 데이터를 미리 정해진 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하여, 상기 스큐량을 검출할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 클락 채널 및 적어도 하나의 데이터 채널을 통해 연결되는 송신 장치와 수신 장치를 포함하는 고속 데이터 인터페이스 시스템에서의 클락 신호와 데이터 간의 스큐를 보정하는 방법이 제공된다. 상기 고속 데이터 인터페이스 시스템에서의 스큐 보정 방법은 상기 송신 장치가 노말 모드 및 디스큐 모드에서 상기 클락 채널을 통하여 클락 신호를 전송하는 단계; 상기 송신 장치가 상기 노말 모드에서 상기 적어도 하나의 데이터 채널을 통하여 노말 동기 코드를 전송하고, 상기 노말 동기 코드에 이어, 노말 데이터를 전송하는 단계; 상기 송신 장치가 상기 디스큐 모드에서 상기 적어도 하나의 데이터 채널을 통하여 상기 노말 동기 코드와 다른 디스큐 동기 코드를 전송하고, 상기 디스큐 동기 코드에 이어 테스트 데이터를 전송하는 단계; 상기 수신 장치가 상기 송신 장치로부터 코드를 수신하고, 수신한 코드가 상기 디스큐 동기 코드인지를 판단하는 단계; 및 상기 수신한 코드가 상기 디스큐 동기 코드이면, 상기 테스트 데이터를 이용하여 상기 클락 신호와 상기 테스트 데이터 간의 스큐량을 검출하는 단계를 포함한다.

상기 스큐량을 검출하는 단계는 상기 테스트 데이터를 단위 지연 시간만큼씩 순차적으로 지연시키는 단계; 상기 지연된 데이터를 미리 정해진 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하는 단계; 및 상기 판단 결과에 따라 디스큐 지연량을 결정하는 단계를 포함할 수 있다.

상기 방법은 상기 수신한 코드가 상기 노말 동기 코드이면, 상기 노말 데이터를 수신하고 상기 디스큐 지연량에 상응하여 상기 수신된 노말 데이터를 지연시키는 단계를 더 포함할 수 있다.

상술한 바와 같이, 본 발명의 일 실시예에 따르면, 고속 데이터 인터페이스에서 클락 신호와 데이터를 디-스큐(de-skew)할 수 있는 프로토콜을 추가 함으로써 클락 신호와 데이터 간의 스큐를 감소시킨다.

또한, 본 발명의 일 실시예에 따르면, 기존 고속 데이터 인터페이스 시스템에서 핀이나 채널의 추가나 변경을 필요로 하지 않으므로, 기존 인터페이스를 그대로 사용함으로 기존 시스템과도 호환 가능하다.

도 1은 본 발명의 일 실시예에 따른 고속 데이터 인터페이스 시스템의 개략적인 구성 블록도이다.
도 2는 도 1에 도시된 송신 장치의 일 실시예를 나타내는 구성 블록도이다.
도 3은 도 2에 도시된 제1 송신 채널부의 일 실시예를 나타내는 구성 블록도이다.
도 4a는 노말 모드에서의 클락 신호, 노말 동기 코드 및 노말 데이터를 나타내는 타이밍도이다.
도 4b는 디스큐 모드(즉, 스큐 보정 모드)에서의 클락 신호, 디스큐 동기 코드 및 테스트 데이터를 나타내는 타이밍도이다.
도 5는 도 1에 도시된 수신 장치의 일 실시예를 나타내는 구성 블록도이다.
도 6은 도 5에 도시된 제1 수신 채널부의 일 실시예를 나타내는 구성 블록도이다.
도 7은 도 6에 도시된 테스트 데이터 처리부의 일 실시예를 나타내는 구성 블록도이다.
도 8은 도 6에 도시된 노말 데이터 처리부의 일 실시예를 나타내는 구성 블록도이다.
도 9는 본 발명의 실시예에 따른 송신 장치의 노말 모드에서의 신호 타이밍도이다.
도 10은 본 발명의 실시예에 따른 송신 장치의 디스큐 모드에서의 신호 타이밍도이다.
도 11a 및 도 11b는 각각 본 발명의 실시예에 따른 송신 장치의 디스큐 모드 시작 방법을 설명하기 위한 신호 타이밍도이다.
도 12는 본 발명의 실시예에 따른 고속 데이터 인터페이스 시스템의 노말 모드에서의 PPI 신호들을 나타내는 도면이다.
도 13은 본 발명의 실시예에 따른 고속 데이터 인터페이스 시스템의 디스큐 모드에서의 PPI 신호들을 나타내는 도면이다.
도 14는 본 발명의 일 실시예에 따른 송신 장치의 동작 방법을 나타내는 플로우차트이다.
도 15는 본 발명의 일 실시예에 따른 수신 장치의 동작 방법을 나타내는 플로우차트이다.
도 16은 본 발명의 실시예에 따른 고속 데이터 인터페이스 시스템의 구성 블록도이다.
도 17은 본 발명의 실시예에 따른 고속 데이터 인터페이스 시스템의 구성 블록도이다.
도 18은 본 발명의 실시예에 따른 전자 시스템의 구성 블록도이다.
도 19는 본 발명의 다른 실시예에 따른 전자 시스템의 실시예를 나타낸 구성 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

본 발명의 실시예에서는 고속 데이터 시스템에서 클락 신호와 데이터 간의 스큐(skew)를 보상하기 위한 새로운 프로토콜을 제안한다.

도 1은 본 발명의 일 실시예에 따른 고속 데이터 인터페이스 시스템의 개략적인 구성 블록도이다.

도 1을 참조하면, 고속 데이터 인터페이스 시스템(1)은 데이터 송신 장치(10), 데이터 수신 장치(20), 클락 채널(30) 및 적어도 하나의 데이터 채널(40)을 포함한다. 고속 데이터 인터페이스 시스템(1)은 MIPI^®(Mobile Industry Processor Interface)를 사용하는 MIPI 시스템인 것으로 가정한다. 그러나, 본 발명의 실시예가 MIPI 시스템에 한정되는 것은 아니다.

MIPI는 프로세서와 주변 장치들 간을 연결하는 시리얼 인터페이스 규격의 하나로서, MIPI 얼라이언스(alliance)에서 제정하는 표준이다. MIPI D-PHY는 고속의 디지털 시리얼 인터페이스이다. MIPI D-PHY DSI (Display Serial Interface), CSI (Camera Serial Interface)는 D-PHY 기반의 디스플레이와 카메라에 관한 프로토콜 표준 스펙이다.

본 명세서는 MIPI 얼라이언스에 의해 2013년 12월 31일에 채택된 MIPI 표준(MIPI alliance specification for D-PHY)인 버전 1.2 r01을 레퍼런스(reference)로 포함한다.

데이터 송신 장치(10)는 MIPI 표준(예를 들어, MIPI alliance specification for D-PHY)에 따라 데이터를 데이터 수신 장치(20)로 전송할 수 있으며, 마스터 장치라 칭해지기도 한다. 데이터 수신 장치(20) 역시 MIPI 표준에 따라 데이터 송신 장치(10)로부터의 데이터를 수신할 수 있으며, 슬래이브 장치라 칭해지기도 한다.

클락 신호(CLK)는 데이터 송신 장치(10)로부터 클락 채널(30)을 통해 데이터 수신 장치(20)로 전송되는 단방향(unidirectional) 신호일 수 있다.

데이터(DATA)는 단방향 또는 양방향(bi-directional) 신호일 수 있으나, 본 발명의 실시에에서는 데이터 송신 장치(10)로부터 데이터 수신 장치(20)로 전송되는 단방향의 직렬 신호인 것으로 가정한다.

도 2는 도 1에 도시된 송신 장치(10)의 일 실시예를 나타내는 구성 블록도이다. 도 3은 도 2에 도시된 제1 송신 채널부(121)의 일 실시예를 나타내는 구성 블록도이다.

도 2의 실시예는 4개의 데이터 채널, 즉 제1 내지 제4 데이터 채널(41~44) 와 하나의 클락 채널(30)을 구비하는 것으로 가정하나, 데이터 채널 및 클락 채널의 수가 이에 한정되는 것은 아니다. 데이터 채널 및 클락 채널은 MIPI 표준의 데이터 래인(lane) 및 클락 래인에 대응할 수 있다.

도 2 및 도 3을 참조하면, 송신 장치(10)는 송신 링크 모듈(Tx Link, 110) 및 송신 D-PHY 모듈(TX D-PHY, 120)를 포함한다.

송신 링크 모듈(110)은 송신 제어 신호(Tctrl)를 이용하여 송신 D-PHY 모듈(120)의 동작을 제어한다. 송신 링크 모듈(110)은 송신 D-PHY 모듈(120)로부터 송신 클락 신호(TClock)를 수신하고, 송신 제어 신호(Tctrl)를 송신 클락 신호(TClock)에 동기시킬 수 있다.

송신 링크 모듈(110)은 데이터 전송을 위하여, 'm+1'(m은 1이상의 정수) 비트의 병렬 데이터인 노말 데이터(TDATA<m:0>)를 송신 D-PHY 모듈(120)로 출력할 수 있다.

송신 D-PHY 모듈(120)은 제1 내지 제4 송신 채널부(D1~D4, 121~124) 및 송신 클락 발생부(CLK, 131)를 포함한다.

송신 클락 발생부(131)는 클락 신호(CLK)를 생성하여 클락 채널(30)을 통해서 전송하고, 또한, 제1 내지 제4 송신 채널부(121~124)로 제공한다.

송신 클락 발생부(131)는 또한, 상술한 송신 클락 신호(Tclock)를 생성하여 송신 링크 모듈(110)로 제공한다.

제1 내지 제4 송신 채널부(121~124) 각각은 노말 모드에서는, 노말 데이터(DATA<m:0>) 중 해당 노말 데이터를 병렬 데이터에서 직렬 데이터로 변환하여 출력할 수 있다.

예컨대, 제1 내지 제4 송신 채널부(121~124) 각각은 k(2이상의 정수)비트씩 입력되는 병렬의 데이터를 직렬 데이터로 변환활 수 있다. 예를 들어, k가 6인 경우, 제1 송신 채널부(121)는 노말 데이터(DATA<m:0>) 중 첫 번째 6비트 병렬 데이터(DATA<5:0>)를 제1 직렬 데이터로 변환하여 제1 데이터 채널(41)로 출력하고, 제2 송신 채널부(122)는 노말 데이터(DATA<m:0>) 중 두 번째 6비트 병렬 데이터(DATA<11:6>)를 제2 직렬 데이터로 변환하여 제2 데이터 채널(42)로 출력할 수 있다.

제1 내지 제4 송신 채널부(121~124) 각각은 노말 데이터(DATA<m:0>)를 전송하기 전에 데이터 동기를 위하여 미리 정해진 노말 동기 코드(HS_sync)를 전송한다.

도 4a는 노말 모드에서의 클락 신호(CLK), 노말 동기 코드(HS_sync) 및 노말 데이터를 나타내는 타이밍도이다.

도 2, 도 3 및 도 4a를 참조하면, 노말 모드(normal mode)에서, 제1 내지 제4 송신 채널부(121~124) 각각은 노말 동기 코드(HS_sync)(도 4a의 ⓐ)를 해당 데이터 채널(41~44)로 전송하고, 노말 동기 코드(HS_sync)에 이어 직렬의 노말 데이터, 즉 페이로드 데이터(payload data) (도 4a의 ⓑ)를 해당 데이터 채널(41~44)로 전송한다.

상기 노말 모드에서의 동작을 위하여, 제1 송신 채널부(121)는 도 3에 도시된 바와 같이, 노말 동기 코드 출력부(121-1) 및 노말 데이터 처리부(121-2)를 포함할 수 있다.

노말 모드에서 노말 동기 코드 출력부(121-1)는 노말 동기 코드(HS_sync)를 생성하여 데이터 채널(41)로 출력하고, 노말 데이터 처리부(121-2)는 병렬의 노말 데이터(TDATA<k>)를 수신하여 직렬의 노말 데이터(TNDs)로 변환하여 출력한다.

디스큐 모드(deskew mode)에서는, 제1 내지 제4 송신 채널부(121~124) 각각은 테스트 데이터(TTD)를 생성하여 출력할 수 있다. 디스큐 모드는 스큐 보정 모드(skew calibration mode)라고 칭하기도 한다.

테스트 데이터(TTD)는 클락 신호와 데이터 간의 스큐를 보정하기 위하여 사용되는 데이터로서, 데이터 송신 장치(10) 및 데이터 수신 장치(20)간에 미리 약속된 데이터 패턴을 가질 수 있다. 예를 들어, 테스트 데이터(TTD)는 0과 1인 교대로 나타나는 특정 길이의 데이터일 수 있다.

테스트 데이터(TTD)는 제1 내지 제4 송신 채널부(121~124) 각각에서 생성될 수도 있고, 미리 저장된 메모리(미도시)로부터 독출될 수도 있고, 송신 링크 모듈(110)에서 생성하여 제1 내지 제4 송신 채널부(121~124)로 제공될 수도 있다.

제1 내지 제4 송신 채널부(121~124) 각각은 테스트 데이터(TTD)를 전송하기 전에 미리 정해진 디스큐 동기 코드(DS_sync)를 전송한다.

도 2에 도시되지는 않았지만, 송신 D-PHY 모듈(120)은 송신 D-PHY 모듈(120)의 동작을 위해 필요한 전압 및/또는 전류를 생성하기 위한 바이어스 회로 및 전압 레귤레이터를 더 포함할 수 있으며, 또한 클락을 생성하기 위한 위상 동기 루프(PLL; phase locked loop) 회로를 더 포함할 수 있다.

도 4b는 디스큐 모드(스큐 보정 모드)에서의 클락 신호(CLK), 디스큐 동기 코드(DS_sync) 및 테스트 데이터를 나타내는 타이밍도이다.

도 2, 도 3 및 도 4b를 참조하면, 디스큐 모드에서 제1 내지 제4 송신 채널부(121~124) 각각은 디스큐 동기 코드(DS_sync) (도 4b의 ⓒ)를 해당 데이터 채널(41~44)로 전송하고, 디스큐 동기 코드(DS_sync)에 이어 직렬의 테스트 데이터(TTD) (도 4b의 ⓓ)를 해당 데이터 채널(41~44)로 전송한다. 테스트 데이터(TTD)는 클락 신호(CLK)와 동일한 패턴의 데이터('01010101...')일 수 있으나. 이에 한정되는 것은 아니다.

상기 디스큐 모드에서의 동작을 위하여, 제1 송신 채널부(121)는 도 3에 도시된 바와 같이, 디스큐 동기 코드 출력부(121-3) 및 테스트 데이터 출력부(121-4)를 더 포함할 수 있다.

디스큐 모드에서 디스큐 동기 코드 출력부(121-3)는 디스큐 동기 코드(DS_sync)를 출력하고, 테스트 데이터 출력부(121-4)는 직렬의 테스트 데이터(TTD)를 출력한다. 디스큐 동기 코드 출력부(121-3) 및 테스트 데이터 출력부(121-4)는 디스큐 인에이블 신호(Deskew_En)에 응답하여 동작할 수 있다.

디스큐 인에이블 신호(Deskew_En)는 후술할 디스큐 요청 신호(Deskew_Req)나 파이 레디 신호(PHY_READY)에 기초하여 인에이블되는 신호일 수 있다.

일 실시예에서, 디스큐 모드는 특정 시퀀스(예컨대, 파워-업 시퀀스) 동안에 송신 D-PHY 모듈(120)에서 자체적으로 시작될 수 있다. 즉, D-PHY 모듈(120)에서의 자체 요청(self-request)에 디스큐 모드가 수행될 수 있다.

다른 실시예에서는, 디스큐 모드는 송신 링크 모듈(110)로부터의 요청에 의하여 시작될 수도 있다. 예컨대, 송신 링크 모듈(110)의 디스큐 컨트롤러(111)는 미리 설정된 디스큐 설정값에 따라 특정 주기, 또는 특정 구간에서 디스큐 요청 신호(Deskew_Req)를 발생하여 송신 D-PHY 모듈(120)로 출력할 수 있다. 송신 D-PHY 모듈(120)은 디스큐 요청 신호(Deskew_Req)에 응답하여 디스큐 모드로 진입할 수 있다.

제1 송신 채널부(121)는 또한, 제1 데이터 채널(41)를 구성하는 차동 데이터 라인으로 전송하기 위한 차동 신호(differential signal)를 출력하는 송신 버퍼(121-5)를 더 포함할 수 있다.

제2 내지 제4 송신 채널부(122~124)는 도 3에 도시된 제1 송신 채널부(121)와 동일한 구성을 가질 수 있다.일 실시예에서는, 송신 클락 신호(TClock)는 MIPI 표준에서 정의된 고속 전송 바이트 클락 신호(TxByteClkHS; High-Speed Transmit Byte Clock)일 수 있고, 디스큐 요청 신호(Deskew_Req)는 PPI(PHY protocol interface) 신호의 하나인 TxSkewCalHS 신호일 수 있으며, 노말 동기 코드(HS_sync)는 노말 모드에서의 HS sync 시퀀스('00011101')일 수 있고, 디스큐 동기 코드(DS_sync)는 디스큐 모드에서의 동기 시퀀스('11111111_11111111')일 수 있다.

도 5는 도 1에 도시된 수신 장치의 일 실시예를 나타내는 구성 블록도이다.

도 6은 도 5에 도시된 제1 수신 채널부(221)의 일 실시예를 나타내는 구성 블록도이다.

도 5 및 도 6을 참조하면, 수신 장치(10)는 수신 링크 모듈(RX Link, 210) 및 수신 D-PHY 모듈(RX D-PHY, 220)를 포함한다.

수신 링크 모듈(210)은 수신 제어 신호(Rctrl)를 이용하여 수신 D-PHY 모듈(220)의 동작을 제어한다. 수신 링크 모듈(210)은 수신 D-PHY 모듈(220)로부터 수신 클락 신호(RClock)를 수신하고, 수신 제어 신호(Rctrl)를 수신 클락 신호(RClock)에 동기시킬 수 있다.

일 실시예에서, 수신 클락 신호(RClock)는 MIPI 표준에서 정의된 고속 수신 바이트 클락 신호(RxByteClkHS)일 수 있다.

수신 D-PHY 모듈(220)은 제1 내지 제4 수신 채널부(D1~D4, 221~224) 및 클락 수신부(CLK, 231)를 포함한다.

클락 수신부(231)는 클락 채널(30)을 통하여 클락 신호(CLK)를 수신하고, 내부 클락 신호(미도시)를 생성하여 제1 내지 제4 수신 채널부(221~224)로 제공한다.

클락 수신부(231)는 또한, 상술한 수신 클락 신호(RClock)를 생성하여 수신 링크 모듈(210)로 제공한다.

제1 수신 채널부(221)는 동기 코드 검출부(221-1), 테스트 데이터 처리부(221-2), 노말 데이터 처리부(221-3) 및 수신 버퍼(221-4)를 포함한다.

수신 버퍼(221-4)는 제1 데이터 채널(41)을 통해 입력되는 차동 신호를 버퍼링하여 출력할 수 있다.

동기 코드 검출부(221-1)는 제1 데이터 채널(41)을 통해 동기 코드를 수신하고, 상기 동기 코드가 디스큐 동기 코드(DS_sync) 인지 노말 동기 코드(HS_sync) 인지 검출한다.

동기 코드 검출부(221-1)는 검출된 코드가 노말 동기 코드(HS_sync)이면, 노말 데이터 처리부(221-3)로 하여금 노말 모드로 동작하도록 제어하는 제어 신호(Nor_ctrl)을 출력하고, 검출된 코드가 디스큐 동기 코드(DS_sync) 이면, 테스트 데이터 처리부(221-2)로 하여금 디스큐 모드로 동작하도록 제어하는 제어 신호(Des_ctrl)을 출력할 수 있다.

테스트 데이터 처리부(221-2)는 제어 신호(Des_ctrl)에 응답하여, 제1 데이터 채널(41)을 통해 테스트 데이터(TTD)를 수신하고, 상기 테스트 데이터(TTD)를 이용하여 클락 신호(CLK)와 상기 테스트 데이터(TTD) 간의 스큐량을 검출하여, 스큐를 줄일 수 있는 디스큐 지연량(Opt_Del)을 결정할 수 있다.

노말 데이터 처리부(221-3)는 제어 신호(Nor_ctrl)에 응답하여, 제1 데이터 채널(41)을 통해 직렬의 노말 데이터(RNDs)를 수신하고, 디스큐 지연량(Opt_Del)에 따라 지연한 후, 병렬의 노말 데이터(RDATA<k>)로 변환하여 출력할 수 있다.

제2 내지 제4 수신 채널부(222~224)는 도 5에 도시된 제1 수신 채널부(221)와 동일한 구성을 가질 수 있다.

제1 내지 제4 수신 채널부(221~224) 각각은 데이터 채널을 통해 입력되는 동기 코드에 따라 디스큐 모드 또는 노말 모드로 동작할 수 있다.

디스큐 모드에서는, 제1 내지 제4 수신 채널부(221~224) 각각은 해당 데이터 채널(41~44)을 통해 테스트 데이터(TTD)를 수신하고, 상기 테스트 데이터를 이용하여 클락 신호(CLK)와 해당 수신 데이터 간의 스큐량을 검출하여, 해당 데이터 채널에 최적의 디스큐 지연량(Opt_Del)을 결정할 수 있다.

제1 내지 제4 데이터 채널(41~44)은 서로 다른 특성을 가질 수 있으므로, 제1 내지 제4 데이터 채널(41~44)에 대한 디스큐 지연량(Opt_Del) 역시 서로 다를 수 있다.

노말 모드에서는, 제1 내지 제4 수신 채널부(221~224) 각각은 해당 데이터 채널(41~44)을 통해 노말 데이터(RNDs)를 수신하고, 수신한 데이터(RNDs)를 디스큐 모드에서 결정된 디스큐 지연량(Opt_Del)에 상응하여 지연한 후 병렬 데이터로 변환하여 출력할 수 있다. 이와 같이, 디스큐 모드에서, 각 데이터 채널에 대하여 클락 신호(CLK)와 수신 데이터간의 스큐를 보정할 수 있는 디스큐 지연량(Opt_Del)을 구하고, 이를 노말 모드에 적용함으로써, 노말 데이터의 스큐를 보정할 수 있다.

제1 내지 제4 수신 채널부(221~224) 각각은 k(2이상의 정수)비트씩 입력되는 직렬의 노말 데이터를 병렬 데이터로 변환활 수 있다. 예를 들어, k가 6인 경우, 제1 수신 채널부(221)는 제1 데이터 채널(41)을 통해 수신되는 6비트 직렬 데이터를 제1 병렬 데이터(DATA<5:0>)로 변환하고, 제2 수신 채널부(222)는 제2 데이터 채널(42)을 통해 수신되는 6비트 직렬 데이터를 제2 병렬 데이터(DATA<11:6>)로 변환할 수 있다.

제1 내지 제4 수신 채널부(221~224)에서 출력되는 병렬데이터(RDATA<m:0>)는 수신 링크 모듈(210)로 입력된다.

도 5에 도시되지는 않았지만, 수신 D-PHY 모듈(220)은 수신 D-PHY 모듈(220)의 동작을 위해 필요한 전압 및/또는 전류를 생성하기 위한 바이어스 회로 및 전압 레귤레이터를 더 포함할 수 있다.

도 7은 도 6에 도시된 테스트 데이터 처리부(221-2)의 일 실시예를 나타내는 구성 블록도이다. 이를 참조하면, 테스트 데이터 처리부(221-2)는 지연 셀 회로(241a), 디시리얼라이저(De-serializer, 242a), 비교기(comparator, 243) 및 지연 결정기(determiner, 244)를 포함할 수 있다. 지연 셀 회로(241a)는 직렬로 연결된 복수(2이상)의 단위 지연셀들(241-1~241-p, p는 2이상의 정수)을 포함할 수 있다. 단위 지연셀들(241-1~241-p) 각각의 지연시간은 동일할 수도 있고, 다를 수도 있다.

지연 셀 회로(241a)는 지연 제어 신호(Del_Ctrl)에 응답하여 직렬의 테스트 데이터(RTD)를 지연하여 출력한다. 지연 제어 신호(Del_Ctrl)의 값에 따라, 테스트 데이터(RTD)의 지연량이 달라진다. 예컨대, 지연 제어 신호(Del_Ctrl)에 따라, 테스트 데이터(RTD)가 통과하는 단위 지연 셀들(241-1~241-p)의 수가 달라질 수 있다.

또한, 일 실시예에 따르면, 지연 제어 신호(Del_Ctrl)는 복수(2이상)의 비트로 구성되는 디지털 신호일 수 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.

디시리얼라이저(242a)는 지연 셀 회로(241a)에 의해 지연된 테스트 데이터(RTDd)를 병렬 테스트 데이터(RTDp)로 변환하여 출력한다.

비교기(243)는 병렬 테스트 데이터(RTDp)를 수신하고, 병렬 테스트 데이터(RTDp)를 기 저장된 디스큐 데이터 패턴과 비교한다.

지연 결정부(244)는 상기 비교기(243)의 비교결과에 따라 패스 또는 페일 여부를 판단하고, 판단 결과를 이용하여 디스큐 지연량(Opt_Del)을 결정한다.

즉, 디스큐 모드에서는, 송신 장치(10)와 수신 장치(20) 간에 미리 정해진 패턴을 가지는 테스트 데이터를 전송하고, 수신한 데이터를 미리 저장된 디스큐 데이터 패턴과 비교함으로써 패스/페일 여부를 판정한다.

지연 결정부(244)는 지연 제어 신호(Del_Ctrl)의 값을 조절할 수 있다. 예컨대, 지연 결정부(244)는 지연 제어 신호(Del_Ctrl)의 값을 초기값부터 순차적으로 1씩 증가시킬 수 있다.

그러면, 지연 제어 신호(Del_Ctrl)에 따라, 테스트 데이터(RTD)의 지연량이 달라지고, 패스/페일 여부 또한 달라질 수 있다. 따라서, 지연 제어 신호(Del_Ctrl)를 순차적으로 증가시켜, 지연 셀 회로(541)에서의 지연량을 단위지연시간 단위로 증가시키면, 지연량에 따라, 페일, 패스, 페일이 반복적으로 나타날 수 있다.

지연 결정부(244)는 패스 구간 중 가운데 패스에 해당하는 지연량을 디스큐 지연량(Opt_Del)로 결정할 수 있다. 즉, 패스 구간 중 가운데 패스에 해당하는 지연 제어 신호(Del_Ctrl)의 값이 선택될 수 있다. 예를 들어, 지연량이 0, 1, 및 2일 때 페일이고, 3내지 7일 때 패스이며, 8, 및 9 일 때 페일인 경우, 패스 구간인 3내지 7 중 가운데 값인 5가 디스큐 지연량(Opt_Del)으로 선택될 수 있다. 이에 따라, 선택된 지연 제어 신호(Del_Ctrl) 또는 디스큐 지연량(Opt_Del)은 데이터와 클락 신호간의 스큐를 최소화하는 값에 해당한다.

도 8은 도 6에 도시된 노말 데이터 처리부(221-3)의 일 실시예를 나타내는 구성 블록도이다. 이를 참조하면, 노말 데이터 처리부(221-3)는 지연 셀 회로(241b) 및 디시리얼라이저(242b)를 포함할 수 있다. 지연 셀 회로(241b) 및 디시리얼라이저(242b)는 도 7에 도시된 지연 셀 회로(241a) 및 디시리얼라이저(242a)와 동일한 구성 및 기능을 가질 수 있다.

다만, 지연 셀 회로(241b)는 디스큐 모드에서 결정된 디스큐 지연량(Opt_Del)에 따라 수신된 노말 데이터(RNDs)를 지연시켜 출력하고, 디시리얼라이저(242b)는 지연 셀 회로(241a)에 의해 지연된 노말 데이터(RNDd)를 병렬 노말 데이터(RDATA<k>)로 변환하여 출력한다.

일 실시예에서는, 테스트 데이터 처리부(221-2)의 지연 셀 회로(241a)와 노말 데이터 처리부(221-3)의 지연 셀 회로(241b)는 공통으로 구현될 수 있고, 테스트 데이터 처리부(221-2)의 디시리얼라이저(242a)와 노말 데이터 처리부(221-3)의 디시리얼라이저(242b) 역시 공통으로 구현될 수 있다.

상술한 바와 같이, 송신 장치(10)는 서로 다른 동기 코드를 사용하여 디스큐 모드의 시작과 노말 모드로의 전환을 수신 장치(20)로 알려준다. 즉, 송신 장치(10)는 디스큐 모드임을 알리기 위하여 특정 코드인 디스큐 동기 코드를 사용한다. 디스큐 모드에서는 또한 노말 데이터 대신 테스트 데이터가 사용된다.

도 9는 본 발명의 실시예에 따른 송신 장치의 노말 모드에서의 신호 타이밍도이다.

도 9를 참조하면, 노말 데이터를 전송하기 위해서는 MIPI 표준에 따른 전송 시작 시퀀스(Start-of-Transmission Sequence)가 먼저 수행된다. 즉, 송신 장치는 전송 시작 시퀀스를 통해 스톱 상태(Stop state, LP-11)로부터 데이터를 전송하는 고속 모드(HS mode)로 진입한다.

예컨대, T_LPX 시간 동안 HS-Reqst 상태(LP-01)가 구동되고, T_HS _- _PREPARE 시간 동안 브리지 상태(bridge state, LP-00)가 구동되고, T_HS _- _ZERO 시간 동안 HS-0이 구동되며, T_HS _- _SYNC 시간 동안 노말 동기 코드(HS_sync, 예컨대 '00011101')가 전송된다. 노말 동기 코드(HS_sync, 예컨대 '00011101')에 이어 고속의 페이로드 데이터인 노말 데이터가 전송된다.

이와 같이, LP 모드(스톱 상태)에서 고속 모드(HS 모드)로 진입할 때 표준에서 정의된 노말 동기 코드(HS_sync : '00011101')를 데이터 채널을 통해 수신 장치(20)로 전송한다. 수신 장치(20)는 노말 동기 코드(HS_sync : '00011101')를 검출하면, 노말 동기 코드(HS_sync)에 연이어 전송되는 노말 데이터, 즉 페이로드 데이터를 캡쳐하여 처리한다.

노말 데이터의 전송 후에는 MIPI 표준에 따른 전송 종료 시퀀스(End-of-Transmission Sequence)가 수행된다. 즉, 송신 장치는 전송 종료 시퀀스를 통해 고속 모드(HS mode)로부터 LP 모드로 들어간다.

도 10은 본 발명의 실시예에 따른 송신 장치의 디스큐 모드에서의 신호 타이밍도의 일 예를 도시한다.

도 10을 참조하면, 디스큐 모드로 진입하기 위해서는 도 9에 도시된 노말 모드에서와 마찬가지로 MIPI 표준에 따른 전송 시작 시퀀스(Start-of-Transmission Sequence)가 수행된다. 다만, 차이점은, 디스큐 모드로 진입하기 위해서는 노말 동기 코드(HS_sync, 예컨대 '00011101') 대신에 미리 정해진 디스큐 동기 코드(DS_sync, 예컨대 'FFFFFFFF')가 사용된다는 점이다.

노말 모드의 T_HS _- _SYNC 시간 대신에 T_SKEWCAL _- _SYNC 시간 동안 디스큐 동기 코드(DS_sync, 예컨대 'FFFFFFFF')가 전송되고, 뒤이어, T_SKEWCAL 시간 동안 테스트 데이터(예컨대, '0101010...')가 전송된다.즉, LP 모드(스톱 상태)에서 고속 모드(HS 모드)로 진입할 때 노말 동기 코드(HS_sync : '00011101') 대신에 디스큐 동기 코드(DS_sync, 예컨대 'FFFFFFFF')가 전송되고, 뒤이어, 테스트 데이터가 전송된다. 수신 장치(20)는 디스큐 동기 코드(DS_sync)를 검출하면, 이에 응답하여 스큐 보정 모드를 수행한다.

도 11a는 본 발명의 실시예에 따른 송신 장치의 디스큐 모드 시작 방법을 설명하기 위한 신호 타이밍도이다.

도 11a의 실시예에서는, 디스큐 모드는 파워-업 시퀀스에서 수행될 수 있다. 파워-업 시퀀스 동안, 송신 링크 모듈(110)은 파이 레디 신호(PHY_READY)를 인에이블하여 송신 D-PHY 모듈(120)에 인가한다. 송신 D-PHY 모듈(120)은 파이 레디 신호(PHY_READY)에 응답하여 디스큐 모드로 동작할 수 있다. 이에 따라, 파이 레디 신호(PHY_READY)에 응답하여 디스큐 동기 코드(DS_sync)를 생성하여 적어도 하나의 데이터 채널(40)로 출력하고, 디스큐 동기 코드(DS_sync)에 뒤이어 테스트 데이터를 출력할 수 있다. 일 실시예에서 파이 레디 신호(PHY_READY)는 송신 링크 모듈(110)이 송신 D-PHY 모듈(120)을 인에이블하기 위하여 인가하는 PPI 신호일 수 있다. 다른 실시예에서는, 파이 레디 신호(PHY_READY)는 송신 링크 모듈(110)에서 인가되는 PPI 신호에 응답하여 송신 링크 모듈(110) 내부적으로 생성되는 신호일 수 있다.

도 11b는 본 발명의 실시예에 따른 송신 장치의 디스큐 모드 시작 방법의 다른 예를 설명하기 위한 신호 타이밍도이다. 도 11b의 신호 타이밍은 도 11a에서의 신호 타이밍과 유사하므로, 설명의 중복을 피하기 위하여 차이점을 위주로 기술한다.

도 11a의 실시예에서는, 송신 D-PHY 모듈(120)은 파워-업 시퀀스에서 인에이블되는 파이 레디 신호(PHY_READY)에 응답하여 디스큐 모드로 진입하고, 도 11b의 실시예에서는, 송신 D-PHY 모듈(120)은 송신 링크 모듈(110)로부터의 디스큐 요청 신호(Deskew_Req)에 응답하여 디스큐 모드로 진입한다. 본 실시예에서, 디스큐 요청 신호(Deskew_Req)는 MIPI 표준에 따른 TxSkewCalHS 신호인 것으로 가정한다. 디스큐 모드로 진입하기 위하여, 송신 링크 모듈(110)의 디스큐 컨트롤러(111)는 디스큐 요청 신호(Deskew_Req)를 송신 D-PHY 모듈(120)로 출력하고, 송신 D-PHY 모듈(120)은 디스큐 요청 신호(Deskew_Req)에 응답하여 LP 모드에서 HS 모드 전환시 노말 동기 코드(HS_sync, 예컨대 '00011101') 대신에 미리 정해진 디스큐 동기 코드(DS_sync, 예컨대 'FFFFFFFF')를 삽입하고, 뒤이어 테스트 데이터를 전송한다.

디스큐 컨트롤러(111)는 사용자에 의해 설정된 디스큐 설정값에 따라 디스큐 요청 신호(Deskew_Req)를 주기적 또는 비주기적으로 발생할 수 있다. 디스큐 설정값을 설정하기 위해, 특정 레지스터(미도시)가 사용될 수 있다. 디스큐 설정값은 디스큐 모드의 주기일 수도 있으며, 단위 시간당 디스큐 모드의 횟수일 수도 있으나, 이에 한정되는 것은 아니다. 사용자는 디스큐 설정값을 조절함으로써 프레임 단위로 디스큐 모드로 동작시킬 수도 있다. 예컨대, 프레임과 프레임 사이에 존재하는 수직 블랭크 구간에서 디스큐 요청 신호(Deskew_Req)가 발생되도록 설정될 수 있다.

디스큐 설정값을 통해, 파워-업 시퀀스, 로우(row) 단위, 프레임(frame) 단위, 또는 특정 주기로 디스큐 모드를 실행할 수 있다.

이와 같이 디스큐 모드의 실행 주기를 설정할 수 있으므로, 동작 온도나 동작 시간에 따른 특성변화로 인하여, 동일한 데이터 채널에 대한 스큐량이 변하는 경우에도, 효과적으로 스큐를 보정할 수 있다.

도 12는 본 발명의 실시예에 따른 고속 데이터 인터페이스 시스템의 노말 모드에서의 PPI 신호들을 나타내는 도면이다. 도 13은 본 발명의 실시예에 따른 고속 데이터 인터페이스 시스템의 디스큐 모드에서의 PPI 신호들을 나타내는 도면이다.

도 12 및 도 13의 도시된 신호들-TxByteClkHS, TxDataHS, TxRequestHS, TxSkewCalHS, TxReadyHS, RxByteClkHS, RxDataHS, RxActiveHS, RxValidHS 및 RxSyncHS는 MIPI 표준에 정의된 신호들이다.

먼저, 도 12를 참조하면, 노말 모드에서의 PPI 신호들은 도 12에 도시된 바와 같을 수 있다. 예컨대, 고속 전송 바이트 클락 신호(TxByteClkHS)에 동기되어 TxRequestHS 신호가 하이레벨('1')로 인에이블되고, 노말 데이터인 고속 전송 데이터(TxDataHS)가 전송된다. 한편, 노말 모드이므로, 디스큐 요청 신호(Deskew_Req)인 TxSkewCalHS는 로우레벨('0')으로 유지된다.

반면, 도 13을 참조하면, 디스큐 모드에서의 PPI 신호들은 도 13에 도시된 바와 같을 수 있다. 예컨대, 고속 전송 바이트 클락 신호(TxByteClkHS)에 동기되어 디스큐 요청 신호(Deskew_Req)인 TxSkewCalHS가 소정 시간 하이레벨('1')로 인에이블된다.

그리고, 디스큐 모드에서 TxReadyHS, RxActiveHS, RxValidHS 및 RxSyncHS는 로우레벨('0')으로 유지된다.

도 14는 본 발명의 일 실시예에 따른 송신 장치의 동작 방법을 나타내는 플로우차트이다. 이를 참조하면, 송신 장치(10)의 송신 D-PHY 모듈(120)은 송신 링크 모듈(110)로부터 디스큐 요청 신호(Deskew_Req)가 발생하는지를 체크하고(S110), 디스큐 요청 신호(Deskew_Req)가 발생하면(S110에서 Yes), 디스큐 모드로 진입하여 데이터 채널을 통해 디스큐 동기 코드를 전송하고(120), 상기 디스큐 동기 코드에 이어 테스트 데이터를 전송한다(S130).

송신 장치(10)의 송신 D-PHY 모듈(120)은 송신 링크 모듈(110)로부터 디스큐 요청 신호(Deskew_Req)가 수신하지 않으면, 예컨대, 고속 전송 요청 신호(TxRequestHS)를 수신하면(S110에서 No), 노말 모드로 진입하여 데이터 채널을 통해 노말 동기 코드를 전송하고(140), 상기 노말 동기 코드에 이어 노말 데이터를 전송한다(S150).

도 15는 본 발명의 일 실시예에 따른 수신 장치의 동작 방법을 나타내는 플로우차트이다. 이를 참조하면, 수신 장치(20)는 데이터 채널을 통해 동기 코드를 수신하고(S210), 수신한 동기 코드가 디스큐 동기 코드인지를 판단한다(S220).

판단결과, 수신한 동기 코드가 디스큐 동기 코드이면, 테스트 데이터를 이용하여 클락 신호와 테스트 데이터 간의 스큐량을 검출한다(S230).

판단결과, 수신한 동기 코드가 노말 동기 코드이면, 노말 데이터를 처리하여 출력한다(S240).

상술한 바와 같이, 본 발명의 실시예에 따르면, 노말 모드에서는, 표준에서 정의된 HS_sync(00011101) 신호가 그대로 사용되고, 디스큐 모드에서는 HS_sync(00011101) 신호 대신 미리 정의된 디스큐 동기 코드(DS_sync)가 사용된다.

즉, 송신 장치(10)는 노말 모드에서는, HS_sync(00011101) 신호를 전송하고, 디스큐 모드에서는, HS_sync(00011101) 신호 대신 디스큐 동기 코드(DS_sync)를 생성하여 전송한다. 수신 장치(20)는 동기 코드의 패턴에 따라 노말 모드 또는 디스큐 모드를 판단한다. 일 실시예에서, 수신 장치(20)는 HS_sync(00011101) 신호 대신 디스큐 동기 코드((DS_sync, 예컨대 'FFFFFFFF')를 수신하면 디스큐 모드로 진입한다.

따라서, 사용자가 원하는 임의의 시점에 시스템(1)은 언제든지 디스큐 모드로 동작할 수 있다. 사용자는 디스큐 설정값을 설정하는 특정 레지스터 값을 설정함으로써, 디스큐 모드의 동작 시점이나, 주기 등을 설정할 수 있다.

도 16은 본 발명의 실시예에 따른 고속 데이터 인터페이스 시스템의 구성 블록도이다. 이를 참조하면, 고속 데이터 인터페이스 시스템(1A)은 도 1에 도시된 고속 데이터 인터페이스 시스템(1)과 유사하게 송신 장치(10A), 수신 장치(20A), 클락 채널 및 복수의 데이터 채널을 포함한다.

송신 장치(10A)는 제1 및 제2 송신 링크 모듈(110A, 및 110B) 및 제1 및 제2 송신 D-PHY 모듈(120A 및 120B)를 포함한다.

제1 및 제2 송신 링크 모듈(110A, 및 110B)는 각각 제1 및 제2 송신 D-PHY 모듈(120A 및 120B)의 동작을 제어한다.

제1 및 제2 송신 링크 모듈(110A, 및 110B) 각각은 도 2의 송신 링크 모듈(110)과 동일한 구성 및 기능을 가지며, 제1 및 제2 송신 D-PHY 모듈(120A 및 120B) 각각은 도 2의 송신 D-PHY 모듈(120)과 동일한 구성 및 기능을 가질 수 있다.

제1 및 제2 송신 D-PHY 모듈(120A 및 120B) 각각의 바이어스 회로(BIAS_A, BIAS_B) 및 전압 레귤레이터(VREG_A, VREG_B)는 해당 송신 D-PHY 모듈(120A 및 120B)의 동작을 위해 필요한 전압 및/또는 전류를 생성하며, 또한 위상 동기 루프 회로(PLL_A, PLL_B) 는 해당 송신 D-PHY 모듈(120A 및 120B)의 동작을 위해 필요한 클락을 생성한다.

도 2의 송신 장치(10)는 송신 링크 모듈(110) 및 송신 D-PHY 모듈(120)을 하나씩 구비한 반면, 도 16의 송신 장치(10A)는 송신 링크 모듈(110A, 및 110B) 송신 D-PHY 모듈(120A 및 120B)을 두 개씩 구비한다는 점에서 차이가 있다.

수신 장치(20A)는 제1 및 제2 수신 링크 모듈(210A, 및 210B), 제1 및 제2 수신 D-PHY 모듈(220A 및 220B), 및 동기 로직부(230)를 포함한다.

제1 및 제2 수신 링크 모듈(210A, 및 210B)은 각각 제1 및 제2 수신 D-PHY 모듈(220A 및 220B)의 동작을 제어한다.

제1 및 제2 수신 링크 모듈(210A, 및 210B) 각각은 도 5의 수신 링크 모듈(210)과 동일한 구성 및 기능을 가지며, 제1 및 제2 수신 D-PHY 모듈(220A 및 220B) 각각은 도 5의 수신 D-PHY 모듈(220)과 동일한 구성 및 기능을 가질 수 있다.

제1 및 제2 수신 D-PHY 모듈(220A 및 220B) 각각의 바이어스 회로(BIAS_A, BIAS_B) 및 전압 레귤레이터(VREG_A, VREG_B)는 해당 수신 D-PHY 모듈(220A 및 220B)의 동작을 위해 필요한 전압 및/또는 전류를 생성한다.

도 5의 수신 장치(20)는 수신 링크 모듈(210) 및 수신 D-PHY 모듈(220)을 하나씩 구비한 반면, 도 16의 수신 장치(20A)는 수신 링크 모듈(210A, 및 210B) 수신 D-PHY 모듈(220A 및 220B)을 두 개씩 구비한다는 점에서 차이가 있다.

또한, 제1 및 제2 수신 링크 모듈(210A, 및 210B)로부터 각각 출력되는 데이터를 결합하기 위한 동기 로직부(230)가 더 구비된다는 점에서 차이가 있다.

따라서, 도 16의 송신 장치(10A) 및 수신 장치(20A)는 도 2 및 도 5의 송신 장치(10) 및 수신 장치(20)와 기능은 동일하지만, 데이터 채널의 수가 2배로 확장된 경우이다.

즉, 도 2 및 도 5의 실시예에서는, 데이터 채널의 수가 4이고 클락 채널의 수가 1이지만, 도 16의 실시예에서는 데이터 채널의 수가 8이고, 클락 채널의 수는 2이다.

도 17은 본 발명의 실시예에 따른 고속 데이터 인터페이스 시스템의 구성 블록도이다. 도 17의 고속 데이터 인터페이스 시스템(1B)은 도 16의 고속 데이터 인터페이스 시스템(1A)과 유사한 구성을 가지므로, 차이점을 위주로 기술한다.

도 16의 고속 데이터 인터페이스 시스템(1A)에서는, 바이어스 회로(BIAS_A, BIAS_B), 전압 레귤레이터(VREG_A, VREG_B), PLL 회로(PLL_A, PLL_B), 및 클락 발생부(CLK_A, CLK_B)가 D-PHY 모듈(120A, 120B, 220A, 220B)별로 별도로 구비되는 데 반하여, 도 17의 고속 데이터 인터페이스 시스템(1B)에서는, 바이어스 회로(BIAS), 전압 레귤레이터(VREG), PLL 회로(PLL), 및 클락 발생부(CLK)가 공유된다는 점에서 차이가 있다.

이에 따라, 도 16의 실시예에서는 데이터 채널의 수가 8이고, 클락 채널의 수는 2이지만, 도 17의 실시예에서는 데이터 채널의 수가 8이고, 클락 채널의 수는 1이다.

도 16 및 도 17의 실시예에서는, 데이터 채널의 수가 8개로 확장된 예를 도시하고 있지만, 데이터 채널의 수는 달라질 수 있다.

종래기술에 따르면, 고속 데이터 인터페이스에서 클락 신호와 데이터를 디-스큐(de-skew)할 수 있는 프로토콜이 없어, 데이터 채널의 확장이 어려웠다. 데이터 채널이 확장될수록 클락 신호와 데이터 간의 스큐 역시 증가될 가능성이 높아지는데, 이러한 스큐를 보정할 방법이 없으므로, 데이터 채널의 수가 제한되었다.

반면, 본 발명의 실시예에 따르면, 고속 데이터 인터페이스에서 클락 신호와 데이터를 디-스큐(de-skew)할 수 있는 프로토콜이 추가됨으로써, 클락 신호와 데이터 간의 스큐를 감소되고, 이에 따라, 데이터 채널의 확장이 용이하다.

도 18은 본 발명의 실시예에 따른 전자 시스템의 실시예를 나타낸 블록도이다. 도 18을 참조하면, 전자 시스템(900)은 PC(personal computer), 데이터 서버, 또는 휴대용 전자 장치로 구현될 수 있다.

상기 휴대용 전자 장치는 랩탑(laptop) 컴퓨터, 이동 전화기, 스마트 폰 (smart phone), 태블릿 (tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라 (digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.

전자 시스템(900)은 SoC(905), 파워 소스(910), 스토리지(920), 메모리(930), 입출력 포트(940), 확장 카드(950), 네트워크 디바이스(960), 및 디스플레이(970)를 포함한다. 실시 예에 따라. 전자 시스템(900)은 카메라 모듈(980)을 더 포함할 수 있다.

SoC(905)는 제1 송신 장치(10-1) 및 제2 수신 장치(20-2)를 포함할 수 있다. SoC(905)는 구성 요소들(elements; 910~980) 중에서 적어도 하나의 동작을 제어할 수 있다.

파워 소스(910)는 구성 요소들(905, 및 910~980) 중에서 적어도 하나로 동작 전압을 공급할 수 있다.

스토리지(920)는 하드디스크 드라이브(hard disk drive) 또는 SSD(solid state drive)로 구현될 수 있다.

메모리(930)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 실시 예에 따라, 메모리(930)에 대한 데이터 액세스 동작, 예컨대, 리드 동작, 라이트 동작(또는 프로그램 동작), 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러는 SoC(100)에 집적 또는 내장될 수 있다. 다른 실시 예에 따라, 상기 메모리 컨트롤러는 SoC(100)와 메모리(930) 사이에 구현될 수 있다.

스토리지(920)는 프로그램이나 데이터를 저장하며, 상술한 eMMC(200A, 200B, 또는 200C)로 구현될 수 있다.

메모리(930)는 프로그램이나 데이터를 저장하며, 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 메모리(930)가 불휘발성 메모리로 구현되는 경우, 상술한 eMMC(200A, 200B, 또는 200C)로 구현될 수 있다.

입출력 포트(940)는 전자 시스템(900)으로 데이터를 전송하거나 또는 전자 시스템(900)으로부터 출력된 데이터를 외부 장치로 전송할 수 있는 포트들을 의미한다. 예컨대, 입출력 포트(940)는 컴퓨터 마우스와 같은 포인팅 장치(pointing device)를 접속하기 위한 포트, 프린터를 접속하기 위한 포트, 또는 USB 드라이브를 접속하기 위한 포트일 수 있다.

확장 카드(950)는 SD(secure digital) 카드 또는 MMC(multimedia card)로 구현될 수 있다. 실시 예에 따라, 확장 카드(950)는 SIM(subscriber identification module) 카드 또는 USIM(universal subscriber identity module) 카드일 수 있다.

네트워크 디바이스(960)는 전자 시스템(900)을 유선 네트워크 또는 무선 네트워크에 접속시킬 수 있는 장치를 의미한다.

디스플레이(970)는 스토리지(920), 메모리(930), 입출력 포트(940), 확장 카드(950), 또는 네트워크 디바이스(960)로부터 출력된 데이터를 디스플레이할 수 있다. 디스플레이(970)는 제1 수신 장치(20-1)을 포함할 수 있다.

카메라 모듈(980)은 광학 이미지를 전기적인 이미지로 변환할 수 있는 모듈을 의미한다. 따라서, 카메라 모듈(980)로부터 출력된 전기적인 이미지는 스토리지(920), 메모리(930), 또는 확장 카드(950)에 저장될 수 있다. 또한, 카메라 모듈(980)로부터 출력된 전기적인 이미지는 디스플레이(970)를 통하여 디스플레이될 수 있다. 카메라 모듈(980)은 제2 송신 장치(10-2)를 포함할 수 있다.

제1 및 제2 송신 장치(10-1, 10-2) 각각은 도 2, 도 16 또는 도 17에 도시된 본 발명의 실시예에 따른 송신 장치(10, 10A, 10B)일 수 있고, 제1 및 제2 수신 장치(20-1, 20-2) 각각은 도 5, 도 16 또는 도 17에 도시된 본 발명의 실시예에 따른 수신 장치(20, 20A, 20B)일 수 있다.

도 21은 본 발명의 다른 실시예에 따른 전자 시스템을 나타내는 블록도이다.

도 21을 참조하면, 전자 시스템(1000)은 MIPI 인터페이스(mobile industry processor interface)를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA(personal digital assistants), PMP(portable multimedia player), IPTV(internet protocol television) 또는 스마트 폰(smart phone)으로 구현될 수 있다.

전자 시스템(1000)은 어플리케이션 프로세서(application processor;1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.

어플리케이션 프로세서(1010)에 구현된 CSI 호스트(camera serial interface(CSI) host; 1012)는 카메라 시리얼 인터페이스를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, CSI 호스트(1012)는 광 디시리얼라이저(deserializer(DES))를 포함할 수 있고, CSI 장치(1041)는 광 시리얼라이저(serializer(SER))를 포함할 수 있다.

어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1051)는 광 디시리얼라이저(DES)를 포함할 수 있다.

실시 예에 따라, 전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 어플리케이션 프로세서(1010)에 포함된 PHY(PHYsical channel; 1013)와 RF 칩(1060)에 포함된 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.

실시 예에 따라, 전자 시스템(1000)은 GPS(1020), 스토리지(storage; 1070), 마이크(microphone(MIC); 1080), DRAM(dynamic random access memory; 1085) 및 스피커(speaker; 1090)를 더 포함할 수 있다. 전자 시스템(1000)은 Wimax(world interoperability for microwave access; 1030), WLAN(wireless lan; 1100) 및/또는 UWB(ultra wideband; 1110) 등을 이용하여 통신할 수 있다.

상술한 바와 같이, 본 발명의 실시예에 따르면, 기존 고속 인터페이스(예컨대, MIPI) 프로토콜의 변경없이 데이터 동기 구간에 디스큐 모드를 식별할 수 있는 디스큐 동기 코드를 삽입하며, 이로 인하여 개별적으로 추가되는 링크 회로나 버려지는 가비지 데이터(Garbage data) 구간이 없다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

상기 본 발명의 내용은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

1, 1A, 1B: 고속 데이터 인터페이스 시스템
10, 10A, 10B: 송신 장치
20, 20A, 20B: 수신 장치
30: 클락 채널
40, 41~44: 데이터 채널
LVDS 송신 블록(100)
110, 110A, 110A', 110B, 110B': 송신 링크 모듈
120, 120A, 120B, 120C: 송신 D-PHY 모듈
210, 210A, 210A', 210B, 210B': 수신 링크 모듈
220, 220A, 220B, 220C: 수신 D-PHY 모듈
230: 동기 로직부

Claims

클락 신호를 생성하여 클락 채널을 통해서 전송하는 송신 클락 발생부; 및
디스큐 모드에서는 디스큐 동기 코드 및 테스트 데이터를 생성하고 데이터 채널을 통해 상기 디스큐 동기 코드에 이어 상기 테스트 데이터를 전송하며, 노말 모드에서는 노말 동기 코드에 이어 노말 데이터를 상기 데이터 채널을 통해 전송하는 적어도 하나의 송신 채널부를 포함하며,
상기 노말 동기 코드와 상기 디스큐 동기 코드는 서로 다른 패턴을 가지는 고속 데이터 송신 장치.
제1항에 있어서, 상기 송신 D-PHY 모듈은
디스큐 요청 신호에 응답하여 상기 디스큐 동기 코드를 생성하여 상기 데이터 채널로 출력하는 디스큐 동기 코드 출력부;
상기 디스큐 요청 신호에 응답하여 상기 테스트 데이터를 생성하여, 상기 디스큐 동기 코드에 이어 상기 데이터 채널로 출력하는 테스트 데이터 출력부;
상기 노말 모드에서 상기 노말 동기 코드를 생성하여 상기 데이터 채널로 출력하는 노말 동기 코드 출력부; 및
상기 노말 모드에서 병렬의 노말 데이터를 수신하여 직렬의 노말 데이터로 변환하여 출력하는 노말 데이터 처리부를 포함하는 고속 데이터 송신 장치.
제1항에 있어서,
상기 노말 동기 코드는 '00011101' 신호이고,
상기 디스큐 동기 코드는 'FFFFFFFF' 신호인 고속 데이터 송신 장치.
제1항에 있어서, 상기 테스트 데이터는
0과 1인 교대로 나타나는 패턴을 갖는 고속 데이터 송신 장치.
제1항에 있어서, 상기 송신 링크 모듈은
프레임과 프레임 사이에 존재하는 수직 블랭크 구간에서 상기 디스큐 요청 신호를 발생하는 디스큐 컨트롤러를 포함하는 고속 데이터 송신 장치.
클락 채널을 통해 클락 신호를 수신하는 클락 수신부;
데이터 채널을 통해 동기 코드를 수신하고, 상기 동기 코드가 디스큐 동기 코드인지 노말 동기 코드인기 검출하는 코드 검출부;
검출된 코드가 상기 노말 동기 코드이면, 상기 데이터 채널을 통해 직렬의 노말 데이터를 수신하여 병렬의 노말 데이터로 변환하여 출력하는 노말 데이터 처리부; 및
상기 검출된 코드가 상기 디스큐 동기 코드이면, 상기 데이터 채널을 통해 테스트 데이터를 수신하고, 상기 테스트 데이터를 이용하여 상기 클락 신호와 상기 테스트 데이터 간의 스큐량을 검출하는 테스트 데이터 처리부를 포함하는 고속 데이터 수신 장치.
제6항에 있어서,
상기 노말 동기 코드는 '00011101' 신호이고,
상기 디스큐 동기 코드는 'FFFFFFFF' 신호이며,
상기 테스트 데이터는 0과 1인 교대로 나타나는 패턴을 갖는 고속 데이터 수신 장치.
제6항에 있어서, 상기 디스큐 동기 코드는
프레임과 프레임 사이에 존재하는 수직 블랭크 구간에 삽입되는 고속 데이터 수신 장치.
제6항에 있어서, 상기 테스트 데이터 처리부는
상기 테스트 데이터를 단위 지연 시간만큼씩 순차적으로 지연시키고, 지연된 데이터를 미리 정해진 디스큐 데이터 패턴과 비교하여 패스 또는 페일 여부를 판단하여, 상기 스큐량을 검출하는 고속 데이터 수신 장치.
제9항에 있어서, 상기 테스트 데이터 처리부는
직렬로 연결된 복수(2이상)의 지연셀들을 포함하며 지연 제어 신호에 응답하여 상기 테스트 데이터를 지연하여 출력하는 테스트 데이터 지연부;
상기 테스트 데이터 지연부의 출력 데이터를 병렬 데이터로 변환하는 테스트 데이터 디시리얼라이저;
상기 병렬 데이터를 상기 디스큐 데이터 패턴과 비교하는 비교기; 및
상기 비교기의 비교결과에 따라 패스 또는 페일 여부를 판단하고, 판단 결과를 이용하여 디스큐 지연량을 결정하는 판단부를 포함하는 고속 데이터 수신 장치.