KR20170040732A - 듀얼 에지를 이용하여 스큐 캘리브레이션을 수행하는 시스템 온 칩과 집적 회로 및 이들을 포함하는 모바일 장치 - Google Patents

듀얼 에지를 이용하여 스큐 캘리브레이션을 수행하는 시스템 온 칩과 집적 회로 및 이들을 포함하는 모바일 장치 Download PDF

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KR20170040732A
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Abstract

시스템 온 칩이 개시된다. 상기 시스템 온 칩은 입력 클럭 신호의 제1상승 에지 및 제1하강 에지에 대해 서로 다른 지연을 갖는 지연된 클럭 신호들과, 입력 데이터 신호의 제2상승 에지 및 제2하강 에지에 대해 서로 다른 지연을 갖는 지연된 데이터 신호들을 생성하는 지연 조절 회로, 및 상기 제1상승 에지, 상기 제1하강 에지, 상기 제2상승 에지 및 상기 제2하강 에지 각각의 지연을 조절하는 디스큐 제어 회로를 포함한다.

Description

듀얼 에지를 이용하여 스큐 캘리브레이션을 수행하는 시스템 온 칩과 집적 회로 및 이들을 포함하는 모바일 장치{SYSTEM ON CHIP AND INTEGRATED CHIP PERFORMING SKEW CALIBRATION USING DUAL EDGE, AND MOBILE DEVICE HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 시스템 온 칩(system on chip(SOC))에 관한 것으로서, 보다 상세하게는 클럭과 데이터 각각의 상승 에지와 하강 에지를 모두 이용하여 스큐 캘리브레이션을 수행하는 시스템 온 칩에 관한 것이다.
시리얼 인터페이스 방식을 이용하여 클럭과 데이터를 같이 전송하는 모바일 폰, 디지털 카메라 및 메모리 장치와 같은 경우, 클럭 임베디드(clock embedded) 시리얼 인터페이스 방식에 비해 구현이 쉽고, 크기나 전력을 최소화할 수 있는 장점이 있으나, 전송 과정에서 발생하는 오차로 인한 상기 클럭과 상기 데이터 간의 스큐(skew)로 인해 전송 속도를 높이는데 한계가 있다.
최근, 스큐 캘리브레이션(skew calibration) 기술의 발달로 인해 4Gbps 이상의 전송 속도를 구현할 수 있지만, 전송 속도가 빨라질수록 상기 클럭과 상기 데이터의 듀티(duty)의 왜곡 및 신호의 왜곡이 채널이나 칩 내 공정의 영향을 많이 받게 되었다.
본 발명이 이루고자 하는 기술적인 과제는 클럭과 데이터 각각의 상승 에지와 하강 에지를 모두 이용하여 스큐 캘리브레이션을 수행하는 시스템 온 칩을 제공하는 것이다.
본 발명의 실시 예들에 따른 시스템 온 칩은 입력 클럭 신호를 수신하는 클럭 입력 핀, 입력 데이터 신호를 수신하는 데이터 입력 핀, 상기 입력 클럭 신호와 상기 입력 데이터 신호를 수신하고, 상기 입력 클럭 신호의 제1상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 클럭 신호들과, 상기 입력 클럭 신호의 제1하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 클럭 신호들과, 상기 입력 데이터 신호의 제2상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 데이터 신호들과, 상기 입력 데이터 신호의 제2하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 데이터 신호들을 생성하는 지연 조절 회로, 상기 제1지연된 클럭 신호들 각각을 이용하여 상기 입력 데이터 신호를 제1샘플링하고 상기 제1샘플링의 결과에 따라 제1샘플링 데이터 신호들을 생성하고, 상기 입력 클럭 신호를 이용하여 상기 제1지연된 데이터 신호들 각각을 제2샘플링하고 상기 제2샘플링의 결과에 따라 제2샘플링 데이터 신호들을 생성하고, 상기 제2지연된 클럭 신호들 각각을 이용하여 상기 입력 데이터 신호를 제3샘플링하고 상기 제3샘플링의 결과에 따라 제3샘플링 데이터 신호들을 생성하고, 상기 입력 클럭 신호를 이용하여 상기 제2지연된 데이터 신호들 각각을 제4샘플링하고 상기 제4샘플링 결과에 따라 제4샘플링 데이터 신호들을 생성하는 샘플링 회로, 및 상기 제1샘플링 데이터 신호들 각각을 제1기준 신호와 비교하여 상기 제1샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제2샘플링 데이터 신호들 각각을 제2기준 신호와 비교하여 상기 제2샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제3샘플링 데이터 신호들 각각을 제3기준 신호와 비교하여 상기 제3샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제4샘플링 데이터 신호들 각각을 제4기준 신호와 비교하여 상기 제4샘플링 데이터 신호들 각각의 패스 여부를 결정하는 디스큐 제어 회로를 포함할 수 있다.
상기 디스큐 제어 회로는 상기 제1샘플링 데이터 신호들의 패스 횟수에 기초하여 제1카운트 신호를 생성하고, 상기 제2샘플링 데이터 신호들의 패스 횟수에 기초하여 제2카운트 신호를 생성하고, 제3샘플링 데이터 신호들의 패스 횟수에 기초하여 제3카운트 신호를 생성하고, 제4샘플링 데이터 신호들의 패스 횟수에 기초하여 제4카운트 신호를 생성할 수 있다.
상기 디스큐 제어 회로는, 상기 제1카운트 신호 및 상기 제2카운트 신호에 기초하여, 상기 제1상승 에지의 지연을 조절하는 제1지연 조절 신호 및 상기 제2상승 에지의 지연을 조절하는 제2지연 조절 신호를 상기 지연 조절 회로로 전송하고, 상기 제3카운트 신호 및 상기 제4카운트 신호에 기초하여, 상기 제1하강 에지의 지연을 조절하는 제3지연 조절 신호 및 상기 제2하강 에지의 지연을 조절하는 제4지연 조절 신호를 상기 지연 조절 회로로 전송할 수 있다.
상기 지연 조절 회로는, 상기 제1지연 조절 신호에 응답하여, 상기 제1지연된 클럭 신호들 중에서 어느 하나를 선택하고, 상기 제3지연 조절 신호에 응답하여, 상기 제2지연된 클럭 신호들 중에서 어느 하나를 선택할 수 있다.
상기 지연 조절 회로는, 상기 제2지연 조절 신호에 응답하여, 상기 제1지연된 데이터 신호들 중에서 어느 하나를 선택하고, 상기 제4지연 조절 신호에 응답하여, 상기 제2지연된 데이터 신호들 중에서 어느 하나를 선택할 수 있다.
상기 지연 조절 회로는, 상기 입력 클럭 신호의 상기 제1상승 에지에 대해 서로 다른 지연을 갖는 상기 제1지연된 클럭 신호들을 생성하는 제1클럭 지연 회로, 상기 입력 클럭 신호의 상기 제1하강 에지에 대해 서로 다른 지연을 갖는 상기 제2지연된 클럭 신호들을 생성하는 제2클럭 지연 회로, 상기 입력 데이터 신호의 상기 제2상승 에지에 대해 서로 다른 지연을 갖는 상기 제1지연된 데이터 신호들을 생성하는 제1데이터 지연 회로, 및 상기 입력 데이터 신호의 상기 제2하강 에지에 대해 서로 다른 지연을 갖는 상기 제2지연된 데이터 신호들을 생성하는 제2데이터 지연 회로를 포함하고, 상기 제1클럭 지연 회로와 상기 제2클럭 지연 회로는 서로 구분되고, 상기 제1데이터 지연 회로와 상기 제2데이터 지연 회로는 서로 구분될 수 있다.
상기 지연 조절 회로는, 상기 제1지연된 클럭 신호들과 상기 제2지연된 클럭 신호들을 상기 샘플링 회로로 동시에 출력하지 않고, 상기 제1지연된 데이터 신호들과 상기 제2지연된 데이터 신호들을 상기 샘플링 회로로 동시에 출력하지 않을 수 있다.
상기 샘플링 회로는, 상기 제1샘플링 데이터 신호들과 상기 제3샘플링 데이터 신호들을 동시에 출력하지 않고, 상기 제2샘플링 데이터 신호들과 상기 제4샘플링 데이터 신호들을 동시에 출력하지 않을 수 있다.
상기 디스큐 제어 회로는, 상기 제1샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제1비교기, 상기 제2샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제2비교기, 상기 제3샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제3비교기, 및 상기 제4샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제4비교기를 포함하고, 상기 제1비교기와 상기 제3비교기는 서로 구분되고, 상기 제2비교기와 상기 제4비교기는 서로 구분될 수 있다.
본 발명의 실시 예들에 따른 모바일 시스템은 시스템 온 칩, 및 상기 시스템 온 칩으로 입력 데이터 신호 및 입력 클럭 신호를 전송하는 데이터 송신 장치를 포함하고, 상기 시스템 온 칩은, 입력 클럭 신호를 수신하는 클럭 입력 핀, 입력 데이터 신호를 수신하는 데이터 입력 핀, 상기 입력 클럭 신호와 상기 입력 데이터 신호를 수신하고, 상기 입력 클럭 신호의 제1상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 클럭 신호들과, 상기 입력 클럭 신호의 제1하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 클럭 신호들과, 상기 입력 데이터 신호의 제2상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 데이터 신호들과, 상기 입력 데이터 신호의 제2하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 데이터 신호들을 생성하는 지연 조절 회로, 상기 제1지연된 클럭 신호들 각각을 이용하여 상기 입력 데이터 신호를 제1샘플링하고 상기 제1샘플링의 결과에 따라 제1샘플링 데이터 신호들을 생성하고, 상기 입력 클럭 신호를 이용하여 상기 제1지연된 데이터 신호들 각각을 제2샘플링하고 상기 제2샘플링의 결과에 따라 제2샘플링 데이터 신호들을 생성하고, 상기 제2지연된 클럭 신호들 각각을 이용하여 상기 입력 데이터 신호를 제3샘플링하고 상기 제3샘플링의 결과에 따라 제3샘플링 데이터 신호들을 생성하고, 상기 입력 클럭 신호를 이용하여 상기 제2지연된 데이터 신호들 각각을 제4샘플링하고 상기 제4샘플링 결과에 따라 제4샘플링 데이터 신호들을 생성하는 샘플링 회로, 및 상기 제1샘플링 데이터 신호들 각각을 제1기준 신호와 비교하여 상기 제1샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제2샘플링 데이터 신호들 각각을 제2기준 신호와 비교하여 상기 제2샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제3샘플링 데이터 신호들 각각을 제3기준 신호와 비교하여 상기 제3샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제4샘플링 데이터 신호들 각각을 제4기준 신호와 비교하여 상기 제4샘플링 데이터 신호들 각각의 패스 여부를 결정하는 디스큐 제어 회로를 포함할 수 있다.
상기 디스큐 제어 회로는 상기 제1샘플링 데이터 신호들의 패스 횟수에 기초하여 제1카운트 신호를 생성하고, 상기 제2샘플링 데이터 신호들의 패스 횟수에 기초하여 제2카운트 신호를 생성하고, 제3샘플링 데이터 신호들의 패스 횟수에 기초하여 제3카운트 신호를 생성하고, 제4샘플링 데이터 신호들의 패스 횟수에 기초하여 제4카운트 신호를 생성할 수 있다.
상기 디스큐 제어 회로는, 상기 제1카운트 신호 및 상기 제2카운트 신호에 기초하여, 상기 제1상승 에지의 지연을 조절하는 제1지연 조절 신호 및 상기 제2상승 에지의 지연을 조절하는 제2지연 조절 신호를 상기 지연 조절 회로로 전송하고, 상기 제3카운트 신호 및 상기 제4카운트 신호에 기초하여, 상기 제1하강 에지의 지연을 조절하는 제3지연 조절 신호 및 상기 제2하강 에지의 지연을 조절하는 제4지연 조절 신호를 상기 지연 조절 회로로 전송할 수 있다.
상기 지연 조절 회로는, 상기 제1지연 조절 신호에 응답하여, 상기 제1지연된 클럭 신호들 중에서 어느 하나를 선택하고, 상기 제3지연 조절 신호에 응답하여, 상기 제2지연된 클럭 신호들 중에서 어느 하나를 선택할 수 있다.
상기 지연 조절 회로는, 상기 제2지연 조절 신호에 응답하여, 상기 제1지연된 데이터 신호들 중에서 어느 하나를 선택하고, 상기 제4지연 조절 신호에 응답하여, 상기 제2지연된 데이터 신호들 중에서 어느 하나를 선택할 수 있다.
상기 지연 조절 회로는, 상기 입력 클럭 신호의 상기 제1상승 에지에 대해 서로 다른 지연을 갖는 상기 제1지연된 클럭 신호들을 생성하는 제1클럭 지연 회로, 상기 입력 클럭 신호의 상기 제1하강 에지에 대해 서로 다른 지연을 갖는 상기 제2지연된 클럭 신호들을 생성하는 제2클럭 지연 회로, 상기 입력 데이터 신호의 상기 제2상승 에지에 대해 서로 다른 지연을 갖는 상기 제1지연된 데이터 신호들을 생성하는 제1데이터 지연 회로, 및 상기 입력 데이터 신호의 상기 제2하강 에지에 대해 서로 다른 지연을 갖는 상기 제2지연된 데이터 신호들을 생성하는 제2데이터 지연 회로를 포함하고, 상기 제1클럭 지연 회로와 상기 제2클럭 지연 회로는 서로 구분되고, 상기 제1데이터 지연 회로와 상기 제2데이터 지연 회로는 서로 구분될 수 있다.
상기 디스큐 제어 회로는 상기 제1샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제1비교기, 상기 제2샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제2비교기, 상기 제3샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제3비교기, 및 상기 제4샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제4비교기를 포함하고, 상기 제1비교기와 상기 제3비교기는 서로 구분되고, 상기 제2비교기와 상기 제4비교기는 서로 구분될 수 있다.
본 발명의 실시 예들에 따른 집적 회로는 입력 클럭 신호를 수신하는 클럭 입력 핀, 입력 데이터 신호를 수신하는 데이터 입력 핀, 상기 입력 클럭 신호와 상기 입력 데이터 신호를 수신하고, 상기 입력 클럭 신호의 제1상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 클럭 신호들과, 상기 입력 클럭 신호의 제1하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 클럭 신호들과, 상기 입력 데이터 신호의 제2상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 데이터 신호들과, 상기 입력 데이터 신호의 제2하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 데이터 신호들을 생성하는 지연 조절 회로, 상기 제1지연된 클럭 신호들 각각을 이용하여 상기 입력 데이터 신호를 제1샘플링하고 상기 제1샘플링의 결과에 따라 제1샘플링 데이터 신호들을 생성하고, 상기 입력 클럭 신호를 이용하여 상기 제1지연된 데이터 신호들 각각을 제2샘플링하고 상기 제2샘플링의 결과에 따라 제2샘플링 데이터 신호들을 생성하고, 상기 제2지연된 클럭 신호들 각각을 이용하여 상기 입력 데이터 신호를 제3샘플링하고 상기 제3샘플링의 결과에 따라 제3샘플링 데이터 신호들을 생성하고, 상기 입력 클럭 신호를 이용하여 상기 제2지연된 데이터 신호들 각각을 제4샘플링하고 상기 제4샘플링 결과에 따라 제4샘플링 데이터 신호들을 생성하는 샘플링 회로; 및
상기 제1샘플링 데이터 신호들 각각을 제1기준 신호와 비교하여 상기 제1샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제2샘플링 데이터 신호들 각각을 제2기준 신호와 비교하여 상기 제2샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제3샘플링 데이터 신호들 각각을 제3기준 신호와 비교하여 상기 제3샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제4샘플링 데이터 신호들 각각을 제4기준 신호와 비교하여 상기 제4샘플링 데이터 신호들 각각의 패스 여부를 결정하는 디스큐 제어 회로를 포함하고, 상기 디스큐 제어 회로는 상기 제1샘플링 데이터 신호들의 패스 횟수에 기초하여 생성한 제1카운트 신호 및 상기 제2샘플링 데이터 신호들의 패스 횟수에 기초하여 생성한 제2카운트 신호에 기초하여, 상기 제1상승 에지의 지연을 조절하는 제1지연 조절 신호 및 상기 제2상승 에지의 지연을 조절하는 제2지연 조절 신호를 생성하고, 제3샘플링 데이터 신호들의 패스 횟수에 기초하여 생성한 제3카운트 신호 및 제4샘플링 데이터 신호들의 패스 횟수에 기초하여 생성한 제4카운트 신호에 기초하여, 상기 제1하강 에지의 지연을 조절하는 제3지연 조절 신호 및 상기 제2하강 에지의 지연을 조절하는 제4지연 조절 신호를 생성할 수 있다.
상기 지연 조절 회로는, 상기 제1지연 조절 신호에 응답하여, 상기 제1지연된 클럭 신호들 중에서 어느 하나를 선택하고, 상기 제3지연 조절 신호에 응답하여, 상기 제2지연된 클럭 신호들 중에서 어느 하나를 선택할 수 있다.
상기 지연 조절 회로는, 상기 제2지연 조절 신호에 응답하여, 상기 제1지연된 데이터 신호들 중에서 어느 하나를 선택하고, 상기 제4지연 조절 신호에 응답하여, 상기 제2지연된 데이터 신호들 중에서 어느 하나를 선택할 수 있다.
상기 지연 조절 회로는, 상기 제1지연된 클럭 신호들과 상기 제2지연된 클럭 신호들을 상기 샘플링 회로로 동시에 출력하지 않고, 상기 제1지연된 데이터 신호들과 상기 제2지연된 데이터 신호들을 상기 샘플링 회로로 동시에 출력하지 않을 수 있다.
본 발명의 실시 예에 따른 시스템 온 칩은 클럭과 데이터의 상승 에지와 하강 에지를 모두 이용함으로써, 상기 클럭이나 상기 데이터의 듀티가 왜곡되는 경우에 있어서도 안정적으로 스큐 캘리브레이션 동작을 수행할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예들에 따른 모바일 시스템의 블록도이다.
도 2는 도 1에 도시된 시스템 온 칩에 포함된 지연 제어 회로의 세부 블록도이다.
도 3은 도 2에 도시된 지연 회로의 세부 블록도이다.
도 4는 도 1에 도시된 시스템 온 칩에 포함된 샘플링 회로의 세부 블록도이다.
도 5는 도 1에 도시된 시스템 온 칩에 포함된 디-스큐 제어 회로의 세부 블록도이다.
도 6은 본 발명의 실시 예에 따라 증폭된 데이터 신호가 고정되고 증폭된 클럭 신호의 상승 에지가 서로 다른 지연으로 지연되는 경우의 타이밍도(timing diagram)이다.
도 7은 본 발명의 실시 예에 따라 증폭된 데이터 신호가 고정되고 증폭된 클럭 신호의 하강 에지가 서로 다른 지연으로 지연되는 경우의 타이밍도이다.
도 8은 본 발명의 실시 예에 따라 증폭된 클럭 신호가 고정되고 증폭된 데이터 신호의 상승 에지가 서로 다른 지연으로 지연되는 경우의 타이밍도이다.
도 9는 본 발명의 실시 예에 따라 증폭된 클럭 신호가 고정되고 증폭된 데이터 신호의 하강 에지가 서로 다른 지연으로 지연되는 경우의 타이밍도이다.
도 10a는 듀티비가 5:5인 증폭된 데이터 신호와 증폭된 클럭 신호의 스큐가 캘리브레이션되는 실시 예를 나타낸다.
도 10b는 듀티비가 4:6인 증폭된 데이터 신호와 증폭된 클럭 신호의 스큐가 캘리브레이션되는 실시 예를 나타낸다.
도 10c는 듀티비가 6:4인 증폭된 데이터 신호와 증폭된 클럭 신호의 스큐가 캘리브레이션되는 실시 예를 나타낸다.
도 11, 12, 및 13은 본 발명의 실시 예에 따라 시스템 온 칩이 스큐 캘리브레이션 동작을 수행하는 과정을 나타내는 플로우 차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
본 명세서에서 패스(pass)라 함은, 클럭 신호가 상승 에지일 때 샘플링되는 데이터 신호의 상태가 로우(low, 0)인 경우, 또는 클럭 신호가 하강 에지일 때 샘플링되는 데이터 신호의 상태가 하이 상태(high, 1)인 경우를 의미할 수 있다.
반면, 본 명세서에서 페일(fail)이라 함은, 패스가 아닌 상태, 즉, 클럭 신호가 상승 에지일 때 샘플링되는 데이터 신호의 상태가 하이(high, 1)인 경우, 또는 클럭 신호가 하강 에지일 때 샘플링 되는 데이터 신호의 상태가 로우(low, 0)인 경우를 의미할 수 있다.
본 명세서에서 듀티(duty) 또는 듀티비(duty ratio)라 함은, 데이터 신호(또는 클럭 신호)가 1(high)인 시간과 0(low)인 시간의 비를 의미할 수 있다.
따라서, 상기 데이터 신호(또는 상기 클럭 신호)가 1(high)인 시간과 0(low)인 시간이 동일한 경우, 상기 듀티는 5:5가 되고, 상기 데이터 신호(또는 상기 클럭 신호)가 1(high)인 시간과 0(low)인 시간의 비가 4:6인 경우, 상기 듀티는 4:6이 될 수 있다.
본 명세서에서 '탭(tap)'이라 함은, 지연 셀들이 온 됨에 따라 지연되는 증폭된 클럭 신호 및/또는 증폭된 데이터 신호의 위상(phase)(또는 시간)의 단위를 의미할 수 있다. 즉, 제1지연 셀만 온(on) 되는 경우, 증폭된 클럭 신호 및/또는 증폭된 데이터 신호는 1 탭(1 tap) 만큼 지연되고, 제1지연 셀과 제2지연 셀이 온 되는 경우, 증폭된 클럭 신호 및/또는 증폭된 데이터 신호는 2 탭(2 taps) 만큼 지연되고, 순차적으로 연결된 N-개(N은 3 이상의 자연수)의 지연 셀들이 온 되는 경우, 증폭된 클럭 신호 및/또는 증폭된 데이터 신호는 N-탭(N taps) 만큼 지연될 수 있다.
도 1은 본 발명의 실시 예들에 따른 모바일 시스템의 블록도이다. 도 1을 참조하면, 모바일 시스템(100)은 데이터 송신 장치(110)와 시스템 온 칩(120)을 포함할 수 있다.
데이터 송신 장치(110)는 시스템 온 칩(120)으로 클럭(CLKIN)과 데이터(DATAIN)를 서로 다른 경로를 통해 전송할 수 있다.
시스템 온 칩(120)은 클럭 입력 패드(121), 데이터 입력 패드(122), 수신기(140), 지연 조절 회로(160), 샘플링 회로(180) 및 디-스큐 제어 회로(200)를 포함할 수 있다.
시스템 온 칩(120)은 클럭 입력 패드(121)를 통해 데이터 송신 장치(110)로부터 입력 클럭 신호(CLKIN)를 수신할 수 있고, 데이터 입력 패드(122)를 통해 데이터 송신 장치(110)로부터 입력 데이터 신호(DATAIN)를 수신할 수 있다.
수신기(140)는 클럭 입력 패드(121)를 통해 입력 클럭 신호(CLKIN)를 수신하고, 데이터 입력 패드(122)를 통해 입력 데이터 신호(DATAIN)를 수신할 수 있다.
수신기(140)는 제1증폭기(142-1)를 이용하여 수신한 입력 클럭 신호(CLKIN)를 증폭하고, 증폭한 결과로서 증폭된 클럭 신호(CLKA)를 생성하고, 제2증폭기(142-2)를 이용하여 수신한 입력 데이터 신호(DATAIN)을 증폭하고, 증폭한 결과로서 증폭된 데이터 신호(DATAA)를 생성할 수 있다.
지연 조절 회로(160)는 디-스큐 조절 회로(200)로부터 복수의 지연 조절 신호들(DCS1, DCS2, DCS3 및 DCS4)를 수신하고, 수신한 복수의 지연 조절 신호들(DCS1, DCS2, DCS3 및 DCS4)에 기초하여 증폭된 클럭 신호(CLKA) 및 증폭된 데이터 신호(DATAA) 각각의 지연을 조절할 수 있다.
지연 조절 회로(160)는 제1지연 조절 신호(DCS1)에 기초하여 증폭된 클럭 신호(CLKA)의 제1상승 에지의 지연을 조절하고, 서로 다른 지연을 갖는 제1지연된 클럭 신호들(DCLK_R)을 샘플링 회로(180)로 출력할 수 있고, 제2지연 조절 신호(DCS2)에 기초하여 증폭된 데이터 신호(DATAA)의 제2상승 에지의 지연을 조절하고, 서로 다른 지연을 갖는 제1지연된 데이터 신호들(DDATA_R)을 샘플링 회로(180)로 출력할 수 있다.
지연 조절 회로(160)는 제3지연 조절 신호(DCS3)에 기초하여 증폭된 클럭 신호(CLKA)의 제1하강 에지의 지연을 조절하고, 제2지연된 클럭 신호들(DCLK_F)을 샘플링 회로(180)로 출력할 수 있고, 제4지연 조절 신호(DCS4)에 기초하여 증폭된 데이터 신호(DATAA)의 제4하강 에지의 지연을 조절하고, 제2지연된 데이터 신호들(DDATA_F)을 샘플링 회로(180)로 출력할 수 있다.
제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 제2지연된 클럭 신호들(DCLK_F) 및 제2지연된 데이터 신호들(DDATA_F) 각각이 포함하는 신호들의 개수는 지연 횟수에 따라 변경될 수 있다.
예컨대, 지연 조절 회로(160)이 증폭된 클럭 신호(CLKA)를 N 번 지연시키는 경우, 제1지연된 클럭 신호들(DCLK_R) 및 제2지연된 클럭 신호들(DCLK_F) 각각은 서로 다른 지연을 갖는 (N+1) 개의 클럭 신호들을 포함할 수 있고,
지연 조절 회로(160)이 증폭된 데이터 신호(DATAA)를 N 번 지연시키는 경우, 제1지연된 데이터 신호들(DDATA_R) 및 제2지연된 데이터 신호들(DDATA_F) 각각은 서로 다른 지연을 갖는 (N+1) 개의 데이터 신호들을 포함할 수 있다.
실시 예들에 따라, 제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 제2지연된 클럭 신호들(DCLK_F) 및 제2지연된 데이터 신호들(DDATA_F) 각각의 지연 횟수는 변경될 수 있다. 제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 제2지연된 클럭 신호들(DCLK_F) 및 제2지연된 데이터 신호들(DDATA_F)의 지연 횟수는 서로 동일할 수 있으나, 이에 한정되는 것은 아니다.
증폭된 입력 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않은 경우, 제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 제2지연된 클럭 신호들(DCLK_F) 및 제2지연된 데이터 신호들(DDATA_F)이 지연 조절 회로(160)로부터 출력되는 시기는 서로 다를 수 있다.
예컨대, 지연 조절 회로(160)는 가장 먼저 샘플링 회로(180)로 증폭된 클럭 신호(CLKA)의 상기 제1상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 클럭 신호들(DCLK_R)을 순차적으로 출력하고, 그 다음에 증폭된 데이터 신호(DATAA)의 상기 제2상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 데이터 신호들(DDATA_R)을 순차적으로 출력하고, 그 다음에 증폭된 클럭 신호(CLKA)의 상기 제1하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 클럭 신호들(DCLK_F)을 순차적으로 출력하고, 마지막으로 증폭된 데이터 신호(DATAA)의 상기 제2하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 데이터 신호들(DDATA_F)을 순차적으로 출력할 수 있다.
실시 예들에 따라, 증폭된 입력 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않았을 때, 제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 제2지연된 클럭 신호들(DCLK_F) 및 제2지연된 데이터 신호들(DDATA_F)이 지연 조절 회로(160)로부터 출력되는 순서는 변경될 수 있다.
반면, 증폭된 입력 신호(CLKA)와 증폭된 데이터 신호(DATA)의 스큐 캘리브레이션 동작이 완료된 경우, 지연 조절 회로(160)는 복수의 지연 조절 신호들(DCS1, DCS2, DCS3 및 DCS4) 각각의 제어에 따라 지연이 조절된 제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 제2지연된 클럭 신호들(DCLK_F) 및 제2지연된 데이터 신호들(DDATA_F)을 동시에 샘플링 회로(180)로 출력할 수 있다.
샘플링 회로(180)는 지연 조절 회로(160)로부터 제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 제2지연된 클럭 신호들(DCLK_F) 및 제2지연된 데이터 신호들(DDATA_F)을 수신할 수 있다.
증폭된 입력 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않았을 때, 샘플링 회로(180)는 제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 제2지연된 클럭 신호들(DCLK_F) 및 제2지연된 데이터 신호들(DDATA_F)을 순차적으로 수신할 수 있다.
실시 예들에 따라, 샘플링 회로(180)가 제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 제2지연된 클럭 신호들(DCLK_F) 및 제2지연된 데이터 신호들(DDATA_F)을 수신하는 순서는 변경될 수 있다.
반면, 증폭된 입력 신호(CLKA)와 증폭된 데이터 신호(DATA)의 스큐 캘리브레이션 동작이 완료된 경우, 샘플링 회로(180)는 제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 제2지연된 클럭 신호들(DCLK_F) 및 제2지연된 데이터 신호들(DDATA_F)을 수신할 수 있다.
샘플링 회로(180)는 수신한 제1지연된 클럭 신호들(DCLK_R) 및 제2지연된 클럭 신호들(DCLK_F)에 기초하여, 제1지연된 데이터 신호들(DDATA_R) 및 제2지연된 데이터 신호들(DDATA_F)을 샘플링하고, 샘플링 결과로서 샘플링 데이터 신호들(SDATA1, SDATA2, SDATA3, SDATA4 or SDATAO)과 샘플링 클럭 신호(SCLK)를 디-스큐 제어 회로(200)로 출력할 수 있다.
증폭된 입력 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않았을 때, 샘플링 회로(180)는, 순차적으로, 제1지연된 클럭 신호들(DCLK_R)에 기초하여 제1샘플링 데이터 신호들(SDATA1)을 생성하고, 제1지연된 데이터 신호들(DDATA_R)에 기초하여 제2샘플링 데이터 신호들(SDATA2)를 생성하고, 제2지연된 클럭 신호들(DCLK_F)에 기초하여 제3샘플링 데이터 신호들(SDATA3)을 생성하고, 제2지연된 데이터 신호들(DDATA_F)에 기초하여 제4샘플링 데이터 신호들(SDATA4)을 생성할 수 있다. 샘플링 회로(180)가 샘플링 데이터 신호들을 생성하는 순서는, 수신한 지연 신호들(DCLK_R, DDATA_R, DCLK_F 및 DDATA_F)의 순서에 따라 결정될 수 있다.
증폭된 입력 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료된 경우, 샘플링 회로(180)는 제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 제2지연된 클럭 신호들(DCLK_F) 및 제2지연된 데이터 신호들(DDATA_F)을 동시에 수신하고, 수신한 제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 제2지연된 클럭 신호들(DCLK_F) 및 제2지연된 데이터 신호들(DDATA_F)을 샘플링하여 출력 샘플링 데이터 신호(SDATAO) 및 샘플링 클럭 신호(SCLK)를 생성할 수 있다.
디-스큐 제어 회로(200)는, 샘플링 데이터 신호들(SDATA1, SDATA2, SDATA3, SDATA4 or SDATAO)과 샘플링 클럭 신호(SCLK)를 수신하고, 증폭된 입력 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 지연을 조절하기 위해, 지연 조절 회로(160)로 복수의 지연 조절 신호들(DCS1, DCS2, DCS3 및 DCS4)을 전송할 수 있다.
증폭된 입력 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않았을 때, 디-스큐 제어 회로(200)는 샘플링 데이터 신호들(SDATA1, SDATA2, SDATA3 or SDATA4)에 포함된 신호들을 순차적으로 수신하고, 수신한 샘플링 데이터 신호들(SDATA1, SDATA2, SDATA3 or SDATA4)의 패스/페일 여부를 결정할 수 있다.
예컨대, 디-스큐 제어 회로(200)가 제1샘플링 데이터 신호들(SDATA1)을 수신하는 경우, 디-스큐 제어 회로(200)는 제1샘플링 데이터 신호들(SDATA1)에 포함된 복수의 데이터 신호들 각각의 패스/페일 여부를 순차적으로 결정할 수 있고, 제2샘플링 데이터 신호들(SDATA2)을 수신하는 경우, 디-스큐 제어 회로(200)는 제2샘플링 데이터 신호들(SDATA2)에 포함된 복수의 데이터 신호들 각각의 패스/페일 여부를 순차적으로 결정할 수 있고, 제3샘플링 데이터 신호들(SDATA3)을 수신하는 경우, 디-스큐 제어 회로(200)는 제3샘플링 데이터 신호들(SDATA3)에 포함된 복수의 데이터 신호들 각각의 패스/페일 여부를 순차적으로 결정할 수 있고, 제4샘플링 데이터 신호들(SDATA4)을 수신하는 경우, 디-스큐 제어 회로(200)는 제4샘플링 데이터 신호들(SDATA4)에 포함된 복수의 데이터 신호들 각각의 패스/페일 여부를 순차적으로 결정할 수 있다.
증폭된 입력 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료된 경우, 디-스큐 제어 회로(200)는 샘플링 회로(180)로부터 수신한 출력 샘플링 데이터 신호(SDATAO)와 샘플링 클럭(SCLK)을 링크(link)로 출력할 수 있다.
도 2는 도 1에 도시된 시스템 온 칩에 포함된 지연 제어 회로의 세부 블록도이다. 도 1 및 도 2를 참조하면, 지연 조절 회로(160)는 복수의 지연 회로들(220-1, 220-2, 220-3 및 220-4)을 포함할 수 있다.
제1지연 회로(220-1)는 증폭된 클럭 신호(CLKA) 및 제1지연 조절 신호(DCS1)를 수신하고, 제1지연 조절 신호(DCS1)에 기초하여, 증폭된 클럭 신호(CLKA)의 제1상승 에지의 지연을 조절하고, 지연을 조절시킨 결과, 제1지연된 클럭 신호들(DCLK_R)을 생성할 수 있다.
증폭된 클럭 신호(CLKA) 및 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않았을 때, 제1지연 회로(220-1)는 증폭된 클럭 신호(CLKA)의 상기 제1상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 클럭 신호들(DCLK_R)을 순차적으로 출력할 수 있다.
증폭된 클럭 신호(CLKA) 및 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료된 경우, 제1지연 회로(220-1)는 제1지연 조절 신호(DCS1)에 기초하여 제1지연된 클럭 신호들(DCLK_R) 중에서 어느 하나를 선택할 수 있다. 즉, 제1지연 회로(220-1)는 제1지연 조절 신호(DCS1)에 기초하여 제1지연된 클럭 신호들(DCLK_R) 중에서 어느 하나를 샘플링 회로(180)로 출력할 수 있다.
제2지연 회로(220-2)는 증폭된 클럭 신호(CLKA) 및 제3지연 조절 신호(DCS3)를 수신하고, 제3지연 조절 신호(DCS3)에 기초하여, 증폭된 클럭 신호(CLKA)의 제1하강 에지의 지연을 조절하고, 지연을 조절시킨 결과, 제2지연된 클럭 신호들(DCLK_F)을 생성할 수 있다.
증폭된 클럭 신호(CLKA) 및 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않았을 때, 제2지연 회로(220-2)는 증폭된 클럭 신호(CLKA)의 상기 제1하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 클럭 신호들(DCLK_F)을 순차적으로 출력할 수 있다.
증폭된 클럭 신호(CLKA) 및 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료된 경우, 제2지연 회로(220-2)는 제3지연 조절 신호(DCS3)에 기초하여 제2지연된 클럭 신호들(DCLK_F) 중에서 어느 하나를 선택할 수 있다. 즉, 제2지연 회로(220-2)는 제3지연 조절 신호(DCS3)에 기초하여 제2지연된 클럭 신호들(DCLK_F) 중에서 어느 하나를 샘플링 회로(180)로 출력할 수 있다.
제3지연 회로(220-3)는 증폭된 데이터 신호(DATAA) 및 제2지연 조절 신호(DCS2)를 수신하고, 제2지연 조절 신호(DCS2)에 기초하여, 증폭된 데이터 신호(DATAA)의 제2상승 에지의 지연을 조절하고, 지연을 조절시킨 결과, 제1지연된 데이터 신호들(DDATA_R)을 생성할 수 있다.
증폭된 클럭 신호(CLKA) 및 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않았을 때, 제3지연 회로(220-3)는 증폭된 데이터 신호(DATAA)의 상기 제2상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 데이터 신호들(DDATA_R)을 순차적으로 출력할 수 있다.
증폭된 클럭 신호(CLKA) 및 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료된 경우, 제3지연 회로(220-3)는 제2지연 조절 신호(DCS2)에 기초하여 제1지연된 데이터 신호들(DDATA_R) 중에서 어느 하나를 선택할 수 있다. 즉, 제3지연 회로(220-3)는 제2지연 조절 신호(DCS2)에 기초하여 제1지연된 데이터 신호들(DDATA_R) 중에서 어느 하나를 샘플링 회로(180)로 출력할 수 있다.
제4지연 회로(220-4)는 증폭된 데이터 신호(DATAA) 및 제4지연 조절 신호(DCS4)를 수신하고, 제4지연 조절 신호(DCS4)에 기초하여, 증폭된 데이터 신호(DATAA)의 제2하강 에지의 지연을 조절하고, 지연을 조절시킨 결과, 제2지연된 데이터 신호들(DDATA_F)을 생성할 수 있다.
증폭된 클럭 신호(CLKA) 및 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않았을 때, 제4지연 회로(220-4)는 증폭된 데이터 신호(DATAA)의 상기 제2하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 데이터 신호들(DDATA_F)을 순차적으로 출력할 수 있다.
증폭된 클럭 신호(CLKA) 및 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료된 경우, 제4지연 회로(220-4)는 제4지연 조절 신호(DCS4)에 기초하여 제2지연된 데이터 신호들(DDATA_F) 중에서 어느 하나를 선택할 수 있다. 즉, 제4지연 회로(220-4)는 제4지연 조절 신호(DCS4)에 기초하여 제2지연된 데이터 신호들(DDATA_F) 중에서 어느 하나를 샘플링 회로(180)로 출력할 수 있다.
도 3은 도 2에 도시된 지연 회로의 세부 블록도이다. 도 1 내지 도 3을 참조하면, 제1지연 회로(220-1)는 복수의 지연 셀들(230-1~230-9)을 포함할 수 있다.
복수의 지연 회로들(220-1~220-4)의 기능 및 성질은 동일할 수 있으므로, 본 명세서에서는 제1지연 회로(220-1)에 대해서만 설명하고, 나머지 지연 회로들(220-2~220-4)에 대한 설명은 생략하기로 한다.
본 명세서에서는, 설명의 편의를 위해, 9개의 지연 셀들(230-1~230-9)을 포함하는 지연 회로(220-1)를 도시하였지만, 이에 한정되지 않는다. 즉, 지연 회로(220)에 포함된 지연 셀들의 개수는 실시 예들에 따라 변경될 수 있다.
제1지연 회로(220-1)가 수신하는 지연 조절 신호(DCS1)는 복수의 비트들로 구성될 수 있다. 예컨대, 지연 조절 신호(DCS1)가 9개의 비트들로 구성되는 경우, 지연 조절 신호(DCS1)의 제1비트(DCS1[0])는 제1지연 셀(230-1)의 온(on)/오프(off) 여부를 제어하고, 지연 조절 신호(DCS1)의 제2비트(DCS1[1])는 제2지연 셀(230-2)의 온/오프 여부를 제어하고, 지연 조절 신호(DCS1)의 제3비트(DCS1[2])는 제3지연 셀(230-3)의 온/오프 여부를 제어하고, 지연 조절 신호(DCS1)의 제4비트(DCS1[3])는 제4지연 셀(230-4)의 온/오프 여부를 제어하고, 지연 조절 신호(DCS1)의 제9비트(DCS1[8])는 제9지연 셀(230-9)의 온/오프 여부를 제어할 수 있다.
제1지연 셀(230-1)이 온 되는 경우, 제1지연 셀(230-1)은 증폭 클럭 신호(CLKA)를 지연시킨 제1지연 입력 신호(DIN1)를 제2지연 셀(230-2)로 출력할 수 있다. 반대로, 제1지연 셀(230-1)이 오프 되는 경우, 증폭된 클럭 신호(CLKA)는 지연되지 않고, 제1지연 회로(220-1)로부터 출력되는 제1지연된 클럭 신호(DCLK_R)는 증폭된 클럭 신호(CLKA)와 동일한 신호일 수 있다.
동일하게, 제1지연 셀(230-1) 및 제2지연 셀(230-2)이 온 되는 경우, 제2지연 셀(230-2)은 제1지연 입력 신호(DIN1)를 지연시킨 제2지연 입력 신호(DIN2)를 제3지연 셀(230-3)로 출력할 수 있다, 반대로, 제1지연 셀(230-1)은 온 되지만, 제2지연 셀(230-2)은 오프되는 경우, 제1지연 입력 신호(DIN1)는 지연되지 않고, 제2지연 셀(230-2)이 출력하는 제1지연 출력 신호(DOUT1)는 제1지연 입력 신호(DIN1)와 동일할 수 있다.
예컨대, 지연 조절 신호(DCS1)가 '000000111'을 나타내는 경우, 제1비트(DCS1[0]), 제2비트(DCS1[1]) 및 제3비트(DCS1[2])는 1로서, 온 이 되고, 나머지 비트들(DCS1[3]~DCS1[8])은 0으로서, 오프가 된다. 따라서, 제1지연 회로(220-1)의 출력 신호인 제1지연된 클럭 신호(DCLK_R)는 제1지연 셀(230-1), 제2지연 셀(230-2), 제3지연 셀(230-3) 및 제4지연 셀(230-4)을 거쳐 다시 제3지연 셀(230-3), 제2지연 셀(230-2) 및 제1지연 셀(230-1)로 돌아오는 신호일 수 있다.
하나의 지연 셀(예컨대, 230-1)이 온 됨에 따라 지연되는 증폭된 클럭 신호(CLKA)의 위상(phase)은 시스템 온 칩(120)이 형성될 때 결정되고, 고정된 값일 수 있으나, 이에 한정되는 것은 아니다. 즉, 실시 예들에 따라, 하나의 지연 셀(예컨대, 230-1)이 온 됨에 따라 지연되는 증폭된 클럭 신호(CLKA)의 위상(phase)은 변경될 수 있으며, 시스템 온 칩(120)의 동작 중에 변경될 수도 있다.
도 4는 도 1에 도시된 시스템 온 칩에 포함된 샘플링 회로의 세부 블록도이다. 도 1 및 도 4를 참조하면, 샘플링 회로(180)는 인버터 회로(320) 및 디-시리얼라이저(340)를 포함할 수 있다.
인버터 회로(320)는 제1인버터(321-1)와 제2인버터(322-2)를 포함할 수 있다. 제1인버터(321-1)는 제2지연된 클럭 신호들(DCLK_F)을 반전하고, 제2인버터(321-2)는 제2지연된 데이터 신호들(DDATA_F)을 반전할 수 있다.
디-시리얼라이저(340)는 제1지연된 클럭 신호들(DCLK_R), 제1지연된 데이터 신호들(DDATA_R), 반전된 클럭 신호들(DCLK_I) 및 반전된 데이터 신호들(DDATA_I)을 수신하고, 제1지연된 클럭 신호(DCLK_R) 및 반전된 클럭 신호들(DCLK_I)을 이용하여 제1지연된 데이터 신호들(DDATA_R)과 반전된 데이터 신호들(DDATA_I)을 샘플링할 수 있다.
디-시리얼라이저(340)는 샘플링 결과로서 샘플링 데이터 신호들(SDATA1, SDATA2, SDATA3, SDATA4 or SDATAO)을 출력할 수 있다.
증폭된 클럭 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션이 동작이 완료되지 않았을 때, 디-시리얼라이저(340)는 제1지연된 클럭 신호(DCLK_R), 제1지연된 데이터 신호(DDATA_R), 반전된 클럭 신호(DCLK_I) 및 반전된 데이터 신호(DDATA_I)를 순차적으로 수신할 수 있다.
실시 예들에 따라, 제1지연된 클럭 신호(DCLK_R), 제1지연된 데이터 신호(DDATA_R), 반전된 클럭 신호(DCLK_I) 및 반전된 데이터 신호(DDATA_I)가 디-시리얼라이저(340)로 전송되는 순서는 변경될 수 있다.
반면, 증폭된 클럭 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료된 경우, 디-시리얼라이저(340)는 제1지연된 클럭 신호(DCLK_R), 제1지연된 데이터 신호(DDATA_R), 반전된 클럭 신호(DCLK_I) 및 반전된 데이터 신호(DDATA_I)를 동시에 수신할 수 있다.
디-시리얼라이저(340)는 제1지연된 클럭 신호(DCLK_R) 및/또는 증폭된 클럭 신호(CLKA)를 병렬화(de-serialize)할 수 있다. 디-시리얼라이저(340)는 제1지연된 클럭 신호들(DCLK_R) 및/또는 증폭된 클럭 신호(CLKA)를 1:8로 병렬화할 수 있으나, 이에 한정되는 것은 아니다. 즉, 실시 예들에 따라, 디-시리얼라이저(340)가 제1지연된 클럭 신호들(DCLK_R) 및/또는 증폭된 클럭 신호(CLKA)를 병렬화하는 비율은 변경될 수 있다.
디-시리얼라이저(340)는 제1지연된 클럭 신호들(DCLK_R) 및/또는 증폭된 클럭 신호(CLKA)를 병렬화한 결과로서, 샘플링 클럭 신호(SCLK)를 생성할 수 있고, 디-시리얼라이저(340)는 샘플링 클럭 신호(SCLK)를 디-스큐 제어 회로(200)로 전송할 수 있다.
증폭된 클럭 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않고, 디-시리얼라이저(340)가 제1지연된 클럭 신호들(DCLK_R)을 병렬화할 때, 샘플링 회로(180)는 제2지연된 클럭 신호들(DCLK_F) 대신에 증폭된 클럭 신호(CLKA)를 수신하고, 제1지연된 데이터 신호들(DDATA_R) 대신에 증폭된 데이터 신호(DATAA)의 상승 에지를 수신하고, 제2지연된 데이터 신호들(DDATA_F) 대신에 증폭된 데이터 신호(DATAA)의 하강 에지를 수신할 수 있다.
따라서, 디-시리얼라이저(340)는 증폭된 클럭 신호(CLKA)의 반전된 버전을 수신하고, 제1지연된 클럭 신호들(DCLK_R)과 증폭된 클럭 신호(CLKA)의 반전된 버전을 이용하여, 증폭된 데이터 신호(DATAA)의 상승 에지와 하강 에지를 샘플링하고, 샘플링 결과로서, 제1샘플링 데이터 신호들(SDATA1)을 생성할 수 있다.
디-시리얼라이저(340)의 병렬화 동작에 의해, 제1샘플링 데이터 신호들(SDATA1)은 복수의 비트들을 포함할 수 있다. 제1샘플링 데이터 신호들(SDATA1)은 16개의 비트들을 포함할 수 있으나, 이에 한정되지 않는다. 즉, 제1샘플링 데이터 신호들(SDATA1)에 포함된 비트들의 개수는 실시 예들에 따라 변경될 수 있다.
증폭된 클럭 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않고, 샘플링 회로(180)가 제1지연된 데이터 신호들(DDATA_R)을 수신하는 경우, 샘플링 회로(180)는 제1지연된 클럭 신호(DCLK_R) 대신에 증폭된 클럭 신호(CLKA)를 수신하고, 제2지연된 클럭 신호(DCLK_F) 대신에 증폭된 클럭 신호(CLKA)를 수신하고, 제2지연된 데이터 신호들(DATA_F) 대신에 증폭된 데이터 신호(DATAA)의 하강 에지를 수신할 수 있다.
따라서, 디-시리얼라이저(340)는 증폭된 클럭 신호(CLKA) 및 증폭된 클럭 신호(CLKA)의 반전된 버전을 수신하고, 증폭된 클럭 신호(CLKA)와 증폭된 클럭 신호(CLKA)의 상기 반전된 버전을 이용하여, 제1지연된 데이터 신호들(DDATA_R)과 증폭된 데이터 신호(DATAA)의 하강 에지를 샘플링하고, 샘플링 결과로서,제2샘플링 데이터 신호들(SDATA2)을 생성할 수 있다.
디-시리얼라이저(340)의 병렬화 동작에 의해, 제2샘플링 데이터 신호들(SDATA2)은 복수의 비트들을 포함할 수 있다. 제2샘플링 데이터 신호들(SDATA2)은 16개의 비트들을 포함할 수 있으나, 이에 한정되지 않는다. 즉, 제2샘플링 데이터 신호들(SDATA2)에 포함된 비트들의 개수는 실시 예들에 따라 변경될 수 있다.
증폭된 클럭 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않고, 샘플링 회로(180)가 제2지연된 클럭 신호들(DCLK_F)을 수신하는 경우, 샘플링 회로(180)는 제1지연된 클럭 신호들(DCLK_R) 대신에 증폭된 클럭 신호(CLKA)를 수신하고, 제1지연된 데이터 신호들(DDATA_R) 대신에 증폭된 데이터 신호(DATAA)의 상승 에지를 수신하고, 제2지연된 데이터 신호들(DDATA_F) 대신에 증폭된 데이터 신호(DATAA)의 하강 에지를 수신할 수 있다.
따라서, 디-시리얼라이저(340)는 반전된 클럭 신호들(DCLK_I)과 증폭된 클럭 신호(CLKA)를 이용하여, 증폭된 데이터 신호(DATAA)의 상기 상승 에지와 상기 하강 에지를 샘플링하고, 샘플링 결과로서, 제3샘플링 데이터 신호들(SDATA3)을 생성할 수 있다.
디-시리얼라이저(340)의 병렬화 동작에 의해, 제3샘플링 데이터 신호들(SDATA3)은 복수의 비트들을 포함할 수 있다. 제2샘플링 데이터 신호들(SDATA3)은 16개의 비트들을 포함할 수 있으나, 이에 한정되지 않는다. 즉, 제3샘플링 데이터 신호들(SDATA3)에 포함된 비트들의 개수는 실시 예들에 따라 변경될 수 있다.
또한, 증폭된 클럭 신호(CLKA)와 증폭된 데이터 신호(DATAA)의 스큐 캘리브레이션 동작이 완료되지 않고, 샘플링 회로(180)가 제2지연된 데이터 신호(DDATA_F)를 수신하는 경우, 샘플링 회로(180)는 제1지연된 클럭 신호(DCLK_R) 대신에 증폭된 클럭 신호(CLKA)를 수신하고, 제2지연된 클럭 신호(DCLK_F) 대신에 증폭된 클럭 신호(CLKA)를 수신하고, 제1지연된 데이터 신호들(DATA_R) 대신에 증폭된 데이터 신호(DATAA)의 상승 에지를 수신할 수 있다.
따라서, 디-시리얼라이저(340)는 증폭된 클럭 신호(CLKA) 및 증폭된 클럭 신호(CLKA)의 반전된 버전을 수신하고, 증폭된 클럭 신호(CLKA)와 증폭된 클럭 신호(CLKA)의 상기 반전된 버전을 이용하여, 제2지연된 데이터 신호들(DDATA_F)과 증폭된 데이터 신호(DATAA)의 상승 에지를 샘플링하고, 샘플링 결과로서, 제4샘플링 데이터 신호들(SDATA4)을 생성할 수 있다.
디-시리얼라이저(340)의 병렬화 동작에 의해, 제4샘플링 데이터 신호들(SDATA4)은 복수의 비트들을 포함할 수 있다. 제4샘플링 데이터 신호들(SDATA4)은 16개의 비트들을 포함할 수 있으나, 이에 한정되지 않는다. 즉, 제4샘플링 데이터 신호들(SDATA4)에 포함된 비트들의 개수는 실시 예들에 따라 변경될 수 있다.
도 5는 도 1에 도시된 시스템 온 칩에 포함된 디스큐 제어 회로의 세부 블록도이다. 도 1 및 도 5를 참조하면, 디-스큐 제어 회로(200)는 멀티플렉서(420), 복수의 비교기들(440-1~440-4), 지연 조절 신호 생성기들(460-1, 460-2) 및 출력 회로(480)를 포함할 수 있다.
멀티플렉서(420)는, 제1선택 신호(SEL1)에 응답하여, 수신한 샘플링 데이터 신호들(SDATA1, SDATA2, SDATA3 or SDATA4) 중에서 어느 하나를 선택할 수 있다.
제1선택 신호(SEL1)가 제1샘플링 데이터 신호들(SDATA1)에 대응되는 경우, 멀티플렉서(420)는 수신한 제1샘플링 데이터 신호들(SDATA1)을 제1비교기(440-1)로 전송하고, 제1선택 신호(SEL1)가 제2샘플링 데이터 신호들(SDATA2)에 대응되는 경우, 멀티플렉서(420)는 수신한 제2샘플링 데이터 신호들(SDATA2)을 제2비교기(440-2)로 전송하고, 제1선택 신호(SEL1)가 제3샘플링 데이터 신호들(SDATA3)에 대응되는 경우, 멀티플렉서(420)는 수신한 제3샘플링 데이터 신호들(SDATA3)을 제3비교기(440-3)로 전송하고, 제1선택 신호(SEL1)가 제4샘플링 데이터 신호들(SDATA4)에 대응되는 경우, 멀티플렉서(420)는 수신한 제4샘플링 데이터 신호들(SDATA4)을 제4비교기(440-4)로 전송할 수 있다.
제1비교기(440-1)는 제1샘플링 데이터들(SDATA1) 각각과 제1기준 신호를 비교하여 제1샘플링 데이터들(SDATA1) 각각의 패스 여부를 결정하고, 결정된 결과에 기초하여 제1카운트 신호(CNT1)를 생성할 수 있다.
제1비교기(440-1)는 제1샘플링 데이터들(SDATA1) 각각에 포함된 비트들 각각이 상기 제1기준 신호와 동일한지 여부를 비교하고, 비교 결과, 상기 비트들 각각이 상기 제1기준 신호와 동일한 경우, 비교한 비트는 패스라고 결정하고, 비교 결과 상기 비트들 각각이 상기 제1기준 신호와 동일하지 않은 경우, 상기 비교한 비트는 페일이라고 결정할 수 있다.
제1카운트 신호(CNT1)는 제1샘플링 데이터들(SDATA1) 각각에 포함된 비트들 중에서 패스된 비트(들)의 개수를 나타낼 수 있다.
제2비교기(440-2)는 제2샘플링 데이터들(SDATA2) 각각과 제2기준 신호를 비교하여 제2샘플링 데이터들(SDATA2) 각각의 패스 여부를 결정하고, 결정된 결과에 기초하여 제2카운트 신호(CNT2)를 생성할 수 있다.
제2비교기(440-2)는 제2샘플링 데이터들(SDATA2) 각각에 포함된 비트들 각각이 상기 제2기준 신호와 동일한지 여부를 비교하고, 비교 결과, 상기 비트들 각각이 상기 제2기준 신호와 동일한 경우, 비교한 비트는 패스라고 판단하고, 비교 결과 상기 비트들 각각이 상기 제2기준 신호와 동일하지 않은 경우, 상기 비교한 비트는 페일이라고 판단할 수 있다.
제2카운트 신호(CNT2)는 제2샘플링 데이터들(SDATA2) 각각에 포함된 비트들 중에서 패스된 비트(들)의 개수를 나타낼 수 있다.
제3비교기(440-3)는 제3샘플링 데이터들(SDATA3) 각각과 제3기준 신호를 비교하여 제3샘플링 데이터들(SDATA3) 각각의 패스 여부를 결정하고, 결정된 결과에 기초하여 제3카운트 신호(CNT3)를 생성할 수 있다.
제3비교기(440-3)는 제3샘플링 데이터들(SDATA3) 각각에 포함된 비트들 각각이 상기 제3기준 신호와 동일한지 여부를 비교하고, 비교 결과, 상기 비트들 각각이 상기 제3기준 신호와 동일한 경우, 비교한 비트는 패스라고 판단하고, 비교 결과 상기 비트들 각각이 상기 제3기준 신호와 동일하지 않은 경우, 상기 비교한 비트는 페일이라고 판단할 수 있다.
제3카운트 신호(CNT3)는 제3샘플링 데이터들(SDATA3) 각각에 포함된 비트들 중에서 패스된 비트(들)의 개수를 나타낼 수 있다.
제4비교기(440-4)는 제4샘플링 데이터들(SDATA4) 각각과 제4기준 신호를 비교하여 제4샘플링 데이터들(SDATA4) 각각의 패스 여부를 결정하고, 결정된 결과에 기초하여 제4카운트 신호(CNT4)를 생성할 수 있다.
제4비교기(440-4)는 제4샘플링 데이터들(SDATA4) 각각에 포함된 비트들 각각이 상기 제4기준 신호와 동일한지 여부를 비교하고, 비교 결과, 상기 비트들 각각이 상기 제4기준 신호와 동일한 경우, 비교한 비트는 패스라고 판단하고, 비교 결과 상기 비트들 각각이 상기 제4기준 신호와 동일하지 않은 경우, 상기 비교한 비트는 페일이라고 판단할 수 있다.
제4카운트 신호(CNT4)는 제4샘플링 데이터들(SDATA4) 각각에 포함된 비트들 중에서 패스된 비트(들)의 개수를 나타낼 수 있다.
예컨대, 샘플링 데이터들(SDATA1, SDATA2, SDATA3 or SDATA4, 예컨대 SDATA1)에 포함된 어느 하나의 데이터가 디-시리얼라이저(340)에 의해 1:16으로 병렬화된 경우, 비교기(440-1, 440-2, 440-3 or 440-4, 예컨대 440-1)는 동시에 16개의 비트들을 포함하는 샘플링 데이터(SDATA1, SDATA2, SDATA3 or SDATA4, 예컨대 SDATA1)를 수신할 수 있다. 비교기(440-1, 440-2, 440-3 or 440-4, 예컨대 440-1)는 상기 16개의 비트들을 기준 신호(예컨대, 제1기준 신호)와 비교하여 상기 16개의 비트들 각각의 패스 여부를 결정하고, 상기 16개의 비트들 각각의 패스 여부에 기초하여, 샘플링 데이터(SDATA1, SDATA2, SDATA3 or SDATA4, 예컨대 SDATA1)의 패스 여부를 결정할 수 있다.
실시 예들에 따라, 비교기(440-1, 440-2, 440-3 or 440-4)는, 동시에 수신한 비트들 전부가 패스인 경우, 샘플링 데이터(SDATA1, SDATA2, SDATA3 or SDATA4)가 패스라고 결정할 수 있으나, 이에 한정되는 것은 아니다. 즉, 실시 예들에 따라, 샘플링 데이터(SDATA1, SDATA2, SDATA3 or SDATA4)가 패스인지 여부를 결정하는 기준은 다를 수 있다.
상기 제1기준 신호, 상기 제2기준 신호, 상기 제3기준 신호 및 상기 제4기준 신호는 미리 결정된 신호로서, 비교기들 (440-1~440-4) 각각에 저장된 신호일 수 있다.
예컨대, 디-스큐 제어 회로(200)는 수신할 데이터 신호(SDATA1, SDATA2, SDATA3 or SDATA4)가 샘플링 클럭 신호(SCLK)의 상승 에지에서 샘플된 것인지, 샘플링 클럭 신호(SCLK)의 하강 에지에서 샘플링된 것인지를 미리 알고 있고, 그에 따라, 패스(pass)될 데이터를 기준 신호로서 저장할 수 있다.
즉, 수신한 데이터 신호(SDATA1, SDATA2, SDATA3 or SDATA4)가 샘플링 클럭 신호(SCLK)의 상승 에지에서 샘플된 경우, 기준 신호는 0(로우(low))에 대응되는 값을 가지고, 수신한 데이터 신호(SDATA1, SDATA2, SDATA3 or SDATA4)가 샘플링 클럭 신호(SCLK)의 하강 에지에서 샘플된 경우, 기준 신호는 1(하이(high))에 대응되는 값을 가질 수 있다.
제1비교기(440-1)는 제1카운트 신호(CNT1)를 제1지연 조절 신호 생성기(460-1)로 전송하고, 제2비교기(440-2)는 제2카운트 신호(CNT2)를 제1지연 조절 신호 생성기(460-1)로 전송할 수 있다.
제3비교기(440-3)는 제3카운트 신호(CNT3)를 제2지연 조절 신호 생성기(460-2)로 전송하고, 제4비교기(440-4)는 제4카운트 신호(CNT4)를 제2지연 조절 신호 생성기(460-2)로 전송할 수 있다.
제1지연 조절 신호 생성기(460-1)는 제1카운트 신호(CNT1) 및 제2카운트 신호(CNT2)를 이용하여 제1지연 조절 신호(DCS1) 및 제2지연 조절 신호(DCS2)를 생성할 수 있다.
보다 상세하게, 제1지연 조절 신호 생성기(460-1)는 제1카운트 신호(CNT1)와 제2카운트 신호(CNT2)의 차이를 2로 나눈 제1조절 값에 기초하여 제1지연 조절 신호(DCS1) 및 제2지연 조절 신호(DCS2)를 생성할 수 있다.
제1카운트 신호(CNT1)와 제2카운트 신호(CNT2)의 차이를 2로 나눈 값이 정수가 아닌 경우, 상기 제1조절 값은 상기 나눈 값을 반올림한 값일 수 있다.
제1지연 조절 신호 생성기(460-1)는 제1지연 조절 신호(DCS1) 및 제2지연 조절 신호(DCS2)를 지연 조절 회로(160)로 전송할 수 있다.
상기 제1조절 값이 양수인 경우, 제1지연 조절 신호(DCS1)는 증폭된 클럭 신호(CLKA)가 상기 제1조절 값만큼 지연되도록 지시하는 신호이고, 제2지연 조절 신호(DCS2)는 증폭된 데이터 신호(DATAA)가 지연되지 않도록 지시하는 신호일 수 있다.
상기 제1조절 값이 영(0)인 경우, 제1지연 조절 신호(DCS1)는 증폭된 클럭 신호(CLKA)가 지연되지 않도록 지시하는 신호이고, 제2지연 조절 신호(DCS2)는 증폭된 데이터 신호(DATAA)가 지연되지 않도록 지시하는 신호일 수 있다.
상기 제1조절 값이 음수인 경우, 제1지연 조절 신호(DCS1)는 증폭된 클럭 신호(CLKA)가 지연되지 않도록 지시하는 신호이고, 제2지연 조절 신호(DCS2)는 증폭된 데이터 신호(DATAA)가 상기 제1조절 값만큼 지연되도록 지시하는 신호일 수 있다.
증폭된 클럭 신호(CLKA)(또는 증폭된 데이터 신호(DATAA))가 상기 제1조절 값만큼 지연된다는 것은, 지연 조절 회로(160)가 생성한 제1지연된 클럭 신호들(DCLK_R)(또는 제1지연된 데이터 신호(DDATA_R)) 중에서 상기 제1조절 값만큼 지연된 신호를 선택하는 것을 의미할 수 있다.
예컨대, 제1샘플링 데이터 신호(SDATA1)가 16개의 비트들을 포함하고, 그 중에서 6개의 비트가 패스된 경우, 제1카운트 신호(CNT1)는 십진수 숫자 6에 대응되고, 제2샘플링 데이터 신호(SDATA2)가 16개의 비트들을 포함하고, 그 중에서 2개의 비트가 패스된 경우, 제2카운트 신호(CNT2)는 십진수 숫자 2에 대응될 수 있다.
따라서, 상기 십진수 숫자 6과 상기 십진수 숫자 2의 차이를 2로 나눈 2 가 상기 제1조절 값이 되므로, 제1지연 조절 신호 생성기(460-1)는 증폭된 클럭 신호(CLKA)가 2만큼 지연되도록 지시하는 제1지연 조절 신호(DCS1) 및 증폭된 데이터 신호(DATAA)가 지연되지 않도록 지시하는 제2지연 조절 신호(DCS2)를 생성할 수 있다.
제2지연 조절 신호 생성기(460-2)는 제3카운트 신호(CNT3) 및 제4카운트 신호(CNT4)를 이용하여 제3지연 조절 신호(DCS3) 및 제4지연 조절 신호(DCS4)를 생성할 수 있다.
보다 상세하게, 제2지연 조절 신호 생성기(460-2)는 제3카운트 신호(CNT3)와 제4카운트 신호(CNT4)의 차이를 2로 나눈 제2조절 값에 기초하여 제3지연 조절 신호(DCS3) 및 제4지연 조절 신호(DCS4)를 생성할 수 있다.
제3카운트 신호(CNT3)와 제4카운트 신호(CNT4)의 차이를 2로 나눈 값이 정수가 아닌 경우, 상기 제2조절 값은 상기 나눈 값을 반올림한 값일 수 있다.
제2지연 조절 신호 생성기(460-2)는 제3지연 조절 신호(DCS3) 및 제4지연 조절 신호(DCS4)를 지연 조절 회로(160)로 전송할 수 있다.
상기 제2조절 값이 양수인 경우, 제3지연 조절 신호(DCS3)는 증폭된 클럭 신호(CLKA)가 상기 제2조절 값만큼 지연되도록 지시하는 신호이고, 제4지연 조절 신호(DCS4)는 증폭된 데이터 신호(DATAA)가 지연되지 않도록 지시하는 신호일 수 있다.
상기 제2조절 값이 영(0)인 경우, 제3지연 조절 신호(DCS3)는 증폭된 클럭 신호(CLKA)가 지연되지 않도록 지시하는 신호이고, 제4지연 조절 신호(DCS4)는 증폭된 데이터 신호(DATAA)가 지연되지 않도록 지시하는 신호일 수 있다.
상기 제2조절 값이 음수인 경우, 제3지연 조절 신호(DCS3)는 증폭된 클럭 신호(CLKA)가 지연되지 않도록 지시하는 신호이고, 제4지연 조절 신호(DCS4)는 증폭된 데이터 신호(DATAA)가 상기 제2조절 값만큼 지연되도록 지시하는 신호일 수 있다.
증폭된 클럭 신호(CLKA)(또는 증폭된 데이터 신호(DATAA))가 상기 제2조절 값만큼 지연된다는 것은, 지연 조절 회로(160)가 생성한 제1지연된 클럭 신호들(DCLK_R)(또는 제1지연된 데이터 신호(DDATA_R)) 중에서 상기 제2조절 값만큼 지연된 신호를 선택하는 것을 의미할 수 있다.
예컨대, 제3샘플링 데이터 신호(SDATA3)가 16개의 비트들을 포함하고, 그 중에서 2개의 비트가 패스된 경우, 제3카운트 신호(CNT3)는 십진수 숫자 2에 대응되고, 제2샘플링 데이터 신호(SDATA2)가 16개의 비트들을 포함하고, 그 중에서 6개의 비트가 패스된 경우, 제4카운트 신호(CNT4)는 십진수 숫자 6에 대응될 수 있다.
따라서, 상기 십진수 숫자 2과 상기 십진수 숫자 6의 차이를 2로 나눈 -2가 제2조절 값이 되므로, 제1지연 조절 신호 생성기(460-1)는 증폭된 클럭 신호(CLKA)가 지연되지 않도록 지시하는 제3지연 조절 신호(DCS3) 및 증폭된 데이터 신호(DATAA)가 2만큼 지연되도록 지시하는 제4지연 조절 신호(DCS4)를 생성할 수 있다.
출력 회로(480)는 스큐 캘리브레이션 동작이 완료되었음을 나타내는 제2선택 신호(SEL2)에 응답하여 샘플링 클럭 신호(CLK)와 출력 샘플링 데이터 신호(SDATAO)를 링크(link)로 출력할 수 있다.
실시 예들에 따라, 제1선택 회로(SEL1)와 제2선택 회로(SEL2)는 디-스큐 제어 회로(200)에 의해 제어될 수 있으나, 이에 한정되지 않는다. 즉, 실시 예들에 따라, 제1선택 회로(SEL1)와 제2선택 회로(SEL2)는 디-스큐 제어 회로(200)와는 구분되는 별개의 프로세서에 의해 제어될 수도 있다.
도 6은 본 발명의 실시 예에 따라 증폭된 데이터 신호가 고정되고 증폭된 클럭 신호의 상승 에지가 서로 다른 지연으로 지연되는 경우의 타이밍도(timing diagram)이다.
도 1 내지 도 6을 참조하면, 제1지연된 클럭 신호들(DCLK_R)은 복수의 클럭 신호들(CLKA, DCLK_R_1TD~DCLK_R_8TD)을 포함할 수 있다. 도 6에서는 설명의 편의를 위해 제1지연된 클럭 신호들(DCLK_R)은 9개의 클럭 신호들을 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 즉, 실시 예들에 따라 제1지연된 클럭 신호들(DCLK_R)에 포함된 클럭 신호들의 개수는 변경될 수 있다.
제1지연된 클럭 신호들(DCLK_R)은 증폭된 클럭 신호(CLKA) 및 복수의 지연된 상승 클럭 신호들(DCLK_R_1TD~DCLK_R_8TD)을 포함할 수 있다.
증폭된 클럭 신호(CLKA)와 제1지연된 상승 클럭 신호(DCLK_R_1TD) 사이의 위상 차이와 (n-1)-번째 지연된 상승 클럭 신호(DCLK_R_(n-1)TD)(n은 2 이상, 8 이하의 자연수)와 n-번째 지연된 상승 클럭 신호(DCLK_R_nTD) 사이의 위상 차이는 1 탭으로 서로 동일할 수 있다.
지연 조절 회로(160)는 제1지연된 클럭 신호들(DCLK_R)에 포함된 신호들을 순차적으로 샘플링 회로(180)로 출력할 수 있다. 지연 조절 회로(160)는 동일한 시간 간격으로 증폭된 클럭 신호(CLKA)와 복수의 지연된 상승 클럭 신호들(DCLK_R_1TD~DCLK_R_8TD)을 출력할 수 있다.
샘플링 회로(180)는 증폭된 클럭 신호(CLKA)를 수신하고, 증폭된 클럭 신호(CLKA)를 이용하여 증폭된 데이터 신호(DATAA)를 제1샘플링(C1-1)할 수 있다. 증폭된 클럭 신호(CLKA)의 상승 에지에서 샘플링된 증폭된 데이터 신호(DATAA)는 0(low)이고, 디-스큐 제어 회로(200)가 샘플링된 데이터(0)를 상기 제1기준 신호와 비교하고, 비교 결과, 제1지연된 상승 클럭 신호(DCLK_R_1TD)는 패스(P)가 될 수 있다.
이와 유사하게, 샘플링 회로(180)는 증폭된 클럭 신호(CLKA)가 1 탭(tap)만큼 지연된 제1지연된 상승 클럭 신호(DCLK_R_1TD)를 수신하고, 제1지연된 상승 클럭 신호(DCLK_R_1TD)를 이용하여 증폭된 데이터 신호(DATAA)를 제2샘플링(C2-2)할 수 있다. 제1지연된 상승 클럭 신호(DCLK_R_1TD)의 상승 에지에서 샘플링된 증폭된 데이터 신호(DATAA)는 0(low)이고, 디-스큐 제어 회로(200)가 샘플링된 데이터(0)를 상기 제1기준 신호와 비교하고, 비교 결과, 제2지연된 상승 클럭 신호(DCLK_R_2TD)는 패스(P)가 될 수 있다.
도 6에 도시된 바와 같이, 제1지연된 클럭 신호들(DCLK_R) 각각에 의해 샘플링된 증폭된 데이터 신호(DATAA)의 패스 개수는 8개이므로, 제1카운트 신호(CNT1)는 십진수 8에 대응하는 데이터를 포함할 수 있다.
도 7은 본 발명의 실시 예에 따라 증폭된 데이터 신호가 고정되고 증폭된 클럭 신호의 하강 에지가 서로 다른 지연으로 지연되는 경우의 타이밍도이다.
도 1 내지 도 5 및 도 7을 참조하면, 제2지연된 클럭 신호들(DCLK_F)은 복수의 클럭 신호들을 포함할 수 있다. 도 7에서는 설명의 편의를 위해 제2지연된 클럭 신호들(DCLK_F)은 9개의 클럭 신호들을 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 즉, 실시 예들에 따라 제2지연된 클럭 신호들(DCLK_F)에 포함된 클럭 신호들의 개수는 변경될 수 있다.
제2지연된 클럭 신호들(DCLK_F)은 증폭된 클럭 신호(CLKA) 및 복수의 지연된 하강 클럭 신호들(DCLK_F_1TD~DCLK_F_8TD)을 포함할 수 있다.
반전된 클럭 신호(/CLKA)는 제1인버터(321-1)에 의해 증폭된 클럭 신호(CLKA)가 반전된 신호이고, 반전된 하강 클럭 신호들(/DCLK_F_1TD~/DCLK_F_8TD) 각각은 지연된 하강 클럭 신호들(DCLK_F_1TD~DCLK_F_8TD) 각각이 제1인버터(321-1)에 의해 반전된 신호일 수 있다.
반전된 클럭 신호(/CLKA)와 제1반전된 하강 클럭 신호(/DCLK_F_1TD) 사이의 위상 차이와 (n-1)-번째 반전된 하강 클럭 신호(/DCLK_F_(n-1)TD)(n은 2 이상, 8 이하의 자연수)와 n-번째 반전된 하강 클럭 신호(/DCLK_F_nTD) 사이의 위상 차이는 1 탭으로 서로 동일할 수 있다.
지연 조절 회로(160)는 지연된 하강 클럭 신호들(DCLK_F_1TD~DCLK_F_8TD)을 순차적으로 샘플링 회로(180)로 출력할 수 있다. 지연 조절 회로(160)는 동일한 시간 간격으로 증폭된 클럭 신호(CLKA)와 복수의 지연된 하강 클럭 신호들(DCLK_F_1TD~DCLK_F_8TD)을 출력할 수 있다.
디-시리얼라이저(340)는 반전된 클럭 신호(/CLKA)를 수신하고, 반전된 클럭 신호(/CLKA)를 이용하여 증폭된 데이터 신호(DATAA)를 제1샘플링(C2-1) 할 수 있다. 반전된 클럭 신호(/CLKA)의 상승 에지에서 샘플링된 증폭된 데이터 신호(DATAA)는 1(high)이고, 디-스큐 제어 회로(200)가 샘플링된 데이터(예컨대, 1)를 상기 제3기준 신호와 비교하고, 비교 결과, 반전된 클럭 신호(/CLKA)는 패스(P)가 될 수 있다.
이와 유사하게, 디-시리얼라이저(340)는 반전된 클럭 신호(/CLKA)가 1 탭(tap)만큼 지연된 제1반전된 하강 클럭 신호(/DCLK_F_1TD)를 수신하고, 제1지연된 하강 클럭 신호(DCLK_F_1TD)를 이용하여 증폭된 데이터 신호(DATAA)를 제2샘플링(C2-2)할 수 있다. 제1지연된 하강 클럭 신호(DCLK_F_1TD)의 하강 에지에서 샘플링된 증폭된 데이터 신호(DATAA)는 0(low)이고, 디-스큐 제어 회로(200)가 샘플링된 데이터(0)를 상기 제1기준 신호와 비교하고, 비교 결과, 제1반전된 하강 클럭 신호(/DCLK_F_1TD)는 패스(P)가 될 수 있다.
도 7에 도시된 바와 같이, 반전된 하강 클럭 신호들(/DCLK_F_1TD~/DCLK_F_8TD) 각각에 의해 샘플링된 증폭된 데이터 신호(DATAA)의 패스 개수는 5개이므로, 제3카운트 신호(CNT3)는 십진수 5에 대응하는 데이터를 포함할 수 있다.
도 8은 본 발명의 실시 예에 따라 증폭된 클럭 신호가 고정되고 증폭된 데이터 신호의 상승 에지가 서로 다른 지연으로 지연되는 경우의 타이밍도이다.
도 1 내지 도 5 및 도 8을 참조하면, 제1지연된 데이터 신호들(DDATA_R)은 복수의 데이터 신호들(DATAA, DATA_R_1TD~DATA_R_8TD)을 포함할 수 있다. 도 8에서는 설명의 편의를 위해 제1지연된 데이터 신호들(DDATA_R)은 9개의 데이터 신호들을 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 즉, 실시 예들에 따라 제1지연된 데이터 신호들(DDATA_R)에 포함된 데이터 신호들의 개수는 변경될 수 있다.
제1지연된 데이터 신호들(DDATA_R)은 증폭된 데이터 신호(DATAA) 및 복수의 지연된 상승 데이터 신호들(DDATA_R_1TD~DDATA_R_8TD)을 포함할 수 있다.
증폭된 데이터 신호(DATAA)와 제1지연된 상승 데이터 신호(DDATA_R_1TD) 사이의 위상 차이와 (n-1)-번째 지연된 상승 데이터 신호(DDATA_R_(n-1)TD)(n은 2 이상, 8 이하의 자연수)와 n-번째 지연된 상승 데이터 신호(DDATA_R_nTD) 사이의 위상 차이는 1 탭으로 서로 동일할 수 있다.
지연 조절 회로(160)는 제1지연된 데이터 신호들(DDATA_R)에 포함된 신호들을 순차적으로 샘플링 회로(180)로 출력할 수 있다. 지연 조절 회로(160)는 동일한 시간 간격으로 증폭된 데이터 신호(DATAA)와 복수의 지연된 상승 데이터 신호들(DDATA_R_1TD~DDATA_R_8TD)을 출력할 수 있다.
샘플링 회로(180)는 증폭된 데이터 신호(DATAA)를 수신하고, 증폭된 클럭 신호(CLKA)를 이용하여 증폭된 데이터 신호(DATAA)를 샘플링(C3-1)할 수 있다. 증폭된 클럭 신호(CLKA)의 상승 에지에서 샘플링된 증폭된 데이터 신호(DATAA)는 0(low)이고, 디-스큐 제어 회로(200)가 샘플링된 데이터(0)를 상기 제2기준 신호와 비교하고, 비교 결과, 제1지연된 상승 데이터 신호(DDATA_R_1TD)는 패스(P)가 될 수 있다.
이와 유사하게, 샘플링 회로(180)는 증폭된 데이터 신호(DATAA)가 1 탭(tap)만큼 지연된 제1지연된 상승 데이터 신호(DDATA_R_1TD)를 수신하고, 제1지연된 상승 데이터 신호(DDATA_R_1TD)를 이용하여 증폭된 데이터 신호(DATAA)를 제2샘플링(C2-2)할 수 있다. 제1지연된 상승 데이터 신호(DDATA_R_1TD)의 상승 에지에서 샘플링된 증폭된 데이터 신호(DATAA)는 0(low)이고, 디-스큐 제어 회로(200)가 샘플링된 데이터(0)를 상기 제1기준 신호와 비교하고, 비교 결과, 제2지연된 상승 데이터 신호(DDATA_R_2TD)는 패스(P)가 될 수 있다.
도 8에 도시된 바와 같이, 제1지연된 데이터 신호들(DDATA_R) 각각에 의해 샘플링된 증폭된 데이터 신호(DATAA)의 패스 개수는 3개이므로, 제2카운트 신호(CNT2)는 십진수 3에 대응하는 데이터를 포함할 수 있다.
도 9는 본 발명의 실시 예에 따라 증폭된 클럭 신호가 고정되고 증폭된 데이터 신호의 하강 에지가 서로 다른 지연으로 지연되는 경우의 타이밍도이다.
도 1 내지 도 5 및 도 9를 참조하면, 제2지연된 데이터 신호들(DDATA_F)은 복수의 데이터 신호들을 포함할 수 있다. 도 9에서는 설명의 편의를 위해 제2지연된 데이터 신호들(DDATA_F)은 9개의 데이터 신호들을 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 즉, 실시 예들에 따라 제2지연된 데이터 신호들(DDATA_F)에 포함된 데이터 신호들의 개수는 변경될 수 있다.
제2지연된 데이터 신호들(DDATA_F)은 증폭된 데이터 신호(DATAA) 및 복수의 지연된 하강 데이터 신호들(DDATA_F_1TD~DDATA_F_8TD)을 포함할 수 있다.
반전된 클럭 신호(/CLK)는 제1인버터(321-1)에 의해 증폭된 클럭 신호(CLKA)가 반전된 신호일 수 있다.
증폭된 데이터 신호(DATAA)와 제1지연된 하강 데이터 신호(DDATA_F_1TD) 사이의 위상 차이와 (n-1)-번째 지연된 하강 데이터 신호(DDATA_F_(n-1)TD)(n은 2 이상, 8 이하의 자연수)와 n-번째 지연된 하강 데이터 신호(DDATA_F_nTD) 사이의 위상 차이는 1 탭으로 서로 동일할 수 있다.
지연 조절 회로(160)는 지연된 하강 데이터 신호들(DDATA_F_1TD~DDATA_F_8TD)을 순차적으로 샘플링 회로(180)로 출력할 수 있다. 지연 조절 회로(160)는 동일한 시간 간격으로 증폭된 데이터 신호(DATAA)와 복수의 지연된 하강 데이터 신호들(DDATA_F_1TD~DDATA_F_8TD)을 출력할 수 있다.
디-시리얼라이저(340)는 반전된 클럭 신호(/CLKA)를 이용하여 증폭된 데이터 신호(DATAA)를 제1샘플링(C4-1) 할 수 있다. 반전된 클럭 신호(/CLKA)의 상승 에지에서 샘플링된 증폭된 데이터 신호(DATAA)는 1(high)이고, 디-스큐 제어 회로(200)가 샘플링된 데이터(예컨대, 1)를 상기 제4기준 신호와 비교하고, 비교 결과, 반전된 데이터 신호(/DATAA)는 패스(P)가 될 수 있다.
이와 유사하게, 디-시리얼라이저(340)는 증폭된 데이터 신호(DATAA)가 1 탭(tap)만큼 제1지연된 하강 데이터 신호(DDATA_F_1TD)를 수신하고, 반전된 클럭 신호(/CLKA)를 이용하여 제1지연된 하강 데이터 신호(DDATA_F_1TD)를 제2샘플링(C4-2)할 수 있다. 반전된 클럭 신호(/CLKA)의 상승 에지에서 샘플링된 제1지연된 하강 데이터 신호(DDATA_F_1TD)는 1(high)이고, 디-스큐 제어 회로(200)가 샘플링된 데이터(0)를 상기 제4기준 신호와 비교하고, 비교 결과, 제1지연된 하강 데이터 신호(DDATA_F_1TD)는 패스(P)가 될 수 있다.
도 9에 도시된 바와 같이, 지연된 하강 데이터 신호들(DDATA_F_1TD~DDATA_F_8TD) 각각에 의해 샘플링된 증폭된 데이터 신호(DATAA)의 패스 개수는 3개이므로, 제4카운트 신호(CNT4)는 십진수 3에 대응하는 데이터를 포함할 수 있다.
도 10a는 듀티비가 5:5인 증폭된 데이터 신호와 증폭된 클럭 신호의 스큐가 캘리브레이션되는 실시 예를 나타낸다.
도 1 내지 도 10a를 참조하면, 도 6 내지 도 9의 과정을 거쳐서 증폭된 클럭 신호(CLKA)의 상승 에지(R1)에 대한 지연 및 증폭된 클럭 신호(CLKA)의 하강 에지(F1)에 대한 지연을 결정할 수 있다.
증폭된 데이터 신호(DATAA)가 1(high)인 제1구간(TP1)의 길이와 0(low)인 제2구간(TP2)의 길이가 동일하고, 이와 같은 경우, 듀티비는 5:5가 될 수 있다.
예컨대, 도 10a에 도시된 바와 같이, 증폭된 클럭 신호(CLKA)의 상승 에지(R1)는 증폭된 데이터 신호(DATAA)의 제1지점(P1)을 샘플링할 수 있다.
제1지점(P1)과 증폭된 데이터 신호(DATAA)의 제1하강 에지(DF1) 사이의 시간 차이(T1)와 증폭된 데이터 신호(DATAA)의 제1상승 에지(DR1)와 제1지점(P1) 사이의 시간 차이(T1)는 서로 동일하므로, 제1지연된 클럭 신호들(DCLK_R)의 패스 개수와 제1지연된 데이터 신호들(DDATA_R)의 패스 개수가 동일할 수 있다.
따라서, 제1카운트 신호(CNT1) 및 제2카운트 신호(CNT2)는 십진수 0에 대응되는 신호를 포함할 수 있고, 지연 조절 회로(160)가 증폭된 클럭 신호(CLKA)의 상승 에지를 지연시키지 않도록 지시하기 위해, 디-스큐 제어 회로(200)는 0(또는 000000000)을 포함하는 제1지연 조절 신호(DCS1)를 생성할 수 있다.
지연 조절 회로(160)는, 제1지연 조절 신호(DCS1)에 따라, 증폭된 클럭 신호(CLKA)를 증폭하지 않은 제1지연된 클럭 신호(DCLK_R)를 생성할 수 있다.
이와 유사하게, 증폭된 클럭 신호(CLKA)의 하강 에지(F1)는 증폭된 데이터 신호(DATAA)의 제2지점(P2)을 샘플링할 수 있다.
제2지점(P2)과 증폭된 데이터 신호(DATAA)의 제1상승 에지(DR1) 사이의 시간 차이(T2)와 증폭된 데이터 신호(DATAA)의 제2하강 에지(DF2)와 제2지점(P2) 사이의 시간 차이(T2)는 서로 동일하므로, 제2지연된 클럭 신호들(DCLK_F)의 패스 개수와 제2지연된 데이터 신호들(DDATA_F)의 패스 개수가 동일할 수 있다.
따라서, 제3카운트 신호(CNT3) 및 제4카운트 신호(CNT4)는 십진수 0에 대응되는 신호를 포함할 수 있고, 지연 조절 회로(160)가 증폭된 클럭 신호(CLKA)의 하강 에지를 지연시키지 않도록 지시하기 위해, 디-스큐 제어 회로(200)는 0(또는 000000000)을 포함하는 제3지연 조절 신호(DCS3)를 생성할 수 있다.
지연 조절 회로(160)는, 제3지연 조절 신호(DCS3)에 따라, 증폭된 클럭 신호(CLKA)를 증폭하지 않은 제2지연된 클럭 신호(DCLK_F)를 생성할 수 있다.
도 10b는 듀티비가 4:6인 증폭된 데이터 신호와 증폭된 클럭 신호의 스큐가 캘리브레이션되는 실시 예를 나타낸다.
도 1 내지 도 9 및 도 10b를 참조하면, 증폭된 데이터 신호(DATAA)가 1(high)인 제3구간(TP3)의 길이와 0(low)인 제4구간(TP4)의 길이의 비가 4:6이고, 이와 같은 경우, 듀티비는 4:6이 될 수 있다.
예컨대, 도 10b에 도시된 바와 같이, 증폭된 클럭 신호(CLKA)의 상승 에지(R1)는 증폭된 데이터 신호(DATAA)의 제3지점(P3)을 샘플링할 수 있다.
제3지점(P3)과 증폭된 데이터 신호(DATAA)의 제3하강 에지(DF3) 사이의 시간 차이(T4)와 증폭된 데이터 신호(DATAA)의 제4지점(P4)과 제3지점(P3) 사이의 시간 차이(T4)는 서로 동일하므로, 제1지연된 클럭 신호들(DCLK_R)의 패스 개수와 제1지연된 데이터 신호들(DDATA_R)의 패스 개수가 동일할 수 있다.
따라서, 제1카운트 신호(CNT1) 및 제2카운트 신호(CNT2)는 십진수 0에 대응되는 신호를 포함할 수 있고, 지연 조절 회로(160)가 증폭된 클럭 신호(CLKA)의 상승 에지를 지연시키지 않도록 지시하기 위해, 디-스큐 제어 회로(200)는 0(또는 000000000)을 포함하는 제1지연 조절 신호(DCS1)를 생성할 수 있다.
지연 조절 회로(160)는, 제1지연 조절 신호(DCS1)에 따라, 증폭된 클럭 신호(CLKA)를 증폭하지 않은 제1지연된 클럭 신호(DCLK_R)를 생성할 수 있다.
이와 다르게, 증폭된 클럭 신호(CLKA)의 하강 에지(F2)가 증폭된 데이터 신호(DATAA)의 제4지점(P4)을 샘플링할 수 있고, 제4지점(P4)은 제3구간(TP3)의 가운데에 위치하지 않기 때문에, 제2지연된 클럭 신호들(DCLK_F)의 패스 개수와 제2지연된 데이터 신호들(DDATA_F)의 패스 개수는 서로 다를 수 있다.
도 6 내지 도 9의 과정을 거쳐서 결정된 증폭된 클럭 신호(CLKA)의 하강 에지(F2)에 대한 지연이 2 탭인 경우, 지연 조절 회로(160)가 증폭된 클럭 신호(CLKA)의 하강 에지(F2)를 2 탭 만큼 지연하도록 지시하기 위해, 디-스큐 제어 회로(200)는 2(또는 000000011)를 포함하는 제3지연 조절 신호(DCS3)를 생성할 수 있다.
지연 조절 회로(160)는, 제3지연 조절 신호(DCS3)에 따라, 1(high)인 제3구간(TP3)의 가운데 지점인 제5지점(P5)을 샘플링하는 제2지연된 클럭 신호(DCLK_F)를 생성할 수 있다.
도 10c는 듀티비가 6:4인 증폭된 데이터 신호와 증폭된 클럭 신호의 스큐가 캘리브레이션되는 실시 예를 나타낸다.
도 1 내지 도 9 및 도 10c를 참조하면, 증폭된 데이터 신호(DATAA)가 1(high)인 제5구간(TP5)의 길이와 0(low)인 제6구간(TP6)의 길이의 비가 6:4이고, 이와 같은 경우, 듀티비는 6:4가 될 수 있다.
증폭된 클럭 신호(CLKA)의 상승 에지(R3)가 증폭된 데이터 신호(DATAA)의 제6지점(P6)을 샘플링할 수 있고, 제6지점(P6)은 제6구간(TP6)의 가운데에 위치하지 않기 때문에, 제1지연된 클럭 신호들(DCLK_R)의 패스 개수와 제1지연된 데이터 신호들(DDATA_R)의 패스 개수는 서로 다를 수 있다.
도 6 내지 도 9의 과정을 거쳐서 결정된 증폭된 클럭 신호(CLKA)의 상승 에지(R3)에 대한 지연이 1 탭인 경우, 지연 조절 회로(160)가 증폭된 클럭 신호(CLKA)의 하강 에지(F2)를 2 탭 만큼 지연하도록 지시하기 위해, 디-스큐 제어 회로(200)는 1(또는 000000001)을 포함하는 제1지연 조절 신호(DCS1)를 생성할 수 있다.
지연 조절 회로(160)는, 제1지연 조절 신호(DCS1)에 따라, 제6구간(TP6)의 가운데 지점인 제7지점(P7)을 샘플링하는 제1지연된 클럭 신호(DCLK_R)를 생성할 수 있다.
이와 다르게, 증폭된 클럭 신호(CLKA)의 하강 에지(F3)가 증폭된 데이터 신호(DATAA)의 제8지점(P8)을 샘플링할 수 있다.
제8지점(P8)과 증폭된 데이터 신호(DATAA)의 제2상승 에지(DR2) 사이의 시간 차이(T5)와 증폭된 데이터 신호(DATAA)의 제5하강 에지(DF5)와 제8지점(P8) 사이의 시간 차이(T5)는 서로 동일하므로, 제1지연된 클럭 신호들(DCLK_R)의 패스 갯수와 제1지연된 데이터 신호들(DDATA_R)의 패스 갯수가 동일할 수 있다.
따라서, 제1카운트 신호(CNT1) 및 제2카운트 신호(CNT2)는 십진수 0에 대응되는 신호를 포함할 수 있고, 지연 조절 회로(160)가 증폭된 클럭 신호(CLKA)의 상승 에지를 지연시키지 않도록 지시하기 위해, 디-스큐 제어 회로(200)는 0(또는 000000000)을 포함하는 제3지연 조절 신호(DCS3)를 생성할 수 있다.
지연 조절 회로(160)는, 제3지연 조절 신호(DCS3)에 따라, 증폭된 클럭 신호(CLKA)를 증폭하지 않은 제2지연된 클럭 신호(DCLK_F)를 생성할 수 있다.
도 11, 12, 및 13은 본 발명의 실시 예에 따라 시스템 온 칩이 스큐 캘리브레이션 동작을 수행하는 과정을 나타내는 플로우 차트이다.
도 1 내지 도 5 및 도 11 내지 도 13을 참조하면, 시스템 온 칩(120)은 데이터 송신 장치(110)로부터 클럭 입력 핀(121)을 통해 입력 클럭 신호(CLKIN)를 수신하고, 데이터 입력 핀(122)를 통해 입력 데이터 신호(DATAIN)를 수신할 수 있다(S100).
수신기(140)에 포함된 제1증폭기(142-1)는 입력 클럭 신호(CLKIN)를 증폭하여 증폭된 클럭 신호(CLKA)를 생성하고, 수신기(140)에 포함된 제2증폭기(142-2)는 입력 데이터 신호(DATAIN)를 증폭하여 증폭된 데이터 신호(DATAA)를 생성할 수 있다(S110).
지연 조절 회로(160)는 증폭된 클럭 신호(CLKA)의 제1상승 에지의 지연을 조절하고, 서로 다른 지연을 갖는 제1지연된 클럭 신호들(DCLK_R)을 생성하고(S120), 샘플링 회로(180)는 제1지연된 클럭 신호들(DCLK_R)을 이용하여 증폭된 데이터 신호(DATAA)를 샘플링한 제1샘플링 데이터 신호들(SDATA1)을 생성할 수 있다(S130).
디-스큐 제어 회로(200)는, 제1샘플링 데이터 신호들(SDATA1)에 대응되는 제1선택 신호(SEL1)에 응답하여, 제1샘플링 데이터 신호들(SDATA1) 각각과 제1기준 신호를 비교하고, 제1지연된 클럭 신호들(DCLK_R) 각각의 패스 여부를 판단하고(S140), 제1지연된 클럭 신호들(DCLK_R) 각각의 패스 횟수를 카운트하여 제1카운트 신호(CNT1)를 생성할 수 있다(S150).
지연 조절 회로(160)는 증폭된 데이터 신호(DATAA)의 제2상승 에지의 지연을 조절하고, 서로 다른 지연을 갖는 제1지연된 데이터 신호들(DDATA_R)을 생성하고(S160), 샘플링 회로(180)는 증폭된 클럭 신호(CLKA)를 이용하여 제1지연된 데이터 신호들(DDATA_R)을 샘플링한 제2샘플링 데이터 신호들(SDATA2)을 생성할 수 있다(S170).
디-스큐 제어 회로(200)는, 제2샘플링 데이터 신호들(SDATA2)에 대응되는 제1선택 신호(SEL1)에 응답하여, 제1샘플링 데이터 신호들(SDATA2) 각각과 제2기준 신호를 비교하고, 제1지연된 데이터 신호들(DDATA_R) 각각의 패스 여부를 판단하고(S180), 제1지연된 데이터 신호들(DDATA_R) 각각의 패스 횟수를 카운트하여 제2카운트 신호(CNT2)를 생성할 수 있다(S190).
지연 조절 회로(160)는 증폭된 클럭 신호(CLKA)의 제1하강 에지의 지연을 조절하고, 서로 다른 지연을 갖는 제2지연된 클럭 신호들(DCLK_F)을 생성하고(S200), 샘플링 회로(180)는 제2지연된 클럭 신호들(DCLK_F)를 이용하여 증폭된 데이터 신호(DDATA)를 샘플링한 제3샘플링 데이터 신호들(SDATA3)을 생성할 수 있다(S210).
디-스큐 제어 회로(200)는, 제3샘플링 데이터 신호들(SDATA3)에 대응되는 제1선택 신호(SEL1)에 응답하여, 제3샘플링 데이터 신호들(SDATA3)과 제3기준 신호를 비교하고, 제2지연된 클럭 신호들(DCLK_F) 각각의 패스 여부를 판단하고(S220), 제2지연된 클럭 신호들(DCLK_F) 각각의 패스 횟수를 카운트하여 제3카운트 신호(CNT3)를 생성할 수 있다(S230).
지연 조절 회로(160)는 증폭된 데이터 신호(DATAA)의 제2하강 에지의 지연을 조절하고, 서로 다른 지연을 갖는 제2지연된 데이터 신호들(DDATA_F)을 생성하고(S240), 샘플링 회로(180)는 증폭된 클럭 신호(CLKA)를 이용하여 제2지연된 데이터 신호들(DDATA_F)을 샘플링한 제4샘플링 데이터 신호들(SDATA4)을 생성할 수 있다(S250).
디-스큐 제어 회로(200)는, 제4샘플링 데이터 신호들(SDATA4)에 대응되는 제1선택 신호(SEL1)에 응답하여, 제4샘플링 데이터 신호들(SDATA4)과 제4기준 신호를 비교하고, 제2지연된 데이터 신호들(DDATA_F) 각각의 패스 여부를 판단하고(S260), 제2지연된 데이터 신호들(DDATA_F) 각각의 패스 횟수를 카운트하여 제4카운트 신호(CNT4)를 생성할 수 있다(S270).
디-스큐 제어 회로(200)는, 제1카운트 신호(CNT1) 및 제2카운트 신호(CNT2)에 기초하여, 증폭된 클럭 신호(CLKA)의 상기 제1상승 에지의 지연을 조절하는 제1지연 조절 신호(DCS1) 및 증폭된 데이터 신호(DATAA)의 상기 제2상승 에지의 지연을 조절하는 제2지연 조절 신호(DCS2)를 생성하고, 제3카운트 신호(CNT3) 및 제4카운트 신호(CNT4)에 기초하여, 증폭된 클럭 신호(CLKA)의 상기 제1하강 에지의 지연을 조절하는 제3지연 조절 신호(DCS3) 및 증폭된 데이터 신호(DATAA)의 상기 제2하강 에지의 지연을 조절하는 제4지연 조절 신호(DCS4)를 생성할 수 있다(S280).
지연 조절 회로(160)는 제1지연 조절 신호(DCS1)에 응답하여 증폭된 클럭 신호(CLKA)의 상기 제1상승 에지의 지연을 조절하고, 제2지연 조절 신호(DCS2)에 응답하여 증폭된 데이터 신호(DATAA)의 상기 제2상승 에지의 지연을 조절하고, 제3지연 조절 신호(DCS3)에 응답하여 증폭된 클럭 신호(CLKA)의 상기 제1하강 에지의 지연을 조절하고, 제4지연 조절 신호(DCS4)에 응답하여 증폭된 데이터 신호(DATAA)의 상기 제2하강 에지의 지연을 조절할 수 있다(S290).
샘플링 회로(180)는 지연이 조절된 상기 제1상승 에지와 지연이 조절된 상기 제1하강 에지를 병렬화(de-serialize)하여 샘플링 클럭 신호(CLK)를 생성하고, 지연이 조절된 상기 제1상승 에지 및 지연이 조절된 상기 제1하강 에지를 이용하여 지연이 조절된 출력 샘플링 데이터 신호(SDATAO)를 생성할 수 있다(S300).
디-스큐 제어 회로(200)는 스큐 캘리브레이션 동작이 완료되었음을 지시하는 제2선택 신호(SEL)에 응답하여 출력 샘플링 데이터 신호(SDATAO) 및 샘플링 클럭 신호(SCLK)를 링크(link)로 전송할 수 있다(310).
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 모바일 시스템
110: 데이터 송신 장치
120: 시스템 온 칩
121: 클럭 입력 핀
122: 데이터 입력 핀
140: 수신기
142-1, 142-2: 증폭기
160: 지연 조절 회로
180: 샘플링 회로
200: 디-스큐 제어 회로

Claims (20)

  1. 입력 클럭 신호를 수신하는 클럭 입력 핀;
    입력 데이터 신호를 수신하는 데이터 입력 핀;
    상기 입력 클럭 신호와 상기 입력 데이터 신호를 수신하고, 상기 입력 클럭 신호의 제1상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 클럭 신호들과, 상기 입력 클럭 신호의 제1하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 클럭 신호들과, 상기 입력 데이터 신호의 제2상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 데이터 신호들과, 상기 입력 데이터 신호의 제2하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 데이터 신호들을 생성하는 지연 조절 회로;
    상기 제1지연된 클럭 신호들 각각을 이용하여 상기 입력 데이터 신호를 제1샘플링하고 상기 제1샘플링의 결과에 따라 제1샘플링 데이터 신호들을 생성하고, 상기 입력 클럭 신호를 이용하여 상기 제1지연된 데이터 신호들 각각을 제2샘플링하고 상기 제2샘플링의 결과에 따라 제2샘플링 데이터 신호들을 생성하고, 상기 제2지연된 클럭 신호들 각각을 이용하여 상기 입력 데이터 신호를 제3샘플링하고 상기 제3샘플링의 결과에 따라 제3샘플링 데이터 신호들을 생성하고, 상기 입력 클럭 신호를 이용하여 상기 제2지연된 데이터 신호들 각각을 제4샘플링하고 상기 제4샘플링 결과에 따라 제4샘플링 데이터 신호들을 생성하는 샘플링 회로; 및
    상기 제1샘플링 데이터 신호들 각각을 제1기준 신호와 비교하여 상기 제1샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제2샘플링 데이터 신호들 각각을 제2기준 신호와 비교하여 상기 제2샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제3샘플링 데이터 신호들 각각을 제3기준 신호와 비교하여 상기 제3샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제4샘플링 데이터 신호들 각각을 제4기준 신호와 비교하여 상기 제4샘플링 데이터 신호들 각각의 패스 여부를 결정하는 디스큐 제어 회로를 포함하는 시스템 온 칩.
  2. 제1 항에 있어서, 상기 디스큐 제어 회로는,
    상기 제1샘플링 데이터 신호들의 패스 횟수에 기초하여 제1카운트 신호를 생성하고, 상기 제2샘플링 데이터 신호들의 패스 횟수에 기초하여 제2카운트 신호를 생성하고, 제3샘플링 데이터 신호들의 패스 횟수에 기초하여 제3카운트 신호를 생성하고, 제4샘플링 데이터 신호들의 패스 횟수에 기초하여 제4카운트 신호를 생성하는 시스템 온 칩.
  3. 제2 항에 있어서, 상기 디스큐 제어 회로는,
    상기 제1카운트 신호 및 상기 제2카운트 신호에 기초하여, 상기 제1상승 에지의 지연을 조절하는 제1지연 조절 신호 및 상기 제2상승 에지의 지연을 조절하는 제2지연 조절 신호를 상기 지연 조절 회로로 전송하고,
    상기 제3카운트 신호 및 상기 제4카운트 신호에 기초하여, 상기 제1하강 에지의 지연을 조절하는 제3지연 조절 신호 및 상기 제2하강 에지의 지연을 조절하는 제4지연 조절 신호를 상기 지연 조절 회로로 전송하는 시스템 온 칩.
  4. 제3 항에 있어서, 상기 지연 조절 회로는,
    상기 제1지연 조절 신호에 응답하여, 상기 제1지연된 클럭 신호들 중에서 어느 하나를 선택하고,
    상기 제3지연 조절 신호에 응답하여, 상기 제2지연된 클럭 신호들 중에서 어느 하나를 선택하는 시스템 온 칩.
  5. 제4 항에 있어서, 상기 지연 조절 회로는,
    상기 제2지연 조절 신호에 응답하여, 상기 제1지연된 데이터 신호들 중에서 어느 하나를 선택하고,
    상기 제4지연 조절 신호에 응답하여, 상기 제2지연된 데이터 신호들 중에서 어느 하나를 선택하는 시스템 온 칩.
  6. 제5 항에 있어서, 상기 지연 조절 회로는,
    상기 입력 클럭 신호의 상기 제1상승 에지에 대해 서로 다른 지연을 갖는 상기 제1지연된 클럭 신호들을 생성하는 제1클럭 지연 회로;
    상기 입력 클럭 신호의 상기 제1하강 에지에 대해 서로 다른 지연을 갖는 상기 제2지연된 클럭 신호들을 생성하는 제2클럭 지연 회로;
    상기 입력 데이터 신호의 상기 제2상승 에지에 대해 서로 다른 지연을 갖는 상기 제1지연된 데이터 신호들을 생성하는 제1데이터 지연 회로; 및
    상기 입력 데이터 신호의 상기 제2하강 에지에 대해 서로 다른 지연을 갖는 상기 제2지연된 데이터 신호들을 생성하는 제2데이터 지연 회로를 포함하고,
    상기 제1클럭 지연 회로와 상기 제2클럭 지연 회로는 서로 구분되고,
    상기 제1데이터 지연 회로와 상기 제2데이터 지연 회로는 서로 구분되는 시스템 온 칩.
  7. 제6 항에 있어서, 상기 지연 조절 회로는,
    상기 제1지연된 클럭 신호들과 상기 제2지연된 클럭 신호들을 상기 샘플링 회로로 동시에 출력하지 않고,
    상기 제1지연된 데이터 신호들과 상기 제2지연된 데이터 신호들을 상기 샘플링 회로로 동시에 출력하지 않는 시스템 온 칩.
  8. 제7 항에 있어서, 상기 샘플링 회로는,
    상기 제1샘플링 데이터 신호들과 상기 제3샘플링 데이터 신호들을 동시에 출력하지 않고,
    상기 제2샘플링 데이터 신호들과 상기 제4샘플링 데이터 신호들을 동시에 출력하지 않는 시스템 온 칩.
  9. 제8 항에 있어서, 상기 디스큐 제어 회로는,
    상기 제1샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제1비교기;
    상기 제2샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제2비교기;
    상기 제3샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제3비교기; 및
    상기 제4샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제4비교기를 포함하고,
    상기 제1비교기와 상기 제3비교기는 서로 구분되고,
    상기 제2비교기와 상기 제4비교기는 서로 구분되는 시스템 온 칩.
  10. 시스템 온 칩; 및
    상기 시스템 온 칩으로 입력 데이터 신호 및 입력 클럭 신호를 전송하는 데이터 송신 장치를 포함하고,
    상기 시스템 온 칩은,
    입력 클럭 신호를 수신하는 클럭 입력 핀;
    입력 데이터 신호를 수신하는 데이터 입력 핀;
    상기 입력 클럭 신호와 상기 입력 데이터 신호를 수신하고, 상기 입력 클럭 신호의 제1상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 클럭 신호들과, 상기 입력 클럭 신호의 제1하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 클럭 신호들과, 상기 입력 데이터 신호의 제2상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 데이터 신호들과, 상기 입력 데이터 신호의 제2하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 데이터 신호들을 생성하는 지연 조절 회로;
    상기 제1지연된 클럭 신호들 각각을 이용하여 상기 입력 데이터 신호를 제1샘플링하고 상기 제1샘플링의 결과에 따라 제1샘플링 데이터 신호들을 생성하고, 상기 입력 클럭 신호를 이용하여 상기 제1지연된 데이터 신호들 각각을 제2샘플링하고 상기 제2샘플링의 결과에 따라 제2샘플링 데이터 신호들을 생성하고, 상기 제2지연된 클럭 신호들 각각을 이용하여 상기 입력 데이터 신호를 제3샘플링하고 상기 제3샘플링의 결과에 따라 제3샘플링 데이터 신호들을 생성하고, 상기 입력 클럭 신호를 이용하여 상기 제2지연된 데이터 신호들 각각을 제4샘플링하고 상기 제4샘플링 결과에 따라 제4샘플링 데이터 신호들을 생성하는 샘플링 회로; 및
    상기 제1샘플링 데이터 신호들 각각을 제1기준 신호와 비교하여 상기 제1샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제2샘플링 데이터 신호들 각각을 제2기준 신호와 비교하여 상기 제2샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제3샘플링 데이터 신호들 각각을 제3기준 신호와 비교하여 상기 제3샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제4샘플링 데이터 신호들 각각을 제4기준 신호와 비교하여 상기 제4샘플링 데이터 신호들 각각의 패스 여부를 결정하는 디스큐 제어 회로를 포함하는 모바일 시스템.
  11. 제10 항에 있어서, 상기 디스큐 제어 회로는,
    상기 제1샘플링 데이터 신호들의 패스 횟수에 기초하여 제1카운트 신호를 생성하고, 상기 제2샘플링 데이터 신호들의 패스 횟수에 기초하여 제2카운트 신호를 생성하고, 제3샘플링 데이터 신호들의 패스 횟수에 기초하여 제3카운트 신호를 생성하고, 제4샘플링 데이터 신호들의 패스 횟수에 기초하여 제4카운트 신호를 생성하는 모바일 시스템.
  12. 제11 항에 있어서, 상기 디스큐 제어 회로는,
    상기 제1카운트 신호 및 상기 제2카운트 신호에 기초하여, 상기 제1상승 에지의 지연을 조절하는 제1지연 조절 신호 및 상기 제2상승 에지의 지연을 조절하는 제2지연 조절 신호를 상기 지연 조절 회로로 전송하고,
    상기 제3카운트 신호 및 상기 제4카운트 신호에 기초하여, 상기 제1하강 에지의 지연을 조절하는 제3지연 조절 신호 및 상기 제2하강 에지의 지연을 조절하는 제4지연 조절 신호를 상기 지연 조절 회로로 전송하는 모바일 시스템.
  13. 제12 항에 있어서, 상기 지연 조절 회로는,
    상기 제1지연 조절 신호에 응답하여, 상기 제1지연된 클럭 신호들 중에서 어느 하나를 선택하고,
    상기 제3지연 조절 신호에 응답하여, 상기 제2지연된 클럭 신호들 중에서 어느 하나를 선택하는 모바일 시스템.
  14. 제13 항에 있어서, 상기 지연 조절 회로는,
    상기 제2지연 조절 신호에 응답하여, 상기 제1지연된 데이터 신호들 중에서 어느 하나를 선택하고,
    상기 제4지연 조절 신호에 응답하여, 상기 제2지연된 데이터 신호들 중에서 어느 하나를 선택하는 모바일 시스템.
  15. 제14 항에 있어서, 상기 지연 조절 회로는,
    상기 입력 클럭 신호의 상기 제1상승 에지에 대해 서로 다른 지연을 갖는 상기 제1지연된 클럭 신호들을 생성하는 제1클럭 지연 회로;
    상기 입력 클럭 신호의 상기 제1하강 에지에 대해 서로 다른 지연을 갖는 상기 제2지연된 클럭 신호들을 생성하는 제2클럭 지연 회로;
    상기 입력 데이터 신호의 상기 제2상승 에지에 대해 서로 다른 지연을 갖는 상기 제1지연된 데이터 신호들을 생성하는 제1데이터 지연 회로; 및
    상기 입력 데이터 신호의 상기 제2하강 에지에 대해 서로 다른 지연을 갖는 상기 제2지연된 데이터 신호들을 생성하는 제2데이터 지연 회로를 포함하고,
    상기 제1클럭 지연 회로와 상기 제2클럭 지연 회로는 서로 구분되고,
    상기 제1데이터 지연 회로와 상기 제2데이터 지연 회로는 서로 구분되는 모바일 시스템.
  16. 제15 항에 있어서, 상기 디스큐 제어 회로는,
    상기 제1샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제1비교기;
    상기 제2샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제2비교기;
    상기 제3샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제3비교기; 및
    상기 제4샘플링 데이터 신호들 각각의 패스 여부를 결정하는 제4비교기를 포함하고,
    상기 제1비교기와 상기 제3비교기는 서로 구분되고,
    상기 제2비교기와 상기 제4비교기는 서로 구분되는 모바일 시스템.
  17. 입력 클럭 신호를 수신하는 클럭 입력 핀;
    입력 데이터 신호를 수신하는 데이터 입력 핀;
    상기 입력 클럭 신호와 상기 입력 데이터 신호를 수신하고, 상기 입력 클럭 신호의 제1상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 클럭 신호들과, 상기 입력 클럭 신호의 제1하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 클럭 신호들과, 상기 입력 데이터 신호의 제2상승 에지에 대해 서로 다른 지연을 갖는 제1지연된 데이터 신호들과, 상기 입력 데이터 신호의 제2하강 에지에 대해 서로 다른 지연을 갖는 제2지연된 데이터 신호들을 생성하는 지연 조절 회로;
    상기 제1지연된 클럭 신호들 각각을 이용하여 상기 입력 데이터 신호를 제1샘플링하고 상기 제1샘플링의 결과에 따라 제1샘플링 데이터 신호들을 생성하고, 상기 입력 클럭 신호를 이용하여 상기 제1지연된 데이터 신호들 각각을 제2샘플링하고 상기 제2샘플링의 결과에 따라 제2샘플링 데이터 신호들을 생성하고, 상기 제2지연된 클럭 신호들 각각을 이용하여 상기 입력 데이터 신호를 제3샘플링하고 상기 제3샘플링의 결과에 따라 제3샘플링 데이터 신호들을 생성하고, 상기 입력 클럭 신호를 이용하여 상기 제2지연된 데이터 신호들 각각을 제4샘플링하고 상기 제4샘플링 결과에 따라 제4샘플링 데이터 신호들을 생성하는 샘플링 회로; 및
    상기 제1샘플링 데이터 신호들 각각을 제1기준 신호와 비교하여 상기 제1샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제2샘플링 데이터 신호들 각각을 제2기준 신호와 비교하여 상기 제2샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제3샘플링 데이터 신호들 각각을 제3기준 신호와 비교하여 상기 제3샘플링 데이터 신호들 각각의 패스 여부를 결정하고, 상기 제4샘플링 데이터 신호들 각각을 제4기준 신호와 비교하여 상기 제4샘플링 데이터 신호들 각각의 패스 여부를 결정하는 디스큐 제어 회로를 포함하고,
    상기 디스큐 제어 회로는,
    상기 제1샘플링 데이터 신호들의 패스 횟수에 기초하여 생성한 제1카운트 신호 및 상기 제2샘플링 데이터 신호들의 패스 횟수에 기초하여 생성한 제2카운트 신호에 기초하여, 상기 제1상승 에지의 지연을 조절하는 제1지연 조절 신호 및 상기 제2상승 에지의 지연을 조절하는 제2지연 조절 신호를 생성하고,
    제3샘플링 데이터 신호들의 패스 횟수에 기초하여 생성한 제3카운트 신호 및 제4샘플링 데이터 신호들의 패스 횟수에 기초하여 생성한 제4카운트 신호에 기초하여, 상기 제1하강 에지의 지연을 조절하는 제3지연 조절 신호 및 상기 제2하강 에지의 지연을 조절하는 제4지연 조절 신호를 생성하는 집적 회로.
  18. 제17 항에 있어서, 상기 지연 조절 회로는,
    상기 제1지연 조절 신호에 응답하여, 상기 제1지연된 클럭 신호들 중에서 어느 하나를 선택하고,
    상기 제3지연 조절 신호에 응답하여, 상기 제2지연된 클럭 신호들 중에서 어느 하나를 선택하는 집적 회로.
  19. 제18 항에 있어서, 상기 지연 조절 회로는,
    상기 제2지연 조절 신호에 응답하여, 상기 제1지연된 데이터 신호들 중에서 어느 하나를 선택하고,
    상기 제4지연 조절 신호에 응답하여, 상기 제2지연된 데이터 신호들 중에서 어느 하나를 선택하는 집적 회로.
  20. 제19 항에 있어서, 상기 지연 조절 회로는,
    상기 제1지연된 클럭 신호들과 상기 제2지연된 클럭 신호들을 상기 샘플링 회로로 동시에 출력하지 않고,
    상기 제1지연된 데이터 신호들과 상기 제2지연된 데이터 신호들을 상기 샘플링 회로로 동시에 출력하지 않는 집적 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114094996A (zh) * 2021-11-09 2022-02-25 成都海光微电子技术有限公司 一种校准电路、校准方法、接口和相关设备
KR20230115780A (ko) * 2022-01-27 2023-08-03 주식회사 램쉽 스큐 보정 기능을 갖는 저전력 디지털 지연 고정 루프 기반의 데이터 수신장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140035767A (ko) * 2012-09-14 2014-03-24 삼성전자주식회사 입출력 튜닝 과정을 수행할 수 있는 임베디드 멀티미디어 카드와 그 동작 방법, 및 상기 임베디드 멀티미디어 카드를 제어하는 호스트의 동작 방법
KR20150086844A (ko) * 2014-01-20 2015-07-29 삼성전자주식회사 디스큐 기능을 갖는 고속 데이터 인터페이스 방법 및 그 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140035767A (ko) * 2012-09-14 2014-03-24 삼성전자주식회사 입출력 튜닝 과정을 수행할 수 있는 임베디드 멀티미디어 카드와 그 동작 방법, 및 상기 임베디드 멀티미디어 카드를 제어하는 호스트의 동작 방법
KR20150086844A (ko) * 2014-01-20 2015-07-29 삼성전자주식회사 디스큐 기능을 갖는 고속 데이터 인터페이스 방법 및 그 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114094996A (zh) * 2021-11-09 2022-02-25 成都海光微电子技术有限公司 一种校准电路、校准方法、接口和相关设备
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